JPWO2009028480A1 - 半導体装置の製造方法 - Google Patents

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Abstract

半導体装置の製造方法は、半導体基板上に、面およびこの面から上方に立上る立上り面を持つ突状形態の絶縁層を形成する工程と、突状形態の絶縁層を覆うように導電層を形成する工程と、８５ｍＴｏｒｒ以上の高圧の条件下で、半導体基板に７０ｍＷ／ｃｍ２以上のバイアスパワーを加えながら、マイクロ波をプラズマ源としたマイクロ波プラズマを用いたエッチング処理によって、導電層の所定領域をパターニングして除去する工程とを含む。

Description

この発明は、半導体装置の製造方法に関し、特に、プラズマによるエッチング処理を行う工程を含む半導体装置の製造方法に関するものである。
ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）等の半導体装置は、半導体基板上に絶縁層および導電層を交互に積層するようにして製造される。一般的には、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）処理等により半導体基板上に形成した層に対し、エッチング処理によるパターニングを行い、各層を積層していく。なお、エッチング処理には、平行平板やＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ−ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）、ＥＣＲ（Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏｔｒｏｎ Ｒｅｓｏａｎｎｃｅ）等、種々の装置で発生させるプラズマが利用される。
昨今では、ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ等の半導体素子を含む半導体装置において、高集積化等の観点から、３次元構造のものが要求されている。ここで、３次元構造のＭＯＳトランジスタの構成について簡単に説明する。
図１２および図１３は、３次元構造のＭＯＳトランジスタを含む半導体装置を示す外観斜視図である。図１２は、後述する導電層１０９をエッチングする前の状態を示し、図１３は、導電層１０９をエッチングした後の状態を示す。図１２および図１３を参照して、半導体装置１０１は、半導体基板（ウェーハ）１０２の主表面１０３から垂直方向に延びるように形成される導電性の複数の突条部１０４を含む。突条部１０４は、図１２中の矢印ＸＩＩで示す方向に延びた形状である。各突条部１０４の長手方向には、図１３に示す状態において導電層１０９を挟んだ位置に、それぞれソース領域およびドレイン領域が形成される。
この半導体基板１０２上には、ＳｉＯ２膜からなる絶縁層１０５が形成される。また、ソース領域およびドレイン領域間に位置するチャネル領域上に、突状部１０４を覆うように薄いＳｉＯ２膜１０６からなるゲート酸化膜が形成される。ここで、ゲート酸化膜を構成するＳｉＯ２膜１０６については、突条部１０４を覆うように形成されているため、突条部１０４の上面１０７と面１０８との間に、積層方向の高い段差ＸＩを有することになる。
次に、このＳｉＯ２膜１０６を覆うように、ポリシリコン（多結晶シリコン）からなる導電層１０９が形成される。その後、このポリシリコンの導電層１０９に対して、レジスト１１０をマスクとしてパターニングを行なって、図１３に示すように、エッチング処理により導電層１０９の所定領域を除去する。残された導電層１０９がゲート電極となる。このようにして、半導体基板１０２上に３次元構造のＭＯＳトランジスタが形成される。このとき、突条部１０４の側部にエッチング残渣物１１１が生じる。
ここで、このような高い段差を有するポリシリコンの導電層１０９に対してエッチング処理を行う際に、特開平９−６９５１１号公報に開示されているように、処理条件を異ならせて、二段階でエッチング処理を行う。なお、このようなエッチング処理は、例えば、上記したＩＣＰ等のプラズマ処理装置において行われ、エッチングガスとしては、一般的に、ＨＢｒやＣｌ２に微量のＯ２を添加したものが用いられる。
特開平９−６９５１１号公報においては、ポリシリコンの導電層に対して、メインエッチング処理と、オーバーエッチング処理の二段階でエッチング処理している。図１４は、エッチング処理におけるエッチング面積比と、選択比との関係を示すグラフである。図１４において、横軸はエッチング面積比（％）を示し、縦軸は選択比（ポリシリコン／ＳｉＯ２）を示す。
ここで、エッチング面積比とは、エッチングすべき露出したポリシリコンの面積Ｓ２とエッチングによりポリシリコンの下層から露出したＳｉＯ２の面積Ｓ３との和に対するポリシリコンの面積Ｓ２の比である。すなわち、図１２に示す状態におけるエッチング面積比は、エッチングすべき露出したポリシリコンの面積Ｓ１のみであり、露出したＳｉＯ２の面積Ｓ３が０であるため、１００となる。また、エッチングが進んで、エッチングすべきポリシリコンがなくなり、ＳｉＯ２がすべて露出した状態においては、エッチング面積比は０となる。なお、選択比とは、ＳｉＯ２に対するエッチングレートを１とした場合におけるポリシリコンに対するエッチングレートの比である。
図１４において、ＳｉＯ２が露出していない図１２に示す状態においては、形状の正確性確保等の観点から、低選択比でメインエッチング処理が行なわれる。エッチングが進むにつれて、エッチングしようとする部分の面積Ｓ２が小さくなり、ＳｉＯ２の露出する面積Ｓ３が大きくなってくる。その結果、図１３に示すように、突条部１０４の側部にエッチング残渣物１１１が残ってしまう。ここで、エッチング残渣物１１１をエッチング処理する際に、エッチング処理により生成したＳｉＢｒ等の反応生成物が活性化され、この反応生成物が選択比を低下させてしまう。低選択比のままエッチング処理を行うと、露出する面積が多くなった薄いＳｉＯ２膜１０６、特に、突条部１０４の上面１０７に形成された薄いＳｉＯ２膜１０６が攻撃されやすくなり、損傷してしまう恐れがある。したがって、図１４に示すように、オーバーエッチング処理では、例えば、選択比を５０以上とした高選択比でエッチング処理を行う必要がある。
さらに、上記したように二段階でエッチング処理を行うと、異なる条件におけるエッチング処理を行わなければならないため、工程数の増加に伴って、効率よく半導体装置を製造することができない。
この発明の目的は、適切に、かつ、効率的に製造することができる半導体装置の製造方法を提供することである。
この発明に係る半導体装置の製造方法は、半導体基板上に、面およびこの面から上方に立上る立上り面を持つ突状形態の絶縁層を形成する工程と、突状形態の絶縁層を覆うように導電層を形成する工程と、８５ｍＴｏｒｒ以上の高圧の条件下で、半導体基板に７０ｍＷ／ｃｍ２以上のバイアスパワーを加えながら、マイクロ波をプラズマ源としたマイクロ波プラズマを用いたエッチング処理によって、導電層の所定領域をパターニングして除去する工程とを含む。
このような半導体装置の製造方法によると、立上り面を持つ突状形態の絶縁層の上に形成された導電層の所定領域をエッチング処理によりパターニングして除去する際に、８５ｍＴｏｒｒ以上の高圧の条件下で、半導体基板に７０ｍＷ／ｃｍ２以上のバイアスパワーを加えながら、マイクロ波をプラズマ源としたマイクロ波プラズマを用いたエッチング処理を行う。これにより、エッチング処理の際に生ずる反応生成物の活性化を抑制し、高選択比を維持しながらエッチング処理を行うことができる。そうすると、形状の正確性を確保しながら、すなわち、立上り面の側部にエッチング残渣物を発生させないようにしながら、絶縁層の損傷等を防止して、エッチング処理を行うことができる。また、このような突状形態を有する半導体装置のエッチング処理において、一工程のエッチング処理で、導電層を除去することができる。したがって、適切に、かつ、効率的に半導体装置を製造することができる。
さらに好ましい実施形態では、エッチング処理を行う際に、半導体基板に１００ｋＨｚ以上２ＭＨｚ以下の周波数のバイアス電圧を加える。
さらに好ましい実施形態では、エッチング処理を行う際のエッチングガスの流量は、１６００ｓｃｃｍ以上である。
さらに好ましい実施形態では、絶縁層は、シリコン酸化膜であり、導電層は、ポリシリコンである。
さらに好ましい実施形態では、絶縁層を形成する工程に先立ち、半導体基板上に、上方に立上った突状形態の導電層を形成する工程を備え、絶縁層は、突状形態の導電層の表面に形成された薄膜絶縁層を含む。
さらに好ましい実施形態では、突状形態の絶縁層は、面から所定の高さを隔てて立上り面の上部に位置する。
この発明の他の局面において、半導体装置の製造方法は、半導体基板の主表面上に、この主表面から上方に立上って延び、ソース領域およびドレイン領域となるべき突条部を形成する工程と、突条部のソース領域およびドレイン領域間に位置するチャネル領域上にゲート絶縁膜となるべき絶縁層を形成する工程と、突条部および絶縁層を覆う導電層を形成する工程と、８５ｍＴｏｒｒ以上の高圧の条件下で、前記半導体基板に７０ｍＷ／ｃｍ２以上のバイアスパワーを加えながら、マイクロ波をプラズマ源としたマイクロ波プラズマを用いたエッチング処理によって、導電層をパターニングしてチャネル領域上の導電層を残しながら導電層を除去してゲート電極を形成する工程とを含む。
この発明に係る半導体装置の製造方法において製造される半導体装置のうち、エッチング処理を行う前の半導体装置を示す外観斜視図である。 図１に示す半導体装置を、図１中の矢印ＩＩの方向から見た外観斜視図である。 図１に示す半導体装置にエッチング処理を行った後の半導体装置を示す外観斜視図である。 図３に示す半導体装置を、図３中の矢印ＩＶの方向から見た外観斜視図である。 この発明の一実施形態に係る半導体装置の製造方法に使用されるプラズマ処理装置を示す概略図である。 圧力と選択比との関係を示すグラフである。 バイアスパワーと選択比との関係を示すグラフである。 圧力と電子温度との関係を示すグラフである。 電子温度と選択比との関係を示すグラフである。 ガス流量とテーパー角度との関係を示すグラフである。 図４に示す半導体装置を、図４中の矢印ＸＩの方向から見た図である。 ３次元構造のＭＯＳトランジスタを含む半導体装置を示す外観斜視図である。 図１２に示す半導体装置のうち、エッチング残渣物が残った状態を示す外観斜視図である。 エッチング面積比と選択比との関係を示すグラフである。
以下、この発明の実施の形態を、図面を参照して説明する。図１〜図４は、この発明の一実施形態に係る半導体装置の製造方法において製造される半導体装置１１を示す外観斜視図である。図１は、導電層のエッチング処理前の状態を示す図であり、図２は、図１に示す半導体装置１１を図１中の矢印ＩＩの方向から見た図である。図３は、導電層のエッチング処理後の状態を示す外観斜視図であり、図４は、図３に示す半導体装置１１を図３中の矢印ＩＶの方向から見た図である。なお、この発明の一実施形態に係る半導体装置の製造方法で製造される半導体装置１１として、３次元構造のＭＯＳトランジスタを含む半導体装置とし、エッチング処理装置として、例えばマイクロ波プラズマ処理装置を用いた例について説明する。
まず、絶縁層を形成する工程に先立ち、図１、図２に示すように、半導体基板１２上に、半導体基板１２の主表面１３から上方に立上って延びるポリシリコンの複数の突条部１４を形成する。各突条部１４は、断面略矩形状である。また、突条部１４は、図１中の矢印Ｉで示す方向に延びた形状である。各突条部１４の長手方向には、図３に示すように、後述するエッチング処理後の導電層２１を挟んだ位置に、それぞれソース領域およびドレイン領域が形成される。
次に、突条部１４を除く半導体基板１２を覆うように、絶縁層１５となるＳｉＯ２膜を形成する。その後、さらにこの絶縁層および突条部１４を覆うように、絶縁層となる薄膜のＳｉＯ２膜１６（ゲート酸化膜）を形成する。ここで、シリコン酸化物である薄膜のＳｉＯ２膜１６は、突条部１４を覆うように形成されているため、垂直方向に延びる突状形態１７を持つように形成される。すなわち、突状形態１７を含むＳｉＯ２膜１６は、絶縁層１５に接する面１８、この面１８から突状形態１７を両側から挟むように上方に立上る立上り面１９、および面１８から所定の高さを隔てて立上り面１９の上部に位置する上面２０を持つ。また、面１８と上面２０との間には、垂直方向の高い段差Ｈが形成されている。
次に、ＳｉＯ２膜１６を覆うようにポリシリコンの導電層２１を形成する。そして、この導電層２１に対して、ゲート電極となる部分にＳｉＮ２２をマスクとしてパターニングを行う。その後、図３および図４に示すように、ソース領域およびドレイン領域間に位置するチャネル領域上の導電層２１を残しながら、エッチング処理によって導電層２１を除去する。残された導電層２１が、ゲート電極となる。このようにして、半導体基板１２上に３次元構造のＭＯＳトランジスタが形成される。
ここで、エッチング処理においては、８５ｍＴｏｒｒ以上の高圧の条件下で、半導体基板に７０ｍＷ／ｃｍ２以上のバイアスパワーを加えながら、マイクロ波をプラズマ源としたマイクロ波プラズマを用いて行なう。なお、この場合のエッチングガスは、Ｃｌ２とＨＢｒとＡｒとを混合した混合ガスを材料ガスとしている。
このような半導体装置１１の製造方法によると、立上り面１９を持つ突状形態１７の絶縁層１５の上に形成された導電層２１の所定領域をエッチング処理によりパターニングして除去する際に、８５ｍＴｏｒｒ以上の高圧の条件下で、半導体基板に７０ｍＷ／ｃｍ２以上のバイアスパワーを加えながら、マイクロ波をプラズマ源としたマイクロ波プラズマを用いたエッチング処理を行う。これにより、エッチング処理の際に生ずる反応生成物の活性化を抑制し、高選択比を維持しながらエッチング処理を行うことができる。そうすると、形状の正確性を確保しながら、すなわち、立上り面１９の側部にエッチング残渣物を発生させないようにしながら、絶縁層であるＳｉＯ２膜１６の損傷等を防止して、エッチング処理を行うことができる。この場合、ＳｉＯ２膜１６のうち、特に、エッチングガスや反応生成物に多く曝される上面２０部分の損傷を防止することができる。また、このような突状形態１７を有する半導体装置１１のエッチング処理において、一工程のエッチング処理で、導電層２１を除去することができる。したがって、従来例のように２回のエッチング処理を行わなくてすむので、適切に、かつ、効率的に半導体装置１１を製造することができる。
図５は、上記したプラズマを発生させて処理を行うプラズマ処理装置の構成を示す概略図である。
図５を参照して、プラズマ処理装置３１は、半導体基板３６を収容して、半導体基板３６に処理を施すための密封可能なチャンバー３２と、導波管から給電されるマイクロ波によるプラズマをチャンバー３２内に発生させるアンテナ部３３とを含む。
ここで、図５に示すプラズマ処理装置３１を用いて、半導体基板３６に対してプラズマによるエッチング処理を行なう方法について、簡単に説明する。まず、処理対象となる半導体基板３６を、チャンバー３２内のサセプタ３４上に載置する。次に、チャンバー３２内を上記したマイクロ波プラズマの放電条件となる圧力となるまで減圧し、半導体基板３６に所定のバイアス電圧を付与する。その後、高周波電源によってマイクロ波を発生させ、導波管を介してアンテナ部３３に給電する。このようにして、アンテナ部３３から、プラズマ生成領域３７において、プラズマを発生させる。発生させたプラズマは、ガスシャワーヘッド３５を通過してプラズマ拡散領域３８に達し、ガスシャワーヘッド３５から供給される材料ガスとプラズマ拡散領域３８において反応して、エッチング処理を行う。
アンテナ部３３は、下方側から見た場合にＴ字状に形成された複数のスロット孔を有する円板状のスロット板を備える構成とし、導波管から給電されたマイクロ波を、この複数のスロット孔からチャンバー３２内に放射する。こうすることにより、均一な電子密度分布を有するプラズマを発生させることができる。
また、このような構成のプラズマ処理装置３１は、バイアスパワーやバイアス電圧の周波数を任意に変更することができるため、バイアス電圧の条件の変更が容易である。
なお、このようなプラズマ処理装置３１の構成の一例としては、例えば、半導体基板３６を載置するサセプタ３４とアンテナ部３３との間の距離として、約１２０ｍｍを選び、サセプタ３４とガスシャワーヘッド３５との間の距離として、約４０ｍｍを選ぶ。また、放電条件として、周波数を２．４５ＧＨｚとする。このような構成のプラズマ処理装置３１において、アンテナ部３３から下方側への距離をＡ（ｍｍ）とすると、０≦Ａ≦２５の範囲が、プラズマ生成領域３７となる。また、５０≦Ａ≦１２０の範囲が、プラズマ拡散領域３８となる。なお、後述する電子温度は、プラズマ拡散領域における半導体基板３６の表面近傍での値である。
図６は、圧力と選択比との関係を示すグラフである。図６において、横軸は圧力（ｍＴｏｒｒ）を示し、縦軸は選択比（ポリシリコン／ＳｉＯ２）を示す。なお、このときに半導体基板に加えたバイアスパワーは、７０ｍＷ／ｃｍ２である。図６を参照して、圧力が７０ｍＴｏｒｒのときに、選択比が最も低くなり、８０ｍＴｏｒｒ、９０ｍＴｏｒｒと圧力が高くなるにつれ、選択比が高くなっていく。そうすると、図１３に示すＳ２とＳ３との関係において、選択比を５０以上とするためには、少なくとも圧力を８５ｍＴｏｒｒよりも高くする必要がある。したがって、エッチング処理において８５ｍＴｏｒｒ以上の高圧の条件とすれば、選択比として５０以上を確保することができ、高選択比を維持することができる。その結果、ポリシリコンの導電層を積極的にエッチングして除去することができる。さらに好ましくは、１００ｍＴｏｒｒ以上とすれば、より確実に選択比として５０以上を確保することができる。
図７は、バイアスパワーと選択比との関係を示すグラフである。図７において、横軸はバイアスパワー（Ｗ）を示し、縦軸は選択比を示す。なお、半導体基板としては、φ３００ｍｍのものを用いている。図７中のａは圧力４０ｍＴｏｒｒ、ｂは圧力７０ｍＴｏｒｒ、ｃは圧力１００ｍＴｏｒｒの場合を示す。図７を参照して、各圧力において、バイアスパワーを低下させれば、選択比を向上させることができる。しかし、５０Ｗ以下、すなわち、７０ｍＷ／ｃｍ２よりも小さくなると、形状の制御が困難となるため、側面がエッチングされてしまい、サイドエッチ形状が発生してしまう恐れがある。したがって、バイアスパワーを５０Ｗ以上、すなわち、７０ｍＷ／ｃｍ２以上とすることにより、サイドエッチ形状を回避することができる。ここで、バイアスパワーを１００Ｗとしても、選択比６０以上を確保することができる。
また、バイアス電圧の周波数については、高すぎると半導体基板上でプラズマが発生してしまうことになる。一方、低すぎると、上記したバイアスパワーの効率が低下してしまうことになる。したがって、バイアス電圧の周波数を、１００ｋＨｚ以上２ＭＨｚ以下とすることにより、上記した問題を回避しつつ、さらにエッチング処理により生成した反応生成物の再解離を低減することができ、さらに高選択比を維持することができる。
なお、上記では、バイアス電圧の周波数を２ＭＨｚよりも高くすると、半導体基板上でプラズマが発生してしまうとしたが、さらなる高周波、例えば、１０ＭＨｚ〜１５ＭＨｚ、具体的には、１３．５６ＭＨｚとすると、２ＭＨｚに比べ、高周波により半導体基板へのイオンの引き込みが抑制されるため、半導体基板へのダメージが低減する。したがって、このようなバイアス電圧の周波数を選択することとしてもよい。
図８は、図５に示すプラズマ処理装置における圧力と電子温度との関係を示すグラフである。図８において、横軸は圧力（ｍＴｏｒｒ）を示し、縦軸は電子温度（ｅＶ）を示す。このようなプラズマ処理装置によると、８５ｍＴｏｒｒ以上の圧力とすることにより、電子温度を１．０ｅＶ以下とすることができる。さらに確実には、１００ｍＴｏｒｒ以上の圧力とすることにより、電子温度を１．０ｅＶ以下とすることができる。
図９は、電子温度と選択比との関係を示すグラフである。図９において、横軸は、電子温度（ｅＶ）を示し、縦軸は選択比を示す。図９を参照して、選択比を５０以上とするためには、電子温度を１．０ｅＶ以下とする必要がある。したがって、電子温度を１．０ｅＶ以下とすることにより、高選択比を維持しながらエッチング処理を行うことができる。そうすると、形状の正確性を確保しながら、すなわち、立上り面１９の側部にエッチング残渣物を発生させないようにしながら、絶縁層であるＳｉＯ２膜１６の損傷等を防止して、エッチング処理を行うことができる。この場合、ＳｉＯ２膜１６のうち、特に、エッチングガスや反応生成物に多く曝される上面２０部分の損傷を防止することができる。また、このような突状形態１７を有する半導体装置１１のエッチング処理において、一工程のエッチング処理で、導電層２１を除去することができる。したがって、従来例のように２回のエッチング処理を行わなくてすむので、適切に、かつ、効率的に半導体装置１１を製造することができる。なお、ここでは、電子温度は多少の誤差を含むものとし、誤差として、少なくとも１．０５ｅＶ以下のものが含まれる。
また、エッチング処理を行う際のエッチングガスの流量は、１６００ｓｃｃｍ以上とすることが好ましい。図１０は、エッチングガスの流量とテーパー角度との関係を示すグラフである。図１０において、横軸はガス流量（ｓｃｃｍ）を示し、縦軸はテーパー角度（ｄｅｇ）を示す。ここで、テーパー角度とは、図１１に示す図において、導電層２１の側壁面２３と面１８とのなす角度αをいう。なお、図１１は、図４に示す半導体装置１１を、図４に示す矢印ＸＩの方向から見た図である。図１０および図１１を参照して、ガス流量が増加するに従い、テーパー角度が垂直になっていく。すなわち、導電層２１の側壁面２３が面１８から垂直に立上る形状となり、この垂直形状が良好になっていく。ここで、ガス流量を１６００ｓｃｃｍ以上とすることにより、テーパー角度を８８（ｄｅｇ）よりも垂直に近くすることができる。なお、上記したプラズマ処理装置に適用される一般的なターボポンプの能力から、ガス流量は、２２００ｓｃｃｍ以下とすることが好ましい。
なお、上記の実施の形態においては、この発明の一実施形態に係る半導体装置の製造方法として、断面略矩形状の突条部１４を覆うように形成される突状形態１７を有する絶縁層を形成する工程を含むことにしたが、これに限らず、例えば、断面が階段状であって、面およびこの面から上方に立上る立上り面を持つ突状形態の絶縁層を形成する工程を含むことにしてもよい。このような突状形態についても、面と立上り面との間にエッチング残渣物が残る恐れがあり、エッチング処理において高選択比を要するからである。
また、上記の実施の形態においては、導電層をポリシリコンとし、ゲート電極を形成する際のゲートエッチング処理に上記した方法においてエッチング処理を行うことにしたが、これに限らず、導電層をメタル層としたゲートエッチング処理を行う際にも適用される。メタル層としては、Ｔｉ（チタン）やＴａ（タンタル）、Ｗ（タングステン）等を含むものについても適用される。
なお、上記の実施の形態においては、シリコン酸化物（ＳｉＯ２）を絶縁層として適用することにしたが、これに限らず、例えば、Ｈｆ（ハフニウム）やＺｒ（ジルコニウム）、Ａｌ（アルミニウム）等を含む酸化膜を、絶縁層として適用することにしてもよい。
また、上記の実施の形態においては、半導体素子として３次元構造のＭＯＳトランジスタを用いた例について説明したが、これに限らず、ＣＣＤ（Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ）等の半導体素子を含む３次元構造の半導体装置を製造する際にも適用される。
以上、図面を参照してこの発明の実施形態を説明したが、この発明は、図示した実施形態のものに限定されない。図示した実施形態に対して、この発明と同一の範囲内において、あるいは均等の範囲内において、種々の修正や変形を加えることが可能である。
この発明に係る半導体装置の製造方法は、適切で、かつ、効率的な製造が要求される場合に、有効に利用される。

Claims (7)

  1. 半導体基板上に、面およびこの面から上方に立上る立上り面を持つ突状形態の絶縁層を形成する工程と、
    前記突状形態の絶縁層を覆うように導電層を形成する工程と、
    ８５ｍＴｏｒｒ以上の高圧の条件下で、前記半導体基板に７０ｍＷ／ｃｍ２以上のバイアスパワーを加えながら、マイクロ波をプラズマ源としたマイクロ波プラズマを用いたエッチング処理によって、前記導電層の所定領域をパターニングして除去する工程とを含む、半導体装置の製造方法。
  2. 前記エッチング処理を行う際に、前記半導体基板に１００ｋＨｚ以上２ＭＨｚ以下の周波数のバイアス電圧を加える、請求項１に記載の半導体装置の製造方法。
  3. 前記エッチング処理を行う際のエッチングガスの流量は、１６００ｓｃｃｍ以上である、請求項１に記載の半導体装置の製造方法。
  4. 前記絶縁層は、シリコン酸化膜であり、
    前記導電層は、ポリシリコンである、請求項１に記載の半導体装置の製造方法。
  5. 前記絶縁層を形成する工程に先立ち、前記半導体基板上に、上方に立上った突状形態の導電層を形成する工程を備え、
    前記絶縁層は、前記突状形態の導電層の表面に形成された薄膜絶縁層を含む、請求項１に記載の半導体装置の製造方法。
  6. 前記突状形態の絶縁層は、前記面から所定の高さを隔てて前記立上り面の上部に位置する、請求項１に記載の半導体装置の製造方法。
  7. 半導体基板の主表面上に、この主表面から上方に立上って延び、ソース領域およびドレイン領域となるべき突条部を形成する工程と、
    前記突条部のソース領域およびドレイン領域間に位置するチャネル領域上にゲート絶縁膜となるべき絶縁層を形成する工程と、
    前記突条部および前記絶縁層を覆う導電層を形成する工程と、
    ８５ｍＴｏｒｒ以上の高圧の条件下で、前記半導体基板に７０ｍＷ／ｃｍ２以上のバイアスパワーを加えながら、マイクロ波をプラズマ源としたマイクロ波プラズマを用いたエッチング処理によって、前記導電層をパターニングして前記チャネル領域上の導電層を残しながら前記導電層を除去してゲート電極を形成する工程とを含む、半導体装置の製造方法。
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