TW201601190A - 蝕刻之方法 - Google Patents
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Abstract
根據本發明，有一種半導體基板之蝕刻方法，以顯露埋入基板中的一個或更多個特徵件，該方法包括下列步驟：使用電漿來執行第一個蝕刻步驟，其中對該基板施用偏功率來產生電偏置；不用偏功率或是用比該第一個蝕刻步驟期間施用的該偏功率更低的偏功率，來執行第二個蝕刻步驟；以及交替地重複該第一個及該第二個蝕刻步驟。
Description
本發明係關於半導體基板之蝕刻方法，且特別地，但絕非排他的，涉及半導體基板之蝕刻以顯露埋入基板中的一個或更多個特徵件，例如通孔。
直通矽通孔(Through Silicon Vias)為典型地充填銅的垂直電氣連接件，其等垂直地延伸穿過矽晶圓。TSVs為創造3D封裝及3D積體電路之重要的組件。在製造製程的期間，電導通孔材料典型地要用外襯套來保護，該外襯套係由適合的保護性材料形成，例如矽氧化物。在製造製程方面，TSVs，包括保護層最初被埋入矽基板內。通孔顯露蝕刻(reveal etching)涉及蝕刻矽基板，以便顯露TSVs的上頂端。為了達到通孔顯露蝕刻最佳的結果，認為滿足三個準則是必須的。首先，蝕刻應該達到高蝕刻速率及良好的均勻性。其次，必須達到高的矽比氧化物蝕刻選擇性，俾以使氧化物保護襯套維持於TSV上。此能避免下伏的電導材料(諸如銅)暴露於處理氣和電漿，處理氣和電漿係遍存用來
完成蝕刻。大於100：1之矽比氧化物選擇性，以及較佳為大於150：1之矽比氧化物選擇性，被認為是此目的希望的。第三，蝕刻製程結束完成的最終矽表面應該盡可能地平滑。達到平滑的表面是必須的，俾以避免製造製程的後續步驟的問題，舉例而言光學檢視不通過，因為晶圓有不能接受的反射性質、對準的問題，以及和雷射切割關連的問題。實際上，在表面粗糙度和蝕刻選擇性之間有微妙的平衡。更具體地，能造成良好的選擇性之製程及製程參數，也能造成高位準的表面粗糙度。相反也是如此。舉例而言，已知在電漿蝕刻期間使用高偏功率，會達到低的矽表面粗糙度位準；然而，此導致氧化物選擇性不良。於連續製程中要平衡此等不同準則是特別困難的。然而，連續製程就效率而言是所欲的。進一步的問題是表面粗糙度會隨著移除的矽的深度而增加。
本發明，於至少一些具體例中，處理以上所述的問題和需要。縱然本發明於TSV顯露蝕刻(reveal etching)方面為特別有用的，但是其更普遍於半導體之蝕刻製程更有用處。
為避免疑慮，本文表達為比率之術語「A比B選擇性」，理解為是指A的蝕刻速率比B的蝕刻速率之比率。舉例而言，大於150：1之矽比二氧化矽選擇性，是指矽的蝕刻速率比二氧化矽的蝕刻速率之比率超過150倍。
根據本發明的第一個態樣，提供一種半導體基板之蝕刻方法，以顯露埋入基板中的一個或更多個特徵件，該方法包括下列步驟：使用電漿來執行第一個蝕刻步驟，其中對該基板施用偏功率來產生電偏置(electrical bias)；不用偏功率或是用比該第一個蝕刻步驟期間施用的該偏功率更低的偏功率，來執行第二個蝕刻步驟；以及交替地重複該第一個及該第二個蝕刻步驟。
該方法相容於高蝕刻速率製程，以及相容於連續操作。在希望使一個製程參數或性質對另一者平衡時，該方法亦是有利的。在希望使半導體基板和特徵件之蝕刻選擇性對蝕刻後的表面形態，舉例而言表面粗糙度平衡時，該方法是特別適用的。
在該第一個蝕刻步驟的期間可以使偏功率產生脈衝。可以用範圍在10至50%之工作週期使偏功率產生脈衝。在使偏功率產生脈衝時，可以使用250W或更高的偏功率。
任擇地，偏功率可以在第一個蝕刻步驟期間連續地對該基板施用。在連續地施用偏功率時，可以使用75W或更高的偏功率。
第二個蝕刻步驟可以是電漿蝕刻步驟。任擇地，第二個蝕刻步驟可以使用非電漿蝕刻步驟，例如濕式蝕刻。然而，據信使用電漿蝕刻來執行第二個蝕刻步驟，從商業觀點來看很可能是最可被接受的。
一般而言，該偏功率或該等偏功率為RF功率。一般而言，半導體基板係座落於基板支架上，以及施用RF信號至基板支架，俾以產生電偏置。
特徵件可以包括一種外保護層。外保護層可以為一種氧化物層。
特徵件可以為通孔。特徵件可以為TSVs。通孔可以包括特徵件可以包括外保護層，例如氧化物層。氧化物層可以為SiO2。二氧化矽可以藉由CVD(化學蒸鍍)予以沈積，諸如LPCVD(低壓CVD)或者PECVD(電漿加強CVD)。可以使用其他的材料，諸如，低k SiOC或者SiOF。
TSVs可以各自包括二氧化矽外保護層。該半導體基板可以為矽。第二個蝕刻步驟可以不用偏功率，或是用比該第一個蝕刻步驟期間施用的該偏功率更低的偏功率來執行，以便產生大於100：1之矽比二氧化矽選擇性，較佳為大於150：1之矽比二氧化矽選擇性。
該第一個及該第二個蝕刻步驟可以交替地重複，當由原子力顯微鏡術來測量時，來產生2nm或更小的表面粗糙度Ra，較佳為1nm或更小的表面粗糙度Ra。
該半導體基板可以為矽。然而，本發明可以應用至其他的半導體材料。
該第一個及該第二個步驟可以交替地重複至少十次。熟悉此藝的讀者會瞭解該第一個及該第二個步驟交替地重複的次數(循環數目)，可以為適合達成所需的製程終點之任何數目。特別地，循環數目沒有特別的上限。
該第一個及該第二個蝕刻步驟可以各別執行歷時範圍在0.5至10秒的時間。各蝕刻步驟使用相當短時間週期會是有利的。舉例而言，可以使表面粗糙度顯著降低且可以使蝕刻選擇性增加。
該第一個蝕刻步驟，及選擇性地該第二個蝕刻步驟可以使用含氟氣體形成的電漿來執行。含氟氣體可以為SF6或是包括SF6的蝕刻氣體混合物。
該第一個蝕刻步驟可以用足夠高的偏功率來執行，以達到合意地低的表面粗糙度程度。
該第二個蝕刻步驟可以使用比該第一個蝕刻步驟使用的偏功率更低的偏功率來執行，俾以提供關於蝕刻特徵件，改良的半導體基板蝕刻選擇性。於此等具體例中，偏功率可以為50V或更低。然而，不施用偏功率為較佳的，俾以達成改良的蝕刻選擇性。
一般而言，多個製程參數與該第一個及該第二個蝕刻步驟有關連。製程參數在蝕刻進程期間可以改變。在檢測製程條件時可以改變該等製程參數。檢測的該製程程序條件可以為顯露該特徵件。檢測的該製程條件可以為顯露一個或更多個TSVs之上方部件或多個上方部件。
就該方法是否自第一個蝕刻步驟或是第二個蝕刻步驟開始而言，第一個步驟及第二個步驟的順序不是關鍵性的。
可以在第一個及第二個蝕刻步驟二者的期間施用偏功率。於一些此等具體例中，在一個蝕刻步驟的期間
使偏功率產生脈衝，以及在另一個蝕刻步驟的期間連續地施用偏功率。於此等具體例中，可以用各個蝕刻步驟期間之時間平均功率(time averaged power)來考慮何者之偏功率比另一者更低，而不是用脈衝期間之峰值功率。
根據本發明的第二個態樣，提供一種未遮蔽的半導體基板之蝕刻方法，該方法包括下列步驟：使用電漿來執行第一個蝕刻步驟，其中對該基板施用偏功率來產生電偏置；不用偏功率或是用比該第一個蝕刻步驟期間施用的該偏功率更低的偏功率，來執行第二個蝕刻步驟；以及交替地重複該第一個及該第二個蝕刻步驟。
根據本發明的第三個態樣，提供一種半導體基板之蝕刻裝置，其包括：一個腔室；一個半導體支架，座落於該腔室之內用於支撐該半導體基板；至少一電漿生產元件用於生產至少一電漿，供使用於蝕刻該半導體基板；偏功率供應器用於供應偏功率，該偏功率能施用至該基板來產生電偏置；以及至少一控制元件構形成要控制該電漿生產元件、該偏功率供應器，及選擇性地另外的蝕刻元件，以便該裝置被使用來交替地重複第一個及第二個蝕刻步驟，其中：該第一個蝕刻步驟使用該電漿生產元件生產的電漿來蝕刻該半
導體基板，以及在該第一個蝕刻步驟的期間該偏功率供應器供應脈衝的偏功率；以及該第二個蝕刻步驟係不用偏功率或是用該偏功率供應器供應比該第一個蝕刻步驟期間供應的該偏功率更低的偏功率來執行。
典型地，第二個蝕刻步驟也是電漿蝕刻步驟，以及，在第一個及第二個蝕刻步驟二者的期間均使用相同的電漿生產元件或多個電漿生產元件。
雖然本發明業已說明如上，但是本發明延伸至以上，或是於下列說明、圖示及申請專利範圍提出的特徵之任何發明組合。舉例而言，關於本發明的第一個態樣所述的任何特徵，可以使用於本發明的第二個或是第三個態樣方面。
10‧‧‧TSVs、直通矽通孔
10a‧‧‧電導材料
10b‧‧‧氧化物襯套、電導材料
12‧‧‧矽晶圓
14‧‧‧載體晶圓
16‧‧‧黏著劑層
20‧‧‧蝕刻裝置
22‧‧‧初級氣體進料
24‧‧‧初級腔室
26‧‧‧初級離子化源、晶圓支架
28‧‧‧RF天線
30‧‧‧DC線圈、RF線圈
32‧‧‧主腔室
34‧‧‧晶圓
36‧‧‧晶圓支架平台、晶圓支架
38‧‧‧法拉第屏蔽
40‧‧‧次級離子化源
42‧‧‧次級RF線圈、RF線圈
44‧‧‧環狀氣體分配系統
46‧‧‧晶圓邊緣防護(WEP)裝置
48‧‧‧閘閥
50‧‧‧渦輪泵
52‧‧‧偏壓RF來源、RF來源
根據本發明的方法及裝置之具體例，現在將參照附圖予以說明，其中：-圖1顯示(a)蝕刻之前埋入的TSVs，以及(b)通孔顯露蝕刻之後暴露的TSVs；圖2顯示適合執行本發明的裝置；圖3顯示矽之掃描電子顯微術(SEM)影像，其等係用(a)50W偏壓(bias)歷時30秒接著0W偏壓；(b)100W偏壓貫穿蝕刻，及(c)循環製程來蝕刻；以及圖4顯示矽之原子力顯微鏡術(AFM)資料，其係使用(a)典型的製程及(b)循環製程來蝕刻。
本發明提供以循環製程予以蝕刻半導體。該蝕刻於步驟之間交替，其中一個蝕刻步驟使用偏功率來執行電漿蝕刻，以及第二個蝕刻步驟沒有使用偏功率，或是使用較低的偏功率。本發明現在將舉例說明關於TSV顯露蝕刻。然而，本發明可以使用於其他的蝕刻應用。
圖1顯示TSV顯露矽蝕刻製程。圖1(a)顯示蝕刻之前埋入矽晶圓12內的TSVs 10。矽晶圓12係藉由黏著劑層16而結合至載體晶圓14。載體晶圓14可以為任何適合的材料，例如矽或玻璃。進行蝕刻來顯露TSVs 10，如同圖1(b)中所顯示。注意到各個TSV 10包含一種電導材料10a，其係覆蓋一種保護性氧化物襯套10b。電導材料一般而言係一種金屬，例如銅。下伏的電導材料10b不暴露於電漿的苛刻條件是很重要的。然後將此置於製程必要條件，該製程必要條件會用高的矽比氧化物選擇性來進行蝕刻。
圖2顯示一種蝕刻裝置，概括地描繪於20，其可以用來執行本發明的蝕刻。一種初級氣體進料22進入初級腔室24之內，初級腔室24具有相關聯的初級離子化源26。一種RF天線28作用為一種ICP源。一種DC線圈30能協助此來修正產生的電漿圍束。可於該DC線圈30與該初級腔室24的壁之間提供一種法拉第屏蔽(Faraday shield)38，以降低電容耦合。源自於該初級源的電漿進入該主腔室32，於該主腔室中待加工的晶圓34係安置在該晶圓支架平台36上，於此具體例中其可為一靜電卡盤。為了冷卻的目的，施加一
壓力的氦至靜電卡盤的下側。主腔室32具有次級離子化源40，其具有環繞該主腔室32安置的次級RF線圈42，以提供接近該腔室壁的次級電漿。RF線圈30可在任何便利的頻率下作業，典型地為13.56MHz。RF線圈42亦可在13.56MHz，或是諸如1-2MHz之更低的頻率下作業。一種環狀氣體分配系統44係併入該主腔室32，以提供一獨立氣體源供次級電漿所用。該晶圓34邊緣可以藉由一晶圓邊緣防護(WEP)裝置46而受防護。該裝置係藉由一種渦輪泵50、經由閘閥48而抽吸。一種偏壓RF來源52係用來供應RF信號至晶圓支架26。以此方式，偏功率可以施用至晶圓支架平台，以及因此施用至晶圓34。此類型具有二個RF線圈來生產二種電漿的蝕刻裝置，為由申請人以商標名Pegasus(RTM)商業上生產的。然而，熟悉此藝的讀者會瞭解本發明絕不會受限於此類型成對的RF線圈裝置。事實上，本發明可以透過許多的電漿蝕刻裝置來實施。
本發明提供循環式蝕刻法，其中第一個及第二個蝕刻步驟被交替地重複。在第一個蝕刻步驟方面，藉由RF來源52來施用偏功率至該晶圓支架36。在第一個蝕刻步驟的期間可以連續地施用偏功率，業已發現大約100W的功率是合適於該情況的。然而，在第一個蝕刻步驟的期間使偏功率產生脈衝為較佳的。在脈衝偏功率方面，業已發現500W脈衝之功率及20%之工作週期是合適的。在第二個蝕刻步驟方面，不施用RF偏功率為較佳的。第一個及第二個蝕刻步驟各者的長度可以根據設想的特定應用來挑選。一
般而言，第一個及第二個蝕刻步驟各者係執行歷時範圍在0.5至10秒的時間。各個第一個蝕刻步驟典型的期間為3秒，以及各個第二個蝕刻步驟為6秒，至少在製程開始時。循環的總數取決於蝕刻速率和標的深度。所需的循環總數可以預先決定或是由蝕刻製程的進程來控制。
表1c)顯示一種使用的製程條件的實例。表1a)和b)顯示使用來產生比較數據的製程條件。
於表1c顯示的實例中，來源功率、氣體流量，以及壓力於循環之間全部維持為同樣的。然而，此等參數於第一個蝕刻步驟及第二個蝕刻步驟之間可以是不同的，及/或其等於蝕刻製程的總時間期間可以改變。而且，第一個蝕刻及/或第二個蝕刻步驟之時間長度可以隨著蝕刻製程的進程而變化。偏功率亦可以隨著蝕刻製程的進程而變化。表1c中顯示的製程條件導致高的蝕刻速率(大於8.5微米/min)。雖然本發明可以施用至此類高蝕刻速率的製程是有利的，但是本發明亦可以施用至使用較低功率及氣體流量的蝕刻製程。
圖3顯示SEM影像，其顯示本發明的循環製程如何改良表面粗糙度。以9微米/min來蝕刻矽晶圓歷時180秒，以移除~27微米的矽。於製程1a)& 1b)中，於體型蝕刻之前有短暫的30sec“突破”BT1步驟。製程1c)中不需要此步驟。此短暫的步驟移除晶圓表面的不連續處，以及廣泛地於電漿蝕刻薄膜時使用。圖3(a)顯示低偏壓製程蝕刻之矽的SEM影像(表1a)條件，其應該使Si和SiO2之間的蝕刻速率選擇性增加至最大。圖3(b)顯示使用連續的100W偏壓貫穿蝕刻予以蝕刻的矽之SEM影像。如同預期，觀察到顯著的改良表面粗糙度的程度。表1b)中可見此晶圓之製程條件。然而，如同以下更詳盡解釋的，使用此蝕刻製程引致不合意地不良的矽比氧化物選擇性。圖3(c)顯示使用表1c中所述的製程條件、依據本發明之循環製程來蝕刻之矽的SEM影像。可以見到獲得優異的表面，加上低程度的粗糙度。可以觀察到沒有可見的加工品。圖4中顯示的AFM資料確認此現象。圖4(a)顯示典型的先前技藝製程之後得到的AFM資料。藉由使用表1a)中所述之高選擇性製程，觀察到5.9nm之表面粗糙度Ra值。圖4(b)顯示當分析使用表1c之製程條件蝕刻的矽時，得到的AFM資料。觀察到平滑的表面外觀(profile)，且測量到0.97nm之粗糙度Ra。
表1a)-c)中所述的三種製程之函數之蝕刻選擇性、速率及粗糙度的結果係顯示於表2內。
於表2中顯示的數據證實在與使用100W的高偏壓之連續製程比較之下，循環製程(1c)提供選擇性顯著的改良。而連續的100W RF偏壓獲得的選擇性(矽比二氧化矽)(70：1)，對於TSV顯露蝕刻是不能接受的，用週期循環獲得的矽比二氧化矽改良的選擇性170：1，對於TSV顯露蝕刻是可接受的。用0W偏壓製程所觀察到高的矽比二氧化矽選擇性，但是此會引起不能接受不良的表面粗糙度。
本發明於顯露通孔尖端時可以組合以終點檢測系統。申請人較早的歐洲專利申請案12192364.3中揭示一種此類型的終點檢測系統，其之整體內容藉此併入以作為參考資料。此終點檢測系統可以組合以本發明。於和本發明之相對簡單的組合中，終點檢測系統記錄通孔尖端顯露的時間。於更精密的組合中，通孔尖端之檢測係使用來觸發製程參數之調整。附加地或任擇地，於尖端顯露之後，可以執行定義數量的循環，俾以完成半導體最終表面所欲的通孔暴露高度。此等變異之全體係落於本發明的範疇之內。
20‧‧‧蝕刻裝置
22‧‧‧初級氣體進料
24‧‧‧初級腔室
26‧‧‧初級離子化源
26‧‧‧晶圓支架
28‧‧‧RF天線
30‧‧‧DC線圈
30‧‧‧RF線圈
32‧‧‧主腔室
34‧‧‧晶圓
36‧‧‧晶圓支架平台
36‧‧‧晶圓支架
38‧‧‧法拉第屏蔽
40‧‧‧次級離子化源
42‧‧‧次級RF線圈
42‧‧‧RF線圈
44‧‧‧環狀氣體分配系統
46‧‧‧晶圓邊緣防護(WEP)裝置
48‧‧‧閘閥
50‧‧‧渦輪泵
52‧‧‧偏壓RF來源
52‧‧‧RF來源
Claims (22)
- 一種半導體基板之蝕刻方法，以顯露埋入該基板中的一個或更多個特徵件，該方法包括下列步驟：使用電漿來執行第一個蝕刻步驟，其中對該基板施用偏功率來產生電偏置(electrical bias)；不用偏功率或是用比該第一個蝕刻步驟期間施用的該偏功率更低的偏功率，來執行第二個蝕刻步驟；以及交替地重複該第一個及該第二個蝕刻步驟。
- 如請求項1之方法，其中在該第一個蝕刻步驟的期間使該偏功率產生脈衝。
- 如請求項2之方法，其中用範圍在10至50%之工作週期(duty cycle)使該偏功率產生脈衝。
- 如請求項1之方法，其中在該第一個蝕刻步驟期間係連續地對該基板施用該偏功率。
- 如請求項1至4中任一項之方法，其中該第二個蝕刻步驟是電漿蝕刻步驟。
- 如請求項1至5中任一項之方法，其中該偏功率或該等偏功率為RF功率。
- 如請求項1至6中任一項之方法，其中該半導體基板為矽。
- 如請求項1至7中任一項之方法，其中該等特徵件包括一外保護層。
- 如請求項8之方法，其中該外保護層為一層氧化層，舉例而言二氧化矽。
- 如請求項1至9中任一項之方法，其中該等特徵件為通孔。
- 如請求項10之方法，其中該等特徵件為直通矽通孔(Through Silicon Vias)(TSVs)。
- 如請求項11之方法，其中該等TSVs各自包括一二氧化矽外保護層，該半導體基板為矽，以及該第二個蝕刻步驟係不用偏功率來執行，或是用比該第一個蝕刻步驟期間施用的該偏功率更低的偏功率來執行，以便產生大於100：1之矽比二氧化矽選擇性，較佳為大於150：1之矽比二氧化矽選擇性。
- 如請求項11或12之方法，其中該第一個及該第二個蝕刻步驟被交替地重複，以產生藉由原子力顯微鏡術測量為2nm或更小的表面粗糙度Ra，較佳為1nm或更小的表面粗糙度Ra。
- 如請求項1至13中任一項之方法，其中該第一個及該第二個蝕刻步驟被交替地重複至少10次。
- 如請求項1至14中任一項之方法，其中該第一個及該第二個蝕刻步驟係各自執行歷時範圍在0.5至10s(秒)的時間。
- 如請求項1至15中任一項之方法，其中該第一個蝕刻步驟，及選擇性地該第二個蝕刻步驟係使用含氟氣體，例如SF6，所形成的電漿來執行。
- 如請求項1至16中任一項之方法，其中該第二個蝕刻步驟係用低於該第一個蝕刻步驟使用的該偏功率之偏功率來執行，俾以提供與該特徵件的蝕刻相關之改良的半導體基板蝕刻選擇性。
- 如請求項17之方法，其中該第二個蝕刻步驟被執行以提供大於100：1，較佳為大於150：1之半導體基板對特徵件之選擇性。
- 如請求項1至18中任一項之方法，其中多個製程參數(process parameter)與該第一個及該第二個蝕刻步驟有關連，以及製程條件(process condition)被檢測時改變該等製程參數。
- 如請求項19之方法，其中被檢測的該製程條件是該特徵件之顯露。
- 一種未遮蔽的半導體基板之蝕刻方法，該方法包括下列步驟：使用電漿來執行第一個蝕刻步驟，其中對該基板施用偏功率來產生電偏置；不用偏功率或是用比該第一個蝕刻步驟期間施用的該偏功率更低的偏功率，來執行第二個蝕刻步驟；以及交替地重複該第一個及該第二個蝕刻步驟。
- 一種用來蝕刻一半導體基板之裝置，其包括：一個腔室：一個半導體支架，其座落於該腔室之內且用於支撐 該半導體基板；至少一電漿生產元件，其用於生產至少一電漿，該電漿用於蝕刻該半導體基板；用於供應偏功率之一偏功率供應器，該偏功率能施用至該基板來產生電偏置；以及至少一控制元件，其經構形以控制該電漿生產元件、該偏功率供應器，及選擇性地另外的蝕刻元件，以便在使用該控制元件時，該裝置交替地重複第一個及第二個蝕刻步驟，其中：該第一個蝕刻步驟使用該電漿生產元件所生產的電漿來蝕刻該半導體基板，且在該第一個蝕刻步驟的期間，該偏功率供應器供應脈衝的偏功率；並且，該第二個蝕刻步驟係不用偏功率來執行，或是與該偏功率供應器一起執行，該偏功率供應器供應一低於該第一個蝕刻步驟期間供應的偏功率之偏功率。
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