CN105206598B - 半导体器件及其形成方法 - Google Patents

半导体器件及其形成方法 Download PDF

Info

Publication number
CN105206598B
CN105206598B CN201410294585.2A CN201410294585A CN105206598B CN 105206598 B CN105206598 B CN 105206598B CN 201410294585 A CN201410294585 A CN 201410294585A CN 105206598 B CN105206598 B CN 105206598B
Authority
CN
China
Prior art keywords
ion
layer
perforate
gas
semiconductor devices
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201410294585.2A
Other languages
English (en)
Other versions
CN105206598A (zh
Inventor
周鸣
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201410294585.2A priority Critical patent/CN105206598B/zh
Publication of CN105206598A publication Critical patent/CN105206598A/zh
Application granted granted Critical
Publication of CN105206598B publication Critical patent/CN105206598B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本发明提供了一种半导体器件及其形成方法。半导体器件的形成方法包括:在半导体衬底上的介质层内形成开孔后,对开孔侧壁进行至少一次表面处理,所述表面处理包括:通过第一离子对开孔进行处理,第一离子吸附在开孔侧壁上,且进入介质层开孔侧壁的缝隙中,从而在开孔的侧壁形成致密的离子吸附层;通过第二离子对开孔进行处理,第二离子与离子吸附层中的第一离子电性不同,可以被第一离子吸引并与第一离子反应,形成较为致密的保护层。在后续向介质层的开孔内形成金属插塞后,相比于现有的扩散阻挡层,相比于现有的扩散阻挡层,在相同的厚度条件下,保护层可提高抑制金属插塞中的金属原子向介质层内扩散的作用,从而提高金属插塞的稳定性。

Description

半导体器件及其形成方法
技术领域
本发明涉及半导体技术领域,尤其是涉及一种半导体器件及其形成方法。
背景技术
随着半导体技术发展,器件的集成度不断增加,器件特征尺寸(CriticalDimension,CD)越来越小。
而随着特征尺寸得逐渐减小,互连结构之间的RC延迟(RC delay)对半导体器件的影响越来越大,而降低互连结构中介质层材料的K值是有效降低RC延迟效应的方法,因而现有技术中,介质层多采用低K介电材料(K<3)或超低K介电材料(K<2.6)。
此外,现有技术还采用电阻系数更小的铜来取代传统的铝作为互连结构中的金属插塞的材料,以降低金属插塞自身的电阻R。具体地,现有技术采用大马士革(Damascene)或者双大马士革(Dual Damascene)工艺形成铜的金属插塞。
参考图1~图3所示为现有的金属插塞的形成工艺,具体包括:
先参考图1,在半导体衬底(图中未显示)的介质层10内开设通孔11;
接着参考图2,在所述通孔11侧壁形成扩散阻挡层12;
参考图3,之后在所述通孔11内填充如铜等金属材料,形成金属插塞13。其中。
所述扩散阻挡层12用于防止金属插塞13中的金属原子扩散进入介质层10,从而降低半导体器件性能。当所述金属插塞13材料为铜时,所述扩散阻挡层12材料可以是钽(Ta)、氮化钽(TaN)等,形成工艺包括物理气相沉积(Physical Vapor Deposition,PVD)等。
然而,在实际操作过程中发现,随着半导体器件特征尺寸减小,通过现有技术形成的金属插塞性能已无法满足半导体技术发展的需要,为此如何提高金属插塞性能是本领域技术人员亟需解决的问题。
发明内容
本发明解决的问题是提供一种半导体器件及其形成方法,以提高金属插塞的性能。
为解决上述问题,本发明提供的半导体器件的形成方法,包括:
提供半导体衬底;
在所述半导体衬底上形成介质层,在所述介质层中形成开孔;
对所述开孔的侧壁进行至少一次表面处理,所述表面处理包括:通过第一离子对所述开孔进行处理,在所述开孔侧壁上形成离子吸附层;
通过与第一离子电性不同的第二离子对所述开孔进行处理,所述第二离子与所述离子吸附层反应形成保护层;
向所述开孔内填充金属材料层,以形成金属插塞。
可选地,通过第一离子对所述开孔进行处理,在所述开孔侧壁上形成离子吸附层的步骤包括:
向等离子体发生装置中通入第一气体,以形成所述第一离子;使所述第一离子吸附在所述开孔侧壁,形成含有第一离子的离子吸附层;
通过与第一离子电性不同的第二离子对所述开孔进行处理,所述第二离子与所述离子吸附层反应形成保护层的步骤包括:
向等离子体发生装置中通入第二气体,以形成所述第二离子;使所述第二离子与所述离子吸附层内的第一离子反应,以形成所述保护层。
可选地,向等离子体发生装置中通入第一气体,以形成所述第一离子的步骤包括:
向等离子体发生装置中通入SiH4作为第一气体,所述SiH4被等离子化后形成SiHx +作为第一离子,其中,0≤x≤3;
向等离子体发生装置中通入第二气体,以形成所述第二离子,使所述第二离子与所述离子吸附层内的第一离子反应,以形成所述保护层的步骤包括:
向等离子体发生装置中通入N2作为第二气体,所述N2被等离子化后形成N-作为第二离子,SiHx +与N-反应形成氮化硅材料的保护层。
可选地,向等离子体发生装置中通入第一气体,以形成所述第一离子的步骤包括:
向等离子体发生装置中通入Al(CH2CH3)3作为第一气体,Al(CH2CH3)3被等离子化后形成Al(CH2CH3)y +作为第一离子,其中,0≤y≤2;
向等离子体发生装置中通入第二气体,以形成所述第二离子,使所述第二离子与所述离子吸附层内的第一离子反应,以形成所述保护层的步骤包括:
向等离子体发生装置中通入N2作为第二气体,所述N2被等离子化后形成N-作为第二离子,Al(CH2CH3)y +与N-反应形成氮化铝材料的保护层。
可选地,所述保护层为氮化硅,所述第一离子为SiHx +,其中0≤x≤3,所述第二离子为N-
或者,所述保护层为氮化铝,所述第一离子为Al(CH2CH3)y +,其中0≤y≤2,所述第二离子为N-
可选地,向等离子体发生装置中通入第一气体,以形成所述第一离子的步骤包括:
所述等离子体发生装置中气压为0.1~10torr,功率为50~5000W;第一气体流量为50~5000sccm,持续通入所述第一气体5~50s。
可选地,向等离子体发生装置中通入第二气体,以形成所述第二离子的步骤包括:
所述等离子体发生装置中气压为0.5~10torr,第二气体流量为50~3000sccm,功率为50~5000W。
可选地,向等离子体发生装置中通入第一气体,以形成所述第一离子的步骤包括:向所述等离子发生装置内通入第一气体的同时,向所述等离子发生装置内通入保护气体,所述保护气体包括氦气。
可选地,所述保护气体的流量为1000~5000sccm。
可选地,对所述开孔的侧壁进行至少一次表面处理后在所述开口的侧壁上形成至少一层保护层,所述至少一层保护层的厚度为
可选地,所述介质层的K值小于或等于3,或者,所述介质层的K值小于或等于2.6。
可选地,所述介质层为多孔结构。
可选地,向所述开孔内填充金属材料层,以形成金属插塞的步骤包括:
向所述开孔内填充铜层,以形成铜插塞。
可选地,对所述开孔的侧壁进行至少一次表面处理的步骤包括:对所述开孔进行1~5次所述表面处理。
本发明还提供了一种半导体器件,包括:
半导体衬底;
在所述半导体衬底上的介质层,在所述介质层中形成有开孔;
覆盖于所述开孔侧壁的至少一层保护层;
位于所述开孔内的金属插塞。
可选地,所述保护层为氮化硅层或氮化铝层。
可选地,所述至少一层保护层的厚度为
可选地,所述介质层为多孔结构。
与现有技术相比,本发明的技术方案具有以下优点:
在半导体衬底上的介质层内形成开孔后,对所述开孔侧壁进行至少一次表面处理,在所述开孔侧壁形成至少一层保护层,所述表面处理包括:通过第一离子对所述开孔进行处理,在所述开孔侧壁上形成离子吸附层;通过与第一离子电性不同的第二离子对所述开孔进行处理,所述第二离子与所述离子吸附层反应形成保护层。其中,所述第一离子吸附在开孔侧壁上,在所述开孔的侧壁形成一层致密的离子吸附层;之后,通过第二离子对所述开孔进行处理,所述第二离子与离子吸附层中的第一离子电性不同,可以被第一离子吸引并与第一离子反应,形成较为致密的保护层后,从而可有效提高所述保护层与开孔侧壁的结合强度;在向所述开孔内填充金属材料,形成金属插塞后,相比与现有工艺形成的扩散阻挡层,在相同的厚度条件下,所述保护层可更为有效的抑制金属插塞中的金属原子向介质层内扩散,从而提高金属插塞的性能。
附图说明
图1~图3为现有的金属插塞形成的结构示意图;
图4为图3所示金属插塞的电镜图;
图5~图11为本发明金属插塞的形成方法一实施例的结构示意图。
具体实施方式
如背景技术所述,随着半导体器件特征尺寸减小,通过现有技术形成的金属插塞性能已无法满足半导体技术发展需要,进而影响后续形成的半导体器件的整体性能,结合图1~3所示金属插塞的形成过程分析金属插塞性能:随着半导体器件特征尺寸的减小,位于介质层10的通孔11侧壁上的扩散阻挡层12的厚度也相应减小,进而扩散阻挡层12对金属插塞的金属原子扩散的能力降低,铜原子穿过扩散阻挡层向介质层内扩散,从而降低金属插塞性能的稳定性。图4为现有的介质层内的金属插塞的电镜图,如图4所示,图中圈出的A处,在金属插塞13的周边阴影部分为扩散在介质层内的铜原子的影像。
为了解决上述问题,本发明提供了一种半导体器件及其形成方法,包括:在半导体衬底上的介质层内形成开孔后,对所述开孔进行至少一次表面处理,在所述开孔侧壁形成保护层。所述表面处理包括,通过第一离子对所述开孔进行处理,所述第一离子吸附在开孔侧壁上,且进入介质层开孔侧壁的缝隙中,从而在所述开孔的侧壁形成一层致密的离子吸附层;之后通过与第一离子电性不同的第二离子对所述开孔进行处理,所述第二离子被第一离子吸引,并与第一离子反应,形成较为致密的保护层后,从而可有效提高所述保护层与开孔侧壁的结合强度。
相比于现有的扩散阻挡层的形成工艺形成的扩散阻挡层,在向所述开孔内填充金属材料,形成金属插塞后,本发明提供半导体器件的形成方法所形成的保护层可更为有效地抑制金属原子扩散,因而,即使减小了保护层的厚度,也可有效抑制金属插塞中的金属原子向介质层内扩散,从而提高金属插塞性能。
为使本发明的上述目的、特征和优点能够更为明显易懂,下面结合附图以大马士革结构的制备方法为具体实施例,对本发明金属插塞的形成方法做详细的说明,值得注意的是,本实施例中的沟槽、以及通孔均为权利要求中开孔的表现形式,其并不限定本发明的保护范围。
图5~图11是本发明金属插塞的形成方法的一个实施例的结构示意图。
本实施例提供的金属插塞的形成方法,包括:
先参考图5所示,提供半导体衬底20。
本实施例中,所述半导体衬底20包括:半导体基底、或是半导体基底和形成于半导体基底内的半导体器件。所述半导体器件包括晶体管等元器件,以及用于连接各元器件的互连结构。
所述半导体基底为硅衬底、硅锗衬底、碳化硅衬底、绝缘体上硅(SOI)衬底、绝缘体上锗(GOI)衬底、玻璃衬底或III-V族化合物衬底,所述半导体基底材料并不限定本发明的保护范围。
继续参考图5所述,在所述半导体衬底20上形成第一绝缘层21和第二绝缘层22,并在所述第二绝缘层22上形成介质层30。
本实施例中,所述第一绝缘层21的材料为掺碳的氮化硅(SiCN),第二绝缘层22材料为氧化硅。形成工艺可为化学气相沉积(Chemical Vapor Deposition,CVD)或原子层沉积(Atomic Layer Deposition,ALD)。
所述介质层30的材料为低K介电材料(K值小于或等于3)或是超低K介电材料(K值小于或等于2.6)。后续在所述介质层30内形成互连结构后,低K介电材料和超低K介电材料可有效减小互连结构的寄生电容,从而降低信号在互连结构内传输时发生的电阻电容延迟(RC Delay)效应。
本实施例中,所述介质层30为超低K介电材料。
可选地,本实施例中,所述介质层30为多孔结构,如多孔的氧化硅。其形成工艺包括:采用化学气相沉积工艺在半导体衬底20表面形成无孔的氧化硅层;采用多孔处理工艺(例如紫外线处理工艺)对所述无孔的氧化硅层进行处理,形成具有多孔结构的超低K介质材料的介质层30。
结合参考图6和图7所示,在所述介质层30内形成用于形成金属插塞的开孔。形成开孔的步骤包括:
先参考图6所示,在所述介质层30上包括依次形成的OMCTS(八甲基环氧硅烷)层41、TEOS(正硅酸乙酯)层42和硬掩模层43,并在图形化所述OMCTS层41、TEOS层42和硬掩模层43后形成第一掩模,所述第一掩模后续用于在所述介质层30内形成沟槽;
之后在所述第一掩模上形成光刻胶层,所述光刻胶层覆盖所述第一掩模,并在经曝光显影等工艺所述光刻胶层内形成第二掩模44后,所述第二掩模44用于在所述介质层30内形成通孔。
结合参考图7的所示,在以所述第二掩模44为掩模刻蚀所述介质层30、第二绝缘层22和第一绝缘层21,在所述介质层30内形成通孔,所述通孔露出所述半导体衬底20;在去除所述第二掩模44露出第一掩模后,再以第一掩模为掩模,刻蚀所述介质层30,在所述介质层30内形成沟槽。所述沟槽和通孔组成开孔50。
本实施例中,所述硬掩模层43的材料为氮化钛(TiN)。所述OMCTS(八甲基环氧硅烷)层41、TEOS(正硅酸乙酯)层42可降低刻蚀所述硬掩模层43时造成介质层30损伤。
刻蚀所述介质层30形成开孔50的工艺为本领域成熟工艺,具体细节在此不再赘述。
在刻蚀所述介质层30形成开孔50后,可采用稀释的氢氟酸溶液(DHF)进行湿法清洗工艺,以清除刻蚀介质层30时形成的副产物,所述湿法清洗工艺为本领域的成熟技术,在此不再赘述。
参考图8所示,形成所述开孔50后,对所述开孔50的侧壁进行至少一次表面处理,从而在所述开孔50的侧壁形成保护层。
对开孔的侧壁进行一次表面处理的具体工艺包括:
先通过第一离子对所述开孔50进行处理,在所述开孔侧壁上形成离子吸附层61。
本实施例中,所述通过第一离子对所述开孔50进行处理的步骤包括:
向等离子体发生装置中通入第一气体,以形成第一离子,所述第一离子吸附在所述介质层30的开孔50的侧壁上,形成所述离子吸附层61。
本实施例中,所述第一气体为含有SiH4的气体,第一离子为SiHx +,0≤x≤3,形成所述离子吸附层61的具体工艺包括:
控制等离子体发生装置中气压为0.1~10torr,功率为50~5000W。
在气压为0.1~10torr,功率为50~5000W条件下,SiH4被电离形成第一离子SiHx +60,0≤x≤3,且所形成的离子SiHx +60且均匀地吸附在开孔50的侧壁,形成离子吸附层61。
若通入的第一气体的量过大,速度过快,第一气体的气流造成离子吸附层中第一离子的分布均匀度较差,而且造成第一离子吸附层过厚,因而不利于第一离子与后续形成的第二离子反应,影响后续形成的保护层质量;若第一气体的量过小,速度过小,造成所述离子吸附层61中的第一离子密度较低,影响后续第一离子与后续形成的第二离子反应后形成的保护层致密度。
本实施例中,向所述等离子气体发生装置内通入所述第一气体的步骤包括:持续向所述等离子气体发生装置内通入含有SiH4的气体作为第一气体5~50秒(s),第一气体的流量为50~5000sccm。
在基于本实施例中,所述介质层30为多孔结构,刻蚀介质层30过程中,在所述介质层30内的开孔50侧壁形成孔洞或缝隙,所述第一气体电离后形成的第一离子(SiHx +60)吸附在开孔50侧壁同时,嵌入所述开孔50侧壁的空洞或缝隙内,从而在所述开孔50侧壁形成一层致密的离子吸附层61。
本实施例中,在向等离子发生装置内通入第一气体的同时,还向所述等离子发生装置内通入保护气体,从而提高工艺的稳定性,以及安全性。
本实施例中,所述保护气体为氦气(He),He的流量为1000~5000sccm。
结合参考图9所示,在形成所述离子吸附层61后,通过第二离子对所述开孔50进行处理,所述第二离子与所述离子吸附层61中的第一离子反应,形成保护层62。
本实施例中,通过第二离子对所述开孔50进行处理的步骤包括:
向等离子体发生装置中通入第二气体,以形成与所述第一离子电性不同的所述第二离子,所述第二离子与所述第一离子相互吸引,所述第二离子被吸引至所述离子吸附层且与所述离子吸附层内的第一离子反应,以形成所述保护层。
本实施例中,所述第二气体为氮气(N2),第二离子为氮离子(N-),氮离子与离子吸附层61中的SiHx +反应形成氮化硅(SiN),从而在所述介质层30的开孔50侧壁形成氮化硅层,以作为保护层62,具体工艺包括:
控制等离子体发生装置中气压为0.5~10torr,功率为50~5000W;向所述等离子气体发生装置内通入足量的含有氮气的气体作为第二气体,氮气被电离形成氮离子,并与SiHx +反应形成氮化硅(SiN),作为保护层62。
若通入的第二气体的速度过快,第二气体的气流降低第二离子在所述等离子体发生装置分步均匀度,从而造成形成的保护层局部厚度差异较大;若第二气体的速度过小,造成形成第二离子速度过慢,影响后续第一离子与第二离子反应,进而影响形成的保护层质量。
本实施例中,第二气体的流量为50~3000sccm。
基于上述离子吸附层61的离子嵌入所述开孔50的侧壁的孔洞或缝隙内,且所述离子吸附层61具有较高的致密度,使得形成与所述开孔50侧壁的保护层62(氮化硅层)同样嵌入所述开孔50的侧壁的孔洞或缝隙,从而有效提高所述保护层62与所述介质层30的结合强度,以及所述保护层62的致密度。后续向所述开孔50内填充金属材料形成金属插塞后,可有效降低金属材料中的金属原子穿过所述保护层62进入所述介质层30内的概率,抑制金属原子在介质层30内的扩散,从而提高金属插塞的性能。
本实施例中,可反复进行上述表面处理的步骤1~5次,从而在所述介质层30内的开孔50的侧壁1~5层所述保护层。
本实施例中,所述经过至少一次表面处理之后,在所述开孔50的侧壁上形成至少一层保护层62,所述至少一层保护层的厚度为例如,经过5次表面处理之后,形成5层保护层,所述5层保护层的厚度为
本实施例可有效提高所述保护层62与介质层30侧壁较强的连接强度和以及致密度,因而相比于通过现有技术形成的防扩散阻挡层,在相同的厚度下,通过本实施例获得的保护层可有效提高了抑制金属原子向介质层内扩散的效果,从而提高形成于介质层内的金属插塞的性能稳定性。
在另一实施例中,可以采用含有Al(CH2CH3)3的气体为第一气体,通过第一离子对所述开孔进行处理,在所述开孔侧壁上形成离子吸附层的步骤包括:
控制等离子体发生装置中的气压为0.1~10torr,功率为50~5000W,以流量为50~5000sccm,持续向等离子体发生装置内通入含有Al(CH2CH3)3的气体5~50秒(s)。
在上述条件下Al(CH2CH3)3被电离形成Al(CH2CH3)y +作为第一离子,0≤y≤2,且Al(CH2CH3)y +的离子吸附在开孔50的侧壁,形成离子吸附层。
离子Al(CH2CH3)y +吸附在开孔50侧壁同时,嵌入所述开孔50侧壁的孔洞或缝隙内,从而在所述开孔50侧壁形成一层致密的离子吸附层。
可选地,与上述本实施例相同,在向等离子发生装置内通入第一气体的同时,还向所述等离子发生装置内通入氦气等保护气体,从而提高工艺的稳定性和安全性。所述保护气体的流量为1000~5000sccm。
之后,向等离子体发生装置中通入足量的第二气体,以形成与所述第一离子电性不同的所述第二离子,所述第二离子与Al(CH2CH3)y +反应,从而在所述开孔50的侧壁形成保护层。
所述第二气体可以是氮气(N2),第二离子为氮离子(N-)。氮离子与Al(CH2CH3)y +反应形成氮化铝(AlN),从而在所述介质层30的开孔50侧壁形成氮化铝层,以作为保护层。
具体工艺包括:控制等离子体发生装置中的气压为0.5~10torr,功率为50~5000W,第二气体的流量为50~5000sccm。
氮化铝本身具有较强的抑制铜原子扩散的能力,且通过上述工艺,可有效提高所述保护层(AlN层)与所述介质层30的结合强度,以及所述保护层的致密度。后续向所述开孔50内填充金属材料形成金属插塞后,可有效降低金属材料中的金属原子穿透所述保护层进入所述介质层30内的概率,抑制金属原子(如铜原子)在介质层30内的扩散,从而提高金属插塞形成的稳定性。
本实施例中,所述保护层(AlN层)的厚度为
参考图10所示,形成所述保护层62后,在所述半导体衬底20上形成金属材料层70,所述金属材料层70填充所述介质层30内的开孔50,用以形成金属插塞。
本实施例中,所述金属材料层70为铜层。形成工艺可选为铜电镀工艺。
接着参考图11所示,采用平坦化工艺去除部分厚度的金属材料层70,露出所述介质层30表面,在所述介质层30内形成金属插塞71。
通过各上述实施例在所述介质层30的开孔50侧壁所形成的保护层(AlN层和SiN层)可有效抑制金属插塞71向介质层30内扩散,从而提高金属插塞性能稳定性。
上述实施例中,通过向等离子发生装置中通入第一气体,从而形成第一离子,并在介质层内的开孔侧壁形成离子吸附层;之后再向等离子发生装置中通入第二气体以形成第二离子,第二离子与离子吸附层内的第一离子反应形成保护层。在本发明的其他实施例中,可直接向所述介质层开孔内通入第一离子,在开孔侧壁形成离子吸附层;之后,直接通入第二离子从而形成所述保护层。上述工艺均在本发明的保护范围内。
本发明还提供了上述半导体器件的形成方法形成的半导体器件,但所述半导体器件的形成工艺并不限定所述半导体器件的保护范围。
继续参考图11所示,所述半导体器件包括:
半导体衬底20;
在所述半导体衬底20上的介质层30,在所述介质层30内形成有开孔;
覆盖于所述开孔的侧壁的至少一层保护层62;
位于所述开孔内的金属插塞71。
本实施例中,所述半导体器件还包括位于所述半导体衬底20上的第一绝缘层21,和位于第一绝缘层21上的第二绝缘层22,所述介质层30位于所述第二绝缘层22上方,且所述介质层30内的开孔50贯穿所述第二绝缘层22和第一绝缘层21露出所述半导体衬底20表面,所述金属插塞71的下端与所述半导体衬底20表面接触。
本实施例中,所述介质层30为多孔结构。
本实施例中,所述金属插塞71为铜插塞。
所述保护层62为氮化硅层或是氮化铝层,且所述至少一层保护层的厚度为如,在所述50侧壁与所述金属插塞71之间包括5层所述保护层,所述5层保护层总厚度为
本实施例中,所述第一绝缘层21的材料为掺碳的氮化硅(SiCN),第二绝缘层22材料为氧化硅。
本发明半导体器件中,氮化硅或氧化铝与介质层具有良好的结合强度,且,氮化硅或氧化铝作为保护层的材料可有效抑制金属插塞中的金属原子向介质层中扩散,从而提高金属插塞性能。
虽然本发明披露如上,但本发明并非限定于此。任何本领域技术人员,在不脱离本发明的精神和范围内,均可作各种更动与修改,因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (18)

1.一种半导体器件的形成方法,其特征在于,包括:
提供半导体衬底;
在所述半导体衬底上形成介质层,在所述介质层中形成开孔;
对所述开孔的侧壁进行至少一次表面处理,所述表面处理包括:通过第一离子对所述开孔进行处理,在所述开孔侧壁上形成离子吸附层;
通过与第一离子电性不同的第二离子对所述开孔进行处理,所述第二离子与所述离子吸附层反应形成保护层;
向所述开孔内填充金属材料层,以形成金属插塞。
2.如权利要求1所述的半导体器件的形成方法,其特征在于,通过第一离子对所述开孔进行处理,在所述开孔侧壁上形成离子吸附层的步骤包括:
向等离子体发生装置中通入第一气体,以形成所述第一离子;使所述第一离子吸附在所述开孔侧壁,形成含有第一离子的离子吸附层;
通过与第一离子电性不同的第二离子对所述开孔进行处理,所述第二离子与所述离子吸附层反应形成保护层的步骤包括:
向等离子体发生装置中通入第二气体,以形成所述第二离子;使所述第二离子与所述离子吸附层内的第一离子反应,以形成所述保护层。
3.如权利要求2所述的半导体器件的形成方法,其特征在于,
向等离子体发生装置中通入第一气体,以形成所述第一离子的步骤包括:
向等离子体发生装置中通入SiH4作为第一气体,所述SiH4被等离子化后形成SiHx +作为第一离子,其中,0≤x≤3;
向等离子体发生装置中通入第二气体,以形成所述第二离子,使所述第二离子与所述离子吸附层内的第一离子反应,以形成所述保护层的步骤包括:
向等离子体发生装置中通入N2作为第二气体,所述N2被等离子化后形成N-作为第二离子,SiHx +与N-反应形成氮化硅材料的保护层。
4.如权利要求2所述的半导体器件的形成方法,其特征在于,
向等离子体发生装置中通入第一气体,以形成所述第一离子的步骤包括:
向等离子体发生装置中通入Al(CH2CH3)3作为第一气体,Al(CH2CH3)3被等离子化后形成Al(CH2CH3)y +作为第一离子,其中,0≤y≤2;
向等离子体发生装置中通入第二气体,以形成所述第二离子,使所述第二离子与所述离子吸附层内的第一离子反应,以形成所述保护层的步骤包括:
向等离子体发生装置中通入N2作为第二气体,所述N2被等离子化后形成N-作为第二离子,Al(CH2CH3)y +与N-反应形成氮化铝材料的保护层。
5.如权利要求1所述的半导体器件的形成方法,其特征在于,所述保护层为氮化硅,所述第一离子为SiHx +,其中0≤x≤3,所述第二离子为N-
或者,所述保护层为氮化铝,所述第一离子为Al(CH2CH3)y +,其中0≤y≤2,所述第二离子为N-
6.如权利要求2所述的半导体器件的形成方法,其特征在于,
向等离子体发生装置中通入第一气体,以形成所述第一离子的步骤包括:
所述等离子体发生装置中气压为0.1~10torr,功率为50~5000W;第一气体流量为50~5000sccm,持续通入所述第一气体5~50s。
7.如权利要求2所述的半导体器件的形成方法,其特征在于,向等离子体发生装置中通入第二气体,以形成所述第二离子的步骤包括:
所述等离子体发生装置中气压为0.5~10torr,第二气体流量为50~3000sccm,功率为50~5000W。
8.如权利要求2所述的半导体器件的形成方法,其特征在于,向等离子体发生装置中通入第一气体,以形成所述第一离子的步骤包括:向所述等离子发生装置内通入第一气体的同时,向所述等离子发生装置内通入保护气体,所述保护气体包括氦气。
9.如权利要求8所述的半导体器件的形成方法,其特征在于,所述保护气体的流量为1000~5000sccm。
10.如权利要求1所述的半导体器件的形成方法,其特征在于,对所述开孔的侧壁进行至少一次表面处理后在所述开孔的侧壁上形成至少一层保护层,所述至少一层保护层的厚度为
11.如权利要求1所述的半导体器件的形成方法,其特征在于,所述介质层的K值小于或等于3,或者,所述介质层的K值小于或等于2.6。
12.如权利要求1所述的半导体器件的形成方法,其特征在于,所述介质层为多孔结构。
13.如权利要求1所述的半导体器件的形成方法,其特征在于,向所述开孔内填充金属材料层,以形成金属插塞的步骤包括:
向所述开孔内填充铜层,以形成铜插塞。
14.如权利要求1所述的半导体器件的形成方法,其特征在于,对所述开孔的侧壁进行至少一次表面处理的步骤包括:对所述开孔进行1~5次所述表面处理。
15.一种半导体器件,其特征在于,包括:
半导体衬底;
在所述半导体衬底上的介质层,在所述介质层中形成有开孔;
覆盖于所述开孔侧壁的至少一层保护层,所述保护层通过电性不同的第一离子和第二离子反应所形成;
位于所述开孔内的金属插塞。
16.如权利要求15所述的半导体器件,其特征在于,所述保护层为氮化硅层或氮化铝层。
17.如权利要求15所述的半导体器件,其特征在于,所述至少一层保护层的厚度为
18.如权利要求15所述的半导体器件,其特征在于,所述介质层为多孔结构。
CN201410294585.2A 2014-06-26 2014-06-26 半导体器件及其形成方法 Active CN105206598B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201410294585.2A CN105206598B (zh) 2014-06-26 2014-06-26 半导体器件及其形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201410294585.2A CN105206598B (zh) 2014-06-26 2014-06-26 半导体器件及其形成方法

Publications (2)

Publication Number Publication Date
CN105206598A CN105206598A (zh) 2015-12-30
CN105206598B true CN105206598B (zh) 2018-03-30

Family

ID=54954175

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410294585.2A Active CN105206598B (zh) 2014-06-26 2014-06-26 半导体器件及其形成方法

Country Status (1)

Country Link
CN (1) CN105206598B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112750753B (zh) * 2019-10-29 2022-06-03 长鑫存储技术有限公司 半导体器件及其制作方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007027347A (ja) * 2005-07-15 2007-02-01 Sony Corp 半導体装置およびその製造方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6660662B2 (en) * 2001-01-26 2003-12-09 Applied Materials, Inc. Method of reducing plasma charge damage for plasma processes
US20070131652A1 (en) * 2003-01-12 2007-06-14 Mitsuhiro Okune Plasma etching method
JP5171683B2 (ja) * 2009-02-18 2013-03-27 東京エレクトロン株式会社 プラズマ処理方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007027347A (ja) * 2005-07-15 2007-02-01 Sony Corp 半導体装置およびその製造方法

Also Published As

Publication number Publication date
CN105206598A (zh) 2015-12-30

Similar Documents

Publication Publication Date Title
US10062602B2 (en) Method of etching a porous dielectric material
US7314828B2 (en) Repairing method for low-k dielectric materials
TWI570840B (zh) 半導體裝置及其製造方法
US8759212B2 (en) Semiconductor device and method of manufacturing semiconductor device
CN105762109B (zh) 半导体结构的形成方法
US11488857B2 (en) Semiconductor device and method of manufacture using a contact etch stop layer (CESL) breakthrough process
JP2001223269A (ja) 半導体装置およびその製造方法
CN103066014A (zh) 一种铜/空气隙的制备方法
TW201834183A (zh) 隔離金屬化特徵之氣隙
US20120199980A1 (en) Integrated circuits having interconnect structures and methods for fabricating integrated circuits having interconnect structures
CN105206598B (zh) 半导体器件及其形成方法
JP5823359B2 (ja) 半導体装置の製造方法
CN103377991A (zh) 沟槽的形成方法
CN105336674B (zh) 互连结构及其形成方法
JP2013143392A (ja) 多孔質膜の製造方法及び半導体装置の製造方法
CN104900579B (zh) 半导体器件的形成方法
TWI767964B (zh) 後段介電質蝕刻用之選擇性沉積方法
TW201332058A (zh) 積體電路以及用於處理具有埋入特徵之積體電路的方法
CN104425444A (zh) 半导体器件及其制造方法
JP2005005697A (ja) 半導体装置の製造方法
CN107919319B (zh) 内连线结构的制造方法
CN105870051B (zh) 半导体结构的制作方法
US20130056874A1 (en) Protection of intermetal dielectric layers in multilevel wiring structures
CN105633010B (zh) 互连结构及其形成方法
CN105304554B (zh) 互连结构的形成方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant