CN104795412A - 一种半导体器件及其制造方法和电子装置 - Google Patents

Abstract

本发明提供一种半导体器件及其制造方法和电子装置，涉及半导体技术领域。本发明的半导体器件的制造方法，通过对PMOS的长度方向的浅沟槽隔离进行中性粒子注入，可以使得该浅沟槽隔离对PMOS的沟道施加压应力，提高了PMOS器件的载流子迁移率，进而提高了整个半导体器件的性能。本发明的半导体器件，在PMOS的长度方向的浅沟槽隔离内具有对PMOS的沟道施加压应力的中性粒子注入层，因而可以提高PMOS器件的载流子迁移率，进而提高半导体器件的性能。本发明的电子装置，使用了上述半导体器件，同样具有上述优点。

Description

一种半导体器件及其制造方法和电子装置

技术领域

本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制造方法和电子装置。

背景技术

在半导体技术领域中，对于先进的半导体技术（例如28nm工艺），应力工程成为器件性能提升的最重要的因素之一。对于PMOS，锗硅（SiGe）技术可以通过给沟道施加压应力来提高载流子迁移率。对于NMOS，则可以通过碳硅（SiC）技术或应力记忆技术（stress memorytechnology，SMT）给沟道施加张应力来提高载流子迁移率。

在低端技术中，浅沟槽隔离（STI）仅用于器件的隔离。但是，随着集成电路（IC）尺寸的缩小，NMOS和PMOS的性能都在很大程度上受到STI的应力的影响。宽度方向（W-direction）的张应力有益于NMOS和PMOS，但是，它的影响弱于长度方向（L-direction）的张应力。长度方向（L-direction）的张应力对NMOS有益但对PMOS有害。之前的STI由于热失配（STI和硅衬底的热膨胀系数不同）和晶格失配（氧原子导致的晶格变大）而提供压应力，然而，在45nm及以下的工艺中，一些类型的STI（HARP或具有SiCoNi的HARP）由于松的或多孔的氧化物膜工艺而产生张应力或中性应力。这种氧化物膜有利于空隙填充。但是，长度方向的张应力将降低PMOS的性能，这导致了在一些高性能要求的集成电路中，有时PMOS的应力不够大且载流子迁移率不能满足要求，最终导致半导体器件（例如SRAM）的良率受到影响。

显然，随着器件尺寸的缩小以及对器件性能的要求越来越高，现有技术中的PMOS由于受到来自STI的长度方向（L-direction）的张应力的影响，性能将难以满足对PMOS的性能的要求。为解决上述问题，本发明提出一种新的半导体器件的制造方法。

发明内容

针对现有技术的不足，本发明提供一种半导体器件及其制造方法和电子装置。

本发明实施例一提供一种半导体器件的制造方法，所述方法包括：

步骤S101：提供半导体衬底，在所述半导体衬底内形成浅沟槽隔离，其中所述浅沟槽隔离包括PMOS长度方向的浅沟槽隔离；

步骤S102：对所述PMOS长度方向的浅沟槽隔离进行中性粒子注入以使其对所述PMOS的沟道施加压应力；

步骤S103：在所述半导体衬底上形成层间介电层。

可选地，所述步骤S102包括：

步骤S1021：在所述半导体衬底上形成掩膜，其中所述掩膜在所述PMOS长度方向的浅沟槽隔离的上方具有开口；

步骤S1022：通过所述掩膜对所述PMOS长度方向的浅沟槽隔离进行中性粒子注入。

可选地，在所述步骤S102中，所述中性粒子为锗（Ge）原子、锡（Sn）原子、碳（C）原子或铅（Pb）原子。

可选地，在所述步骤S102中，所述中性粒子为砷化镓分子。

可选地，在所述步骤S102中，所述中性粒子的注入剂量为1E14～1E16。

其中，在所述步骤S101中，所述PMOS长度方向的浅沟槽隔离具有张应力，或既不具有张应力也不具有压应力。

本发明实施例二提供一种半导体器件，包括半导体衬底以及位于所述半导体衬底内的浅沟槽隔离；其中，所述浅沟槽隔离包括PMOS长度方向的浅沟槽隔离，所述PMOS长度方向的浅沟槽隔离内具有对所述PMOS的沟道施加压应力的中性粒子注入层。

可选地，所述中性粒子注入层包括锗原子、锡原子、碳原子、铅原子或砷化镓分子。

其中，所述中性粒子注入层中的中性粒子的注入剂量为1E14～1E16。

本发明实施例三提供一种电子装置，其包括如上所述的半导体器件。

本发明的半导体器件的制造方法，通过对PMOS的长度方向的浅沟槽隔离进行中性粒子注入，可以使得该浅沟槽隔离对PMOS的沟道施加压应力，提高了PMOS器件的载流子迁移率，进而提高了整个半导体器件的性能。本发明的半导体器件，在PMOS的长度方向的浅沟槽隔离内具有对PMOS的沟道施加压应力的中性粒子注入层，因而可以提高PMOS器件的载流子迁移率，进而提高半导体器件的性能。本发明的电子装置，使用了上述半导体器件，同样具有上述优点。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。

附图中：

图1A-1E为本发明实施例一的半导体器件的制造方法的相关步骤形成的图形的示意性剖视图；

图2为本发明实施例一的半导体器件的制造方法的一种示意性流程图；

图3为本发明实施例二的半导体器件的一种示意性剖视图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。

应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。

空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。

在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。

为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

实施例一

本发明实施例的半导体器件的制造方法，主要用于改善半导体器件（例如：SRAM，以及其他需要高性能PMOS的集成电路）中的PMOS器件的性能。该半导体器件的制造方法，具有对PMOS长度方向（L-direction）的浅沟槽隔离（STI）进行中性粒子注入的步骤，该中性粒子可以改变形成STI的材料（一般为氧化物）的晶格而产生晶格失配，而晶格失配可以引发该PMOS长度方向的STI对PMOS的沟道施加长度方向的压应力，因而可以提高PMOS器件的载流子迁移率，进而提高整个半导体器件的性能。

下面，参照图1A至图1E以及图2来描述本发明实施例的半导体器件的制造方法。其中，图1A-1E为本发明实施例的半导体器件的制造方法的相关步骤形成的图形的示意性剖视图；图2为本发明实施例的半导体器件的制造方法的一种示意性流程图。

本实施例的半导体器件的制造方法，包括如下步骤：

步骤A1：提供半导体衬底100，在半导体衬底100上形成用于加工浅沟槽隔离的掩膜101，如图1A所示。

作为示例，在本实施例中，所述半导体衬底100选用单晶硅材料构成。

在本实施例中，掩膜101（记作第一掩膜101）用于后续步骤加工制造浅沟槽隔离（STI），具体地，用于作为形成用于容置浅沟槽隔离的沟槽的掩膜。其中，掩膜101可以为单层结构（例如图形化的光刻胶、图形化的硬掩膜等），也可以为多层结构（例如自下而上依次包括作为硬掩膜才氧化物层和氮化硅层、其他刻蚀辅助层和图形化的硬掩膜层），在此并不进行限定。

步骤A2：通过刻蚀工艺，在半导体衬底100内形成用于容置浅沟槽隔离的沟槽102，如图1B所示。

在形成用于容置浅沟槽隔离的沟槽102时，以掩膜101作为保护半导体衬底100上除拟形成沟槽102区域之外的区域的掩膜。所采用的刻蚀工艺，可以为干法刻蚀、湿法刻蚀、先干法刻蚀再湿法刻蚀、或先湿法刻蚀再干法刻蚀等，本实施例并不对此进行限定。示例性地，在刻蚀形成沟槽102后，掩膜101也被刻蚀去除一部分，如图1B所示。

示例性地，沟槽102可以位于相邻的两个NMOS器件之间，位于相邻的NMOS器件与PMOS器件之间，或者，位于相邻的两个PMOS器件之间，如图1B所示。需要解释的是，这里所提及的NMOS器件和PMOS器件实际是指拟形成NMOS器件的区域和拟形成PMOS器件的区域；当完成半导体器件的最终制造之后，相应的区域会形成NMOS器件或PMOS器件。

步骤A3：在沟槽102内形成浅沟槽隔离（STI）103，如图1C所示。

其中，浅沟槽隔离103可以包括：位于相邻的两个NMOS器件之间的浅沟槽隔离、位于相邻的NMOS器件与PMOS器件之间的浅沟槽隔离、以及位于相邻的两个PMOS器件之间的浅沟槽隔离。

示例性地，形成浅沟槽隔离103的方法可以包括：在沟槽102内填充隔离材料；通过CMP处理去除所述隔离材料高于掩膜101的部分，以形成浅沟槽隔离103。当然，在本实施例中，该CMP处理也可以部分或完全去除掩膜101，在此并不进行限定。

示例性地，浅沟槽隔离103具有张应力，或既不具有张应力也不具有压应力。

步骤A4：在半导体衬底100上形成掩膜104（记作第二掩膜104），其中，所述掩膜104在PMOS的长度方向（L-direction）的浅沟槽隔离103的上方具有开口，如图1D所示。然后，通过掩膜104对PMOS的长度方向（L-direction）的浅沟槽隔离103进行中性粒子注入，如图1D所示。其中，图1D中的箭头用于示意中性粒子注入过程。

经过中性粒子注入，在PMOS的长度方向的浅沟槽隔离103内会形成中性粒子注入层1031，如图1D所示。一般地，中性粒子注入层1031位于该PMOS的长度方向的浅沟槽隔离的上部。

在本实施例中，进行中性粒子注入所采用的中性粒子可以为锗（Ge）原子，还可以为其他原子，例如锡（Sn）、碳（C）或铅（Pb）。此外，该中性粒子还可以为砷化镓（Ga-As）等分子。本领域的技术人员可以理解，该中性粒子还可以采用除上述粒子之外的任何可以引起浅沟槽隔离的压应力的粒子，在此并不进行限定。在本实施例中，在进行中性粒子注入时，优选采用大的中性粒子，以获得更好的压应力效果，当然，也可以采用小的中性粒子。其中，“大”的中性粒子，是指体积比硅（Si）原子大的中性粒子，例如前述的锡（Sn）、碳（C）、铅（Pb）以及砷化镓（Ga-As）等；“小”的中性粒子，是指体积比硅（Si）原子小的中性粒子。本实施例之所以采用中性粒子，是为了保证浅沟槽隔离的隔离特性。为了达到较佳的技术效果，中性粒子的注入剂量一般控制在1E14～1E16。

由于注入的中性粒子可以改变形成STI的材料（一般为氧化物）的晶格而导致晶格失配，而晶格失配可以引发该STI对PMOS的沟道施加长度方向的压应力，因而中性粒子注入层1031也可称为压应力增强层。由于中性粒子注入层（压应力增强层）1031，可以使得PMOS长度方向的浅沟槽隔离103能够对PMOS的沟道施加长度方向的压应力，因此可以提高PMOS器件的载流子迁移率，进而提高整个半导体器件的性能。

也就是说，经过步骤A4，PMOS的长度方向的浅沟槽隔离103整体上表现为具有张应力。

在本实施例中，掩膜104（记作第二掩膜104）可以为光刻胶或其他合适的材料。形成掩膜104的过程（例如：曝光、显影等）需要被很好地控制，以避免对NMOS的浅沟槽隔离以及PMOS宽度方向（W-direction）的浅沟槽隔离的应力造成不当影响。

步骤A5：去除掩膜104，如图1E所示。其中，去除掩膜104的方法，可以为剥离或其他合适的方法，此处并不进行限定。

步骤A6：形成PMOS和NMOS的伪栅极、间隙壁、LDD、嵌入式锗硅层、主侧壁、源极和漏极以及金属硅化物。

步骤A7：形成层间介电层（ILD）。

步骤A8：形成金属栅极。

至此，完成了本发明实施例的半导体器件的制造方法的关键步骤的介绍。其中，步骤A6、A7和A8，可以采用现有的各种方案来实现，此处并不进行限定。此外，在步骤A8之后，还可以包括形成接触孔、金属层以及其他结构的步骤，最终完成整个半导体器件的制造。

在本实施例中，该对PMOS的长度方向的浅沟槽隔离103进行中性粒子注入的步骤（即步骤A4），可以在CMP形成浅沟槽隔离的步骤之后，也可以在去除用于形成浅沟槽隔离的掩膜（即掩膜101）的步骤之后。实际上，该步骤可以在形成层间介电层（ILD）的步骤之前（形成浅沟槽隔离之后）的任意两个相邻的步骤之间，在此并不进行限定。

需要解释的是，在本实施例中，长度方向（L-direction）是指沿NMOS或PMOS器件的长度的方向，宽度方向（W-direction）是指沿NMOS或PMOS器件的宽度的方向。

在本发明实施例中，最终形成的半导体器件可以包括NMOS器件，也可以不包括NMOS器件。

本发明实施例的半导体器件的制造方法，通过对PMOS的长度方向的浅沟槽隔离进行中性粒子注入，可以使得该浅沟槽隔离对PMOS的沟道施加压应力，提高了PMOS器件的载流子迁移率，进而提高了整个半导体器件的性能。

图2示出了本发明实施例提出的一种半导体器件的制造方法的一种典型流程图，用于简要示出该制造方法的典型流程。具体包括：

步骤S101：提供半导体衬底，在所述半导体衬底内形成浅沟槽隔离，其中所述浅沟槽隔离包括PMOS长度方向的浅沟槽隔离；

步骤S102：对所述PMOS长度方向的浅沟槽隔离进行中性粒子注入以使其对所述PMOS的沟道施加压应力；

步骤S103：在所述半导体衬底上形成层间介电层。

实施例二

本发明实施例二提供一种半导体器件，该半导体器件可以采用实施例一的半导体器件的制造方法进行制造。

下面，参照图3来描述本发明实施例的半导体器件的结构。其中，图3为本发明实施例的一种半导体器件的示意性剖视图。

如图3所示，本实施例的半导体器件包括半导体衬底100以及位于半导体衬底100内的浅沟槽隔离103，其中，所述浅沟槽隔离103包括PMOS长度方向的浅沟槽隔离，并且所述PMOS长度方向的浅沟槽隔离内具有对所述PMOS的沟道施加压应力的中性粒子注入层1031。

其中，所述中性粒子注入层1031包括锗原子、锡原子、碳原子、铅原子或砷化镓分子。

其中，所述中性粒子注入层1031中的中性粒子的注入剂量为1E14～1E16。

本实施例的半导体器件还可以包括其他浅沟槽隔离103，如图3所示。其中，该其他浅沟槽隔离103可以为NMOS的浅沟槽隔离或PMOS宽度方向（W-direction）的浅沟槽隔离等。

本发明实施例的半导体器件，还可以包括NMOS器件、PMOS器件以及LDD等其他组件，此处不再赘述。本实施例的半导体器件，可以为SRAM、DRAM以及其他包括PMOS器件的集成电路。

本发明实施例的半导体器件，本发明的半导体器件，由于在PMOS的长度方向的浅沟槽隔离内具有对PMOS的沟道施加压应力的中性粒子注入层，因此可以对PMOS的沟道施加压应力，提高PMOS器件的载流子迁移率，进而提高半导体器件的性能。。

实施例三

本发明实施例提供一种电子装置，其使用了根据实施例一所述的半导体器件的制造方法制造的半导体器件，或使用了实施例二所述的半导体器件。由于使用的半导体器件可以保证PMOS长度方向的浅沟槽隔离对PMOS沟道施加压应力，提高PMOS器件的性能，进而提高整个半导体器件的性能，因此该电子装置同样具有上述优点，可以具有更好的性能。

该电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (10)

1.一种半导体器件的制造方法，其特征在于，所述方法包括：

步骤S101：提供半导体衬底，在所述半导体衬底内形成浅沟槽隔离，其中所述浅沟槽隔离包括PMOS长度方向的浅沟槽隔离；

步骤S102：对所述PMOS长度方向的浅沟槽隔离进行中性粒子注入以使其对所述PMOS的沟道施加压应力；

步骤S103：在所述半导体衬底上形成层间介电层。

2.如权利要求1所述的半导体器件的制造方法，其特征在于，所述步骤S102包括：

步骤S1021：在所述半导体衬底上形成掩膜，其中所述掩膜在所述PMOS长度方向的浅沟槽隔离的上方具有开口；

步骤S1022：通过所述掩膜对所述PMOS长度方向的浅沟槽隔离进行中性粒子注入。

3.如权利要求1或2所述的半导体器件的制造方法，其特征在于，在所述步骤S102中，所述中性粒子为锗原子、锡原子、碳原子或铅原子。

4.如权利要求1或2所述的半导体器件的制造方法，其特征在于，在所述步骤S102中，所述中性粒子为砷化镓分子。

5.如权利要求1或2所述的半导体器件的制造方法，其特征在于，在所述步骤S102中，所述中性粒子的注入剂量为1E14～1E16。

6.如权利要求1或2所述的半导体器件的制造方法，其特征在于，在所述步骤S101中，所述PMOS长度方向的浅沟槽隔离具有张应力，或既不具有张应力也不具有压应力。

7.一种半导体器件，其特征在于，包括半导体衬底以及位于所述半导体衬底内的浅沟槽隔离；其中，所述浅沟槽隔离包括PMOS长度方向的浅沟槽隔离，并且所述PMOS长度方向的浅沟槽隔离内具有对所述PMOS的沟道施加压应力的中性粒子注入层。

8.如权利要求7所述的半导体器件，其特征在于，所述中性粒子注入层包括锗原子、锡原子、碳原子、铅原子或砷化镓分子。

9.如权利要求7所述的半导体器件，其特征在于，所述中性粒子注入层中的中性粒子的注入剂量为1E14～1E16。

10.一种电子装置，其特征在于，包括权利要求7至9任一项所述的半导体器件。