CN104716173A - 一种半导体器件及其制造方法 - Google Patents
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Abstract
本发明提供一种半导体器件及其制造方法，涉及半导体技术领域。本发明的半导体器件包括隧道场效应晶体管，在该隧道场效应晶体管中，源极位于半导体衬底之上，栅极与绝缘体并列设置于源极之上，漏极设置于栅极与绝缘体的上方并覆盖栅极与绝缘体。由于隧道场效应晶体管的栅极位于绝缘体的侧面，而漏极和源极分别位于绝缘体与栅极共同的上方与下方，因此可以形成大的隧道路径区域，获得大的亚阈值摆幅以及大的开启电流和关断电流的比值，提高隧道场效应晶体管的性能，进而提高半导体器件的性能。本发明的半导体器件的制造方法，用于制造上述半导体器件，制得的半导体器件同样具有上述优点。
Description
技术领域
本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制造方法。
背景技术
在半导体技术领域中，隧道场效应晶体管（Tunnel Field Effecttransistor，TFET）在低功耗应用中具有广阔的前景。然而，尽管仿真结果非常吸引人，但是，由于低的驱动电流（drive current）和被降级的亚阈值摆幅（subthreshold swing），硅TFET的实验结果并不能与传统的金属氧化物半导体场效应晶体管（MOSFET）竞争。
关于隧道场效应晶体管（TFET）的新的实现方式已经被提出，例如绿色FET。然而，由于抑制边缘隧道组件（lateral tunnelingcomponent）或减小关态电流（off-state current）的困难，高的驱动电流以及低于60mV/dec的摆幅从来没有被实现。
图1A至图1C示出了现有技术中的三种不同的隧道场效应晶体管（TFET）的结构，其中，图1A为混合型TFET、图1B为传统的TFET、图1C为一种栅极完全覆盖源极的TFET。如图1所示，各个TFET均包括衬底100、源极101、漏极102、栅极103、绝缘体（insulator）104以及高k介电层105。不同之处在于，与图1B中的传统的TFET相比，图1C示出的TFET中的栅极103完全位于源极101的上方，图1A示出的混合型TFET中不仅栅极103完全位于源极101的上方，而且绝缘体104延伸到栅极103的下方。
然而，现有技术中的上述三种TFET的性能都无法满足实际需要。由于隧道路径（tunneling path）区域的大小是TFET性能的关键参数，隧道路径越大，TFET的性能越好。因此，为了解决上述问题，有必要提出一种新的半导体器件及其制造方法，以提高隧道路径的尺寸，进而提高隧道场效应晶体管（TFET）的性能。
发明内容
针对现有技术的不足，本发明提供一种半导体器件及其制造方法，用于提高隧道路径的尺寸，进而提高隧道场效应晶体管（TFET）的性能。
本发明实施例一提供一种半导体器件，包括半导体衬底以及位于所述半导体衬底上的隧道场效应晶体管，所述隧道场效应晶体管包括位于所述半导体衬底上的源极、漏极、绝缘体以及栅极；其中，所述源极位于所述半导体衬底之上，所述栅极与所述绝缘体并列设置于所述源极之上，所述漏极设置于所述栅极与所述绝缘体的上方并覆盖所述栅极与所述绝缘体，所述栅极与所述源极以及所述绝缘体之间被第一栅极绝缘层所隔离，所述栅极与所述漏极之间被第二栅极绝缘层所隔离。
可选地，所述隧道场效应晶体管还包括位于所述绝缘体与所述漏极之间并与所述漏极相连的漏极连接端子，其中，所述漏极连接端子与所述栅极之间被所述第一栅极绝缘层所隔离。
其中，所述源极和所述漏极为板状结构。
可选地，所述源极为N+掺杂的硅，所述漏极为P+掺杂的多晶硅；或者，所述源极为P+掺杂的硅，所述漏极为N+掺杂的多晶硅。
其中，所述源极和所述漏极的掺杂浓度为1E19-1E21atom/cm3。
可选地，所述绝缘体的材料包括硅、锗硅、锗或砷化铟。
其中，所述绝缘体的厚度为
可选地，所述第一栅极绝缘层的材料包括氧化硅、氮氧化硅或高k介电层，其中所述高k介电层包括氧化铪、氧化锆和氧化镧中的一种或两种以上的组合。
其中，所述第一栅极绝缘层的厚度为
可选地，所述栅极的材料包括N-掺杂的多晶硅或P-掺杂的多晶硅，和/或，所述栅极的掺杂浓度为1E19-1E21atom/cm3，和/或，所述栅极的厚度为
可选地，所述绝缘体为多个，其呈阵列状分布于所述源极之上，并被所述第一栅极绝缘层和所述栅极所环绕包围。
其中，所述绝缘体的横截面为圆形或椭圆形。
本发明实施例二提供一种半导体器件的制造方法，所述方法包括：
步骤S101：提供半导体衬底，在所述半导体衬底上定义隧道场效应晶体管区，在所述隧道场效应晶体管区形成源极；
步骤S102：在所述源极之上形成硬掩膜层，并通过刻蚀在所述硬掩膜层内形成通孔；
步骤S103：在所述通孔内形成绝缘体和位于所述绝缘体之上的漏极连接端子，去除所述硬掩膜层；
步骤S104：形成覆盖所述绝缘体、漏极连接端子以及所述源极的第一栅极绝缘层，并在所述第一栅极绝缘层覆盖所述源极的部分之上形成栅极，其中所述栅极的高度低于所述漏极连接端子；
步骤S105：形成覆盖所述栅极的第二栅极绝缘层，并去除所述第一栅极绝缘层高于所述漏极连接端子的部分；
步骤S106：形成覆盖所述第二栅极绝缘层以及所述漏极连接端子的漏极，其中所述漏极与所述漏极连接端子相连接。
可选地，在所述步骤S101中，在所述隧道场效应晶体管区形成源极的方法包括：在所述隧道场效应晶体管区外延生长N+硅半导体层，或，对所述隧道场效应晶体管区外进行N+离子注入。
可选地，在所述步骤S102中，所述硬掩膜层包括第一硬掩膜层和位于其上的第二硬掩膜层，其中，所述第一硬掩膜层的材料为氧化硅，厚度为所述第二硬掩膜层的材料为氮化硅，厚度为
可选地，所述绝缘体的材料包括硅、锗硅、锗或砷化铟；和/或，所述绝缘体的厚度为
可选地，在所述步骤S104中，所述第一栅极绝缘层的材料包括氧化硅、氮氧化硅或高k介电层，其中所述高k介电层包括氧化铪、氧化锆和氧化镧中的一种或两种以上的组合。
可选地，在所述步骤S104中，形成栅极的方法包括：
在所述第一栅极绝缘层（105）之上形成栅极材料层；对所述栅极材料层进行刻蚀以形成高度低于所述漏极连接端子的栅极。
可选地，所述栅极材料层包括N-掺杂的多晶硅或P-掺杂的多晶硅；和/或，所述栅极材料层的掺杂浓度为1E19-1E21atom/cm3；和/或，所述栅极的厚度为
可选地，所述步骤S105包括：
步骤S1051：形成覆盖所述栅极与所述第一栅极绝缘层的绝缘材料层；
步骤S1052：通过化学机械抛光去除所述绝缘材料层以及所述第一栅极绝缘层高于所述漏极连接端子的部分，形成第二栅极绝缘层。
可选地，在步骤S102中，所述通孔为多个，其呈阵列状分布于所述源极之上。
可选地，所述通孔的横截面为圆形或椭圆形。
本发明的半导体器件，由于隧道场效应晶体管的栅极位于绝缘体的侧面，而漏极和源极分别位于绝缘体与栅极共同的上方与下方，因此可以形成大的隧道路径区域，获得大的亚阈值摆幅以及大的开启电流和关断电流的比值（ION/IOFF），提高隧道场效应晶体管的性能，进而提高半导体器件的性能。本发明的半导体器件的制造方法，用于制造上述半导体器件，制得的半导体器件同样具有上述优点。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1A至图1C为现有技术中的三种隧道场效应晶体管的结构的示意性剖视图；
图2为本发明实施例一的半导体器件的一种示意性剖视图；
图3A至图3K为本发明实施例二的半导体器件的制造方法的部分相关步骤形成的图形的示意性剖视图；
图3C’为本发明实施例二的半导体器件的制造方法中图3C对应的步骤形成的图形的俯视图；
图4为本发明实施例二的半导体器件的制造方法的一种示意性流程图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。
为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明提出技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
实施例一
下面，参照图2来描述本发明实施例提出的半导体器件的结构，该半导体器件包括一种新的隧道场效应晶体管（TFET）。其中，图2为本发明实施例的半导体器件的结构的一种示意性剖视图。
本实施例提供一种新的半导体器件，其包括的TFET的结构可以与CMOS平面结构兼容集成。该TFET为高性能的TFET，其中该TFET可以为垂直的纳米线阵列TFET。
如图2所示，本发明实施例的半导体器件，包括半导体衬底100以及位于所述半导体衬底100上的隧道场效应晶体管，所述隧道场效应晶体管包括：位于所述半导体衬底100上的源极101、漏极108、绝缘体103以及栅极（106）。其中，所述源极101位于所述半导体衬底100之上，所述栅极106与所述绝缘体103并列设置于所述源极101之上（即，栅极106位于绝缘体103的侧面），所述漏极108设置于所述栅极106与所述绝缘体103的上方，所述栅极106与所述源极101以及所述绝缘体103之间被第一栅极绝缘层105所隔离，所述栅极106与所述漏极108之间被第二栅极绝缘层107所隔离。
其中，所述隧道场效应晶体管还包括位于所述绝缘体103与所述漏极108之间并与所述漏极108相连的漏极连接端子104，所述漏极连接端子104与所述栅极106之间被所述第一栅极绝缘层105所隔离，如图2所示。其中，漏极连接端子104可以视为漏极108的一部分，并且，漏极连接端子104可以省略。
示例性地，源极101和漏极108为板状结构。
由于栅极106处于绝缘体103的侧面、漏极108和源极101分别位于绝缘体103与栅极106的共同的上方与下方，因此，可以形成大的隧道路径区域，获得大的亚阈值摆幅以及大的开启电流和关断电流的比值（ION/IOFF），提高隧道场效应晶体管（TFET）的性能。
可选地，在本实施例中，绝缘体103为多个，其呈阵列状分布于所述源极101之上，并被所述第一栅极绝缘层105和所述栅极106在侧面所环绕包围。
其中，绝缘体103的横截面可以为圆形或椭圆形。
在本实施例中，示例性地，绝缘体103呈阵列（array）排列，源极101与漏极108之间包括多个（至少两个）绝缘体103。当然，源极101与漏极108之间也可仅包括一个绝缘体103。
其中，源极101的材料为N+掺杂的硅，漏极108的材料为P+掺杂的多晶硅，或者，源极101的材料为P+掺杂的硅，漏极108的材料为N+掺杂的多晶硅。其中，掺杂浓度为1E19-1E21atom/cm3。漏极连接端子104的材料，可以为P+掺杂的硅或其他合适的材料。
其中，绝缘体103的材料可以为硅、锗硅（SixGe1-x）、锗、砷化铟（InAs）或其他合适的材料。绝缘体103的厚度为
其中，第一栅极绝缘层105的材料可以为氧化硅、氮氧化硅或高k介电层，其中，高k介电层包括：氧化铪（HfO2）、氧化锆（ZrO2）、氧化镧（La2O3）或其中两者以上的组合。第二栅极绝缘层107的材料为氧化硅或其他合适的材料。第一栅极绝缘层105的厚度为
其中，栅极106的材料为N-掺杂的多晶硅或P-掺杂的多晶硅，掺杂浓度为1E19-1E21atom/cm3。栅极106的厚度为20
本发明的半导体器件，可以为TFET，也可以为包括TFET同时包括其他器件（例如MOSFET）的半导体器件。
本实施例的半导体器件，由于隧道场效应晶体管的栅极106位于绝缘体103的侧面，而漏极108和源极101分别位于绝缘体103与栅极106共同的上方与下方，因此可以形成大的隧道路径区域，获得大的亚阈值摆幅以及大的开启电流和关断电流的比值（ION/IOFF），提高隧道场效应晶体管（TFET）的性能，进而提高整个半导体器件的性能。
实施例二
下面，参照图3A至图3K和图3C’以及图4来描述本发明实施例提出的半导体器件的制造方法。其中，图3A至图3K为本发明实施例的半导体器件的制造方法的部分相关步骤形成的图形的示意性剖视图；图3C’为图3C对应的步骤形成的图形的俯视图；图4为本发明实施例的半导体器件的制造方法的一种示意性流程图。
本发明实施例的半导体器件的制造方法，可以用于制造上述实施例一所述的半导体器件，主要包括如下步骤：
步骤A1：提供半导体衬底100，在半导体衬底100上定义隧道场效应晶体管（TFET）区，并在所述隧道场效应晶体管（TFET）区形成TFET的源极101，如图3A所示。
其中，图3A以及后续的图3B至图3K仅示出了隧道场效应晶体管（TFET）区域。在隧道场效应晶体管（TFET）区之外，半导体衬底100还可以包括其他区域，例如形成普通CMOS器件的区域。
示例性地，形成源极101的方法包括：在所述隧道场效应晶体管区外延生长N+硅半导体层，或者，对所述隧道场效应晶体管区外进行N+离子注入，以形成源极101。其中，掺杂浓度为1E19-1E21atom/cm3。也就是说，源极101的材料可以为N+掺杂的硅。当然，源极101的材料还可以为P+掺杂的硅或其他合适的材料。
步骤A2：在所述源极101之上形成硬掩膜层102，如图3B所示。对硬掩膜层102进行刻蚀，以在硬掩膜层102内形成通孔10201，如图3C和图3C’所示。其中，图3C’为俯视图，图3C为图3C’沿AA线的剖视图。
硬掩膜层102可以为单层结构或多层结构，其材料可以选用各种可行的材料。示例性地，硬掩膜层102包括第一硬掩膜层1021和位于其上的第二硬掩膜层1022，如图3C所示。其中，第一硬掩膜层1021的材料为氧化硅，厚度为第二硬掩膜层1022的材料为氮化硅，厚度为
其中，进行刻蚀的方法，可以为干法刻蚀或湿法刻蚀等。示例性地，如图3C’所示，通孔10201可以为多个，其呈阵列状分布于源极101之上。其中，通孔10201的横截面可以为圆形或椭圆形。
步骤A3：在通孔10201内形成绝缘体103和位于绝缘体103之上的漏极连接端子104，如图3D所示。然后，去除硬掩膜层102，如图3E所示。
其中，绝缘体103的材料可以为硅、锗硅（SixGe1-x）、锗、砷化铟（InAs）或其他合适的材料。形成绝缘层103的方法，可以为外延生长法或其他合适的方法。一般地，绝缘体103的厚度控制在 示例性地，绝缘体103的材料为未掺杂的硅，形成绝缘层103的方法为外延生长法。
可选地，在本实施例中，绝缘体103为多个，其呈阵列状分布于所述源极101之上，并被所述第一栅极绝缘层105和所述栅极106在侧面所环绕包围。
其中，绝缘体103的横截面可以为圆形或椭圆形。
漏极连接端子104用于连接后续形成的漏极，其可以视为漏极的一部分。其中，漏极连接端子104的材料可以为P+掺杂的硅或其他合适的材料，形成漏极连接端子104的方法可以为外延生长法或其他合适的方法。
其中，去除硬掩膜层102的方法，可以为刻蚀或其他合适的方法。
步骤A4：形成覆盖绝缘体103、漏极连接端子104以及源极101的第一栅极绝缘层105，如图3F所示。在所述第一栅极绝缘层105覆盖所述源极101的部分之上形成栅极106，如图3H所示。
其中，第一栅极绝缘层105的材料可以为氧化硅、氮氧化硅或高k介电层，其中，高k介电层包括：氧化铪（HfO2）、氧化锆（ZrO2）、氧化镧（La2O3）或其中两者以上的组合。
示例性地，形成栅极106的方法可以包括：在第一栅极绝缘层105之上形成栅极材料层1060，如图3G所示。对栅极材料层1060进行刻蚀，以形成高度低于漏极连接端子104的TFET的栅极106，如图3H所示。
其中，栅极材料层1060的材料可以为N-掺杂的多晶硅或P-掺杂的多晶硅，掺杂浓度为1E19-1E21atom/cm3。刻蚀之后，形成的栅极106的厚度为
步骤A5：形成覆盖栅极106的第二栅极绝缘层107，并去除第一栅极绝缘层105高于漏极连接端子104的部分，如图3J所示。
其中，“形成覆盖栅极106的第二栅极绝缘层107”的步骤与“去除第一栅极绝缘层105高于漏极连接端子104的部分”的步骤，可以同时完成也可以先后完成，在先后完成时，对两个步骤的顺序并不进行限定。
示例性地，步骤A5包括：
步骤A51：形成覆盖栅极106与第一栅极绝缘层105的绝缘材料层1070，如图3I所示。
示例性地，绝缘材料层1070的材料为氧化硅，形成绝缘材料层1070的方法为沉积法。
步骤A52：通过化学机械抛光（CMP）去除绝缘材料层1070高于漏极连接端子104的部分以形成第二栅极绝缘层107，如图3J所示。
其中，在通过化学机械抛光（CMP）去除绝缘材料层1070高于漏极连接端子104的部分的过程中，第一栅极绝缘层105高于漏极连接端子104的部分也一并被去除，如图3J所示。
本领域的技术人员可以理解，在去除绝缘材料层1070高于漏极连接端子104的部分以形成第二栅极绝缘层107时，漏极连接端子104也可以被去除掉一部分。
步骤A6：在第二栅极绝缘层107以及漏极连接端子104之上形成与漏极连接端子104相连接的TFET的漏极108，如图3K所示。
示例性地，漏极108的材料为P+掺杂的多晶硅，形成漏极108的方法为沉积法。当然，漏极108的材料也可为N+掺杂的多晶硅或其他合适的材料。其中，漏极108的掺杂浓度为1E19-1E21atom/cm3。
在本实施例中，绝缘体103呈阵列（array）排列，源极101与漏极108之间可以包括多个（至少两个）绝缘体103，如图3K所示。当然，源极101与漏极108之间也可仅包括一个绝缘体103。
显然，在本实施例中，漏极108和源极101均为板状结构。
至此，完成了本实施例的半导体器件的制造方法的关键步骤的介绍。后续可以根据现有技术中的各种方法，完成整个半导体器件的制造，此处不再赘述。
根据本实施例的半导体器件的制造方法制造的半导体器件，由于隧道场效应晶体管的栅极106位于绝缘体103的侧面，而漏极108和源极101分别位于绝缘体103与栅极106共同的上方与下方，因此可以形成大的隧道路径区域，获得大的亚阈值摆幅以及大的开启电流和关断电流的比值（ION/IOFF），提高隧道场效应晶体管（TFET）的性能，进而提高整个半导体器件的性能。此外，本实施例的半导体器件的制造方法，能够将隧道场效应晶体管的制造工艺与标准的CMOS工艺兼容，可以简化工艺、降低成本。
图4示出了本发明实施例提出的一种半导体器件的制造方法的一种示意性流程图，用于简要示出该方法的典型流程。具体包括：
步骤S101：提供半导体衬底，在所述半导体衬底上定义隧道场效应晶体管区，在所述隧道场效应晶体管区形成源极；
步骤S102：在所述源极之上形成硬掩膜层，并通过刻蚀在所述硬掩膜层内形成通孔；
步骤S103：在所述通孔内形成绝缘体和位于所述绝缘体之上的漏极连接端子，去除所述硬掩膜层；
步骤S104：形成覆盖所述绝缘体、漏极连接端子以及所述源极的第一栅极绝缘层，并在所述第一栅极绝缘层覆盖所述源极的部分之上形成栅极，其中所述栅极的高度低于所述漏极连接端子；
步骤S105：形成覆盖所述栅极的第二栅极绝缘层，并去除所述第一栅极绝缘层高于所述漏极连接端子的部分；
步骤S106：形成覆盖所述第二栅极绝缘层以及所述漏极连接端子的漏极，其中所述漏极与所述漏极连接端子相连接。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
Claims (22)
1.一种半导体器件，其特征在于，包括半导体衬底以及位于所述半导体衬底上的隧道场效应晶体管，所述隧道场效应晶体管包括位于所述半导体衬底上的源极、漏极、绝缘体以及栅极；其中，所述源极位于所述半导体衬底之上，所述栅极与所述绝缘体并列设置于所述源极之上，所述漏极设置于所述栅极与所述绝缘体的上方并覆盖所述栅极与所述绝缘体，所述栅极与所述源极以及所述绝缘体之间被第一栅极绝缘层所隔离，所述栅极与所述漏极之间被第二栅极绝缘层所隔离。
2.如权利要求1所述的半导体器件，其特征在于，所述隧道场效应晶体管还包括位于所述绝缘体与所述漏极之间并与所述漏极相连的漏极连接端子，其中，所述漏极连接端子与所述栅极之间被所述第一栅极绝缘层所隔离。
3.如权利要求1所述的半导体器件，其特征在于，所述源极和所述漏极为板状结构。
4.如权利要求1至3任一项所述的半导体器件，其特征在于，所述源极为N+掺杂的硅，所述漏极为P+掺杂的多晶硅；或者，所述源极为P+掺杂的硅，所述漏极为N+掺杂的多晶硅。
5.如权利要求4所述的半导体器件，其特征在于，所述源极和所述漏极的掺杂浓度为1E19-1E21atom/cm3。
6.如权利要求1至3任一项所述的半导体器件，其特征在于，所述绝缘体的材料包括硅、锗硅、锗或砷化铟。
7.如权利要求6所述的半导体器件，其特征在于，所述绝缘体的厚度为
8.如权利要求1至3任一项所述的半导体器件，其特征在于，所述第一栅极绝缘层的材料包括氧化硅、氮氧化硅或高k介电层，其中所述高k介电层包括氧化铪、氧化锆和氧化镧中的一种或两种以上的组合。
9.如权利要求8所述的半导体器件，其特征在于，所述第一栅极绝缘层的厚度为
10.如权利要求1至3任一项所述的半导体器件，其特征在于，所述栅极的材料包括N-掺杂的多晶硅或P-掺杂的多晶硅，和/或，所述栅极的掺杂浓度为1E19-1E21atom/cm3，和/或，所述栅极的厚度为
11.如权利要求1至3任一项所述的半导体器件，其特征在于，所述绝缘体为多个，其呈阵列状分布于所述源极之上，并被所述第一栅极绝缘层和所述栅极所环绕包围。
12.如权利要求11所述的半导体器件，其特征在于，所述绝缘体的横截面为圆形或椭圆形。
13.一种半导体器件的制造方法，其特征在于，所述方法包括：
步骤S101：提供半导体衬底，在所述半导体衬底上定义隧道场效应晶体管区，在所述隧道场效应晶体管区形成源极；
步骤S102：在所述源极之上形成硬掩膜层，并通过刻蚀在所述硬掩膜层内形成通孔；
步骤S103：在所述通孔内形成绝缘体和位于所述绝缘体之上的漏极连接端子，去除所述硬掩膜层；
步骤S104：形成覆盖所述绝缘体、漏极连接端子以及所述源极的第一栅极绝缘层，并在所述第一栅极绝缘层覆盖所述源极的部分之上形成栅极，其中所述栅极的高度低于所述漏极连接端子；
步骤S105：形成覆盖所述栅极的第二栅极绝缘层，并去除所述第一栅极绝缘层高于所述漏极连接端子的部分；
步骤S106：形成覆盖所述第二栅极绝缘层以及所述漏极连接端子的漏极，其中所述漏极与所述漏极连接端子相连接。
14.如权利要求13所述的半导体器件的制造方法，其特征在于，在所述步骤S101中，在所述隧道场效应晶体管区形成源极的方法包括：在所述隧道场效应晶体管区外延生长N+硅半导体层，或对所述隧道场效应晶体管区进行N+离子注入。
15.如权利要求13所述的半导体器件的制造方法，其特征在于，在所述步骤S102中，所述硬掩膜层包括第一硬掩膜层和位于其上的第二硬掩膜层，其中，所述第一硬掩膜层的材料为氧化硅，厚度为所述第二硬掩膜层的材料为氮化硅，厚度为
16.如权利要求13所述的半导体器件的制造方法，其特征在于，所述绝缘体的材料包括硅、锗硅、锗或砷化铟；和/或，所述绝缘体的厚度为
17.如权利要求13所述的半导体器件的制造方法，其特征在于，在所述步骤S104中，所述第一栅极绝缘层的材料包括氧化硅、氮氧化硅或高k介电层，其中所述高k介电层包括氧化铪、氧化锆和氧化镧中的一种或两种以上的组合。
18.如权利要求13至17任一项所述的半导体器件的制造方法，其特征在于，在所述步骤S104中，形成栅极的方法包括：
在所述第一栅极绝缘层之上形成栅极材料层；对所述栅极材料层进行刻蚀以形成高度低于所述漏极连接端子的栅极。
19.如权利要求18所述的半导体器件的制造方法，其特征在于，所述栅极材料层包括N-掺杂的多晶硅或P-掺杂的多晶硅；和/或，所述栅极材料层的掺杂浓度为1E19-1E21atom/cm3；和/或，所述栅极的厚度为
20.如权利要求13至17任一项所述的半导体器件的制造方法，其特征在于，所述步骤S105包括：
步骤S1051：形成覆盖所述栅极与所述第一栅极绝缘层的绝缘材料层；
步骤S1052：通过化学机械抛光去除所述绝缘材料层以及所述第一栅极绝缘层高于所述漏极连接端子的部分，形成第二栅极绝缘层。
21.如权利要求13至17任一项所述的半导体器件的制造方法，其特征在于，在步骤S102中，所述通孔为多个，其呈阵列状分布于所述源极之上。
22.如权利要求21所述的半导体器件的制造方法，其特征在于，所述通孔的横截面为圆形或椭圆形。
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