CN104603918B - 半导体装置的制造方法 - Google Patents

半导体装置的制造方法 Download PDF

Info

Publication number
CN104603918B
CN104603918B CN201380046296.4A CN201380046296A CN104603918B CN 104603918 B CN104603918 B CN 104603918B CN 201380046296 A CN201380046296 A CN 201380046296A CN 104603918 B CN104603918 B CN 104603918B
Authority
CN
China
Prior art keywords
hole
semiconductor substrate
mask member
conductor layer
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN201380046296.4A
Other languages
English (en)
Other versions
CN104603918A (zh
Inventor
胜间田卓
与仓久则
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Denso Corp
Original Assignee
Denso Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Denso Corp filed Critical Denso Corp
Publication of CN104603918A publication Critical patent/CN104603918A/zh
Application granted granted Critical
Publication of CN104603918B publication Critical patent/CN104603918B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C1/00—Manufacture or treatment of devices or systems in or on a substrate
    • B81C1/00015—Manufacture or treatment of devices or systems in or on a substrate for manufacturing microsystems
    • B81C1/00023—Manufacture or treatment of devices or systems in or on a substrate for manufacturing microsystems without movable or flexible elements
    • B81C1/00095—Interconnects
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C1/00—Manufacture or treatment of devices or systems in or on a substrate
    • B81C1/00015—Manufacture or treatment of devices or systems in or on a substrate for manufacturing microsystems
    • B81C1/00261—Processes for packaging MEMS devices
    • B81C1/00269—Bonding of solid lids or wafers to the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C2203/00—Forming microstructural systems
    • B81C2203/01—Packaging MEMS
    • B81C2203/0118—Bonding a wafer on the substrate, i.e. where the cap consists of another wafer
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C2203/00—Forming microstructural systems
    • B81C2203/07—Integrating an electronic processing unit with a micromechanical structure
    • B81C2203/0785—Transfer and j oin technology, i.e. forming the electronic processing unit and the micromechanical structure on separate substrates and joining the substrates
    • B81C2203/0792—Forming interconnections between the electronic processing unit and the micromechanical structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Analytical Chemistry (AREA)
  • Inorganic Chemistry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Micromachines (AREA)

Abstract

在具有贯通电极构造的半导体装置的制造方法中，以架设在形成于第二半导体基板(3)的贯通孔(3a)上的方式形成掩模构件(10)，并且在掩模构件(10)中与贯通孔(3a)对应的位置形成孔(10a)，通过该孔(10a)在绝缘膜(5)形成接触孔(5a)。根据这种制造方法，即使从第二半导体基板(3)的表面一直到贯通孔(3a)的底部有大的水平差异，通过光刻进行曝光的仅是架设在贯通孔(3a)上的掩模构件(10)，无需大的水平差异的光刻。为此，能够在掩模构件(10)上良好地形成孔(10a)，并且用通过了该孔(10a)的各向异性干刻，即使是大的水平差异的蚀刻，也能够良好地形成接触孔(5a)。

Description

半导体装置的制造方法
[关联申请的相互参照]
本申请基于2012年9月5日提出申请的日本申请号2012-195191号以及2013年6月18日提出申请的日本申请号2013-127545，在此引用在先申请的记载内容。
技术领域
本申请涉及在半导体基板上形成贯通电极构造的半导体装置的制造方法。
背景技术
以往以来，以半导体芯片的高功能化、及从外部环境保护构成MEMS(microelectro mechanical systems：微机电系统)构造的传感器的元件等为目的，使用将两块半导体基板贴合的多层构造。在这种构造的半导体装置中，为了取得基板间的电导通或将在被贴合的半导体基板的内部形成的各部的电位引出到外部，而使用贯通电极构造。在这种贯通电极构造的形成中，一般使用例如专利文献1所示的方法。
作为形成贯通电极构造的方法，例如，在将两块半导体基板贴合前，事先对一方的半导体基板开设贯通孔，通过热氧化工序在该贯通孔的周围等形成绝缘膜。然后，将用绝缘膜将贯通孔内覆盖了的半导体基板粘着于支撑基板后，通过电镀工序用金属将贯通孔内填充。然后，在将半导体基板从支撑基板剥离后，实施向另一方的半导体基板的贴合。这样，在对一方的半导体基板形成贯通孔并且在内部填充金属以后，与另一方的半导体基板贴合，由此形成贯通电极构造。
现有技术文献
专利文献
专利文献1：日本专利第3751625号公报
发明内容
然而，在用专利文献1所示的方法形成贯通电极构造的情况下，由于使用支撑基板，制造工序烦杂化，或者由于在基板贴合前执行各种工序，因此会发生基板的表面粗糙或翘曲而影响贴合品质。例如，关于表面粗糙，是因为由从支撑基板剥离带来的影响等而产生的，关于基板的翘曲，起因于填充于贯通孔及内部的金属与半导体基板的膨胀系数的差等而产生。
因此，关于多层构造的半导体装置，希望在两块半导体基板的贴合后形成贯通电极。然而，在此情况下，需要从板表面侧在位于贯通孔的底部的绝缘膜上形成接触孔、或对贯通孔内部的金属膜进行保护并图案形成出布线图案等的、难以实现的大的水平差异的光刻(Photolithography etching)工序。因此，希望能够良好地实现大的水平差异的光刻工序。
另外，在此，作为需要大的水平差异的光刻工序的情况的一例，列举出将两块半导体基板粘合后的多层构造的半导体装置中的贯通电极构造为例，但可能除此例之外也可能需要大的水平差异的光刻工序。即，在形成于半导体基板的一面侧的凹部的底部的期望位置对配置在凹部内对薄膜进行蚀刻的情况下，需要大的水平差异的光刻工序，希望能够良好地实现该大的水平差异的光刻工序。
本申请鉴于上述点，第一目的在于，提供能够良好地实现对在半导体基板的一面侧形成的凹陷的底部的期望位置进行蚀刻这一大的水平差异的光刻工序的半导体装置的制造方法。另外，本申请的第二目的在于，提供不需要支撑基板而能够防止基板彼此贴合前的表面粗糙及翘曲的发生，并且还能够良好地执行大的水平差异的蚀刻并形成贯通电极构造的半导体装置的制造方法。
根据本申请的第一形态，其特征在于，包括如下工序：准备在一面侧形成有凹部的半导体基板；在凹部的内壁面形成薄膜；在形成了薄膜后，将掩模构件以将凹部内残留为空洞并且将该掩模构件架设在该凹部上的方式配置在薄膜之上；通过光刻，在掩模构件中与凹部对应的位置形成孔；通过使用了掩模构件的各向异性干刻，进行通过孔在与该孔对应的位置将薄膜去除的加工。
这样，以架设在凹部上的方式形成掩模构件，并且在掩模构件中与凹部对应的位置形成孔，并通过该孔对薄膜进行蚀刻加工。如果是这种制造方法，即使从半导体基板的表面一直到凹部的底部有大的水平差异，通过光刻曝光的仅是架设在凹部上的掩模构件，无需大的水平差异的光刻。为此，能够在掩模构件上良好地形成孔，并且用通过了该孔的各向异性干刻，即使是大的水平差异的蚀刻也能够良好地形成接触孔。因此，能够良好地实现难以实现的大的水平差异的光刻工序。
根据本申请的第二形态，其特征在于，包括如下工序：准备形成有元件以及连接部的第一半导体基板；在第一半导体基板的一面侧贴合第二半导体基板；从与第一半导体基板相反一侧的面对在贴合于第一半导体基板后的第二半导体基板中与连接部对应的位置进行蚀刻，从而形成贯通孔；在包括贯通孔的内壁面以及在该贯通孔内露出的连接部在内的第二半导体基板的表面形成绝缘膜；在形成了绝缘膜后，将第一掩模构件以将贯通孔内残留为空洞并且将该第一掩模构件架设在该贯通孔上的方式配置在绝缘膜之上；通过光刻，在第一掩模构件中与贯通孔对应的位置形成孔；通过使用了第一掩模构件的各向异性干刻，通过孔在与该孔对应的位置将绝缘膜去除，形成用于使连接部露出并使之与导体层接触的接触孔。
这样，以架设在贯通孔上的方式形成第一掩模构件，并且在第一掩模构件中与贯通孔对应的位置形成孔，并通过该孔在绝缘膜上形成接触孔。如果是这种制造方法，即使从第二半导体基板的表面一直到贯通孔的底部有大的水平差异，通过光刻进行曝光的仅是架设在贯通孔上的第一掩模构件，无需大的水平差异的光刻。为此，能够良好地在掩模构件上形成孔，并且用通过了该孔的各向异性干刻，即使是大的水平差异的蚀刻，也能够良好地形成接触孔。因此，能够良好地实现难以实现的大的水平差异的光刻工序。
因此，能够良好地形成贯通电极构造。并且，若是这种半导体装置的制造方法，在形成贯通孔前，使第一半导体基板与第二半导体基板贴合。为此，无需如以往那样使用支撑基板，还能够防止基板彼此的贴合之前的表面粗糙及翘曲的产生。因此，不需要支撑基板而还能够防止基板彼此贴合前的表面粗糙及翘曲的发生，并且还能够良好地执行大的水平差异的蚀刻并形成贯通电极构造。
根据本申请的第三形态，其特征在于，在基于上述第二形态的半导体装置的制造方法形成孔的工序中，使孔的口径形成得比贯通孔的口径小。
如果设为这种孔，则能够实现通过孔的第二半导体基板的法线不通过绝缘膜中形成在贯通孔的侧壁面上的部分。为此，在各向异性干刻时，不会对贯通孔的侧壁造成损伤，能够仅将绝缘膜中位于贯通孔的底部的部分去除。
附图说明
通过边参照附图边进行的下述的详细的记述，与本申请有关的上述目的以及其他的目的、特征及优点变得更明确。在附图中，
图1是通过本申请的第一实施方式的半导体装置的制造方法制造的半导体装置的贯通电极构造部分的放大剖视图。
图2(a)～(d)是表示与图1所示的半导体装置的贯通电极构造部分有关的制造工序的剖视图。
图3(a)～(d)是表示接续图2(a)～(d)的制造工序的剖视图。
图4(a)～(d)是表示接续图3(a)～(d)的制造工序的剖视图。
图5是接触孔5a附近的部分放大图。
图6是表示贯通孔3a的各部的尺寸及掩模构件10的各部的尺寸的关系的剖视图。
图7(a)～(d)是表示通过另一实施方式的半导体装置的制造方法制造的半导体装置的与蚀刻加工部分有关的制造工序的剖视图。
具体实施方式
以下，基于附图对本申请的实施方式进行说明。另外，在以下的各实施方式之间互相相同或等同的部分，标注相同符号进行说明。
(第一实施方式)
对本申请的第一实施方式进行说明。在此，仅对将两块半导体基板贴合而构成的半导体装置中的贯通电极构造的部分进行说明，但实际上除此之外还形成有元件等。对于具备这种贯通电极构造的各种半导体装置，能够应用本申请。例如，对于将构成布线图案的另一张半导体基板贴合于形成了集成电路的半导体基板的半导体装置，能够应用本申请。另外，对于将构成盖(cap)的半导体基板贴合在形成有如加速度传感器那样的MEMS构造的传感器的半导体基板的表面的半导体装置，也能够应用本申请。
首先，参照图1，对通过本实施方式的半导体装置的制造方法制造出的半导体装置中的贯通电极构造进行说明。
如图1所示，在形成有集成电路、MEMS构造的传感器等的第一半导体基板1的表面，隔着由氧化膜等构成的绝缘膜2贴合有第二半导体基板3。第一半导体基板1以及第二半导体基板3使用例如硅基板。
第一半导体基板1的表面形成有连接部4，通过在绝缘膜2中与连接部4对应的位置形成的接触孔2a，使连接部4从绝缘膜2露出。连接部4是与第一半导体基板1的期望部位电连接的部分。例如，在第一半导体基板1具备集成电路等的情况下，连接部4被设为在第一半导体基板1的表面与从集成电路引出的布线图案相连的焊盘等。另外，例如，在第一半导体基板1具备MEMS构造的传感器等的情况下，在是具有MEMS构造的各部例如可动电极以及固定电极的加速度传感器等的情况下，连接部4被设为谋求与固定电极或可动电极的电连接的扩散层等。扩散层等通过一直延伸设置到MEMS构造的各部从而电连接，但也存在使用掺杂了杂质的第一半导体基板1本身作为布线的情况。在此情况下，由扩散层构成的连接部4经由第一半导体基板1与MEMS构造的各部连接。
在第二半导体基板3上，在与连接部4对应的位置，形成有贯通表面及背面的贯通孔3a。上述的形成于绝缘膜2的接触孔2a形成在与该贯通孔3a对应的位置。
第二半导体基板3中的包括贯通孔3a的内壁面在内的表面以及连接部4的露出表面被绝缘膜5覆盖。该绝缘膜5中与连接部4对应的位置也形成有接触孔5a。为此，在贯通孔3a内，成为连接部4通过接触孔5a还从绝缘膜5露出的状态。
在包括贯通孔3a及接触孔5a内的绝缘膜5的表面图案形成有由金属构成的导体层6。该导体层6通过接触孔5a与连接部4接触，由此能够通过导体层6进行从第二半导体基板3的表面侧向连接部4的电连接。为此，通过贯通孔3a及接触孔2a、5a，能够从第二半导体基板3中与第一半导体基板1相反一侧的表面进行第一半导体基板1具备的连接部4的电位引出。
另外，根据需要，以覆盖导体层6的表面的方式形成有钝化膜7，谋求保护导体层6以及形成于第一半导体基板1的元件等。在此情况下，能够在期望位置去除钝化膜7而使导体层6，而将其露出部位作为焊盘来进行从连接部4的电位引出。
接下来，参照图2(a)～图4(d)对如上所述构成的半导体装置的制造方法进行说明。另外，这里也仅图示了半导体装置中的贯通电极构造的部分，但实际上除此之外还形成元件等。
〔图2(a)所示的工序〕
首先，准备通过周知的方法形成了集成电路及MEMS构造的传感器等元件以及连接部4的第一半导体基板1。另外，准备第二半导体基板3，并在第二半导体基板3的背面即与第一半导体基板1贴合一侧的一面形成绝缘膜2。例如，通过形成基于热氧化等的氧化膜，从而在第二半导体基板3的背面形成绝缘膜2。然后，在第一半导体基板1的表面即形成有连接部4一侧的一面之上，配置第二半导体基板3，并通过例如直接接合而隔着绝缘膜2将第一半导体基板1与第二半导体基板3贴合。然后，根据需要，从表面对第二半导体基板3进行研磨磨削，从而调整为适于贯通电极构造的形成的厚度。例如，优选将第二半导体基板3设定为数十～200μm(例如100μm)左右的厚度。
〔图2(b)所示的工序〕
在第二半导体基板3的表面配置在贯通孔3a的形成预定区域开口的蚀刻掩模(未图示)。然后，通过使用该蚀刻掩模蚀刻第二半导体基板3，从而形成贯通第二半导体基板3的表面及背面的贯通孔3a，并且在绝缘膜2上形成接触孔2a。关于贯通孔3a，也可以形成为贯通孔3a的侧壁面相对于第二半导体基板3的表面为垂直方向，但希望为随着从第二半导体基板3的表面向背面前进而开口面积渐渐缩小的正锥形形状。通过这样，在后工序中在贯通孔3a内成膜绝缘膜5及导体层6等时，向贯通孔3a的侧壁面上覆膜变得良好。
使贯通孔3a为正锥形的方法以往为人们所知，因此省略详细情况，但仅通过蚀刻条件的设定就能够容易地进行。例如，优选的是，设定为第二半导体基板3的表面侧的贯通孔3a的口径为50～150μm左右，并使锥角度即第二半导体基板3的背面与贯通孔3a的内壁面所成的角度为70～80°。
〔图2(c)所示的工序〕
通过CVD法、热氧化等，包含贯通孔3a的内壁面、从贯通孔3a露出的连接部4的表面在内在第二半导体基板3的表面成膜绝缘膜5。此时，如果即使使用CVD法的情况下也如上所述那样贯通孔3a的内壁面为正锥形形状，则能够覆膜好地还在贯通孔3a的内壁面上形成绝缘膜5。
〔图2(d)所示的工序〕
通过感光性抗蚀剂的旋涂或干膜粘着等，在第二半导体基板3的表面进行基于盖孔(tenting)法的成膜，从而形成掩模构件10(第一掩模构件)。此时的掩模构件10为如下构成，即，贯通孔3a内作为空洞而残留并且掩模构件10架设在贯通孔3a上，并覆盖包括贯通孔3a内在内成为母材的绝缘膜5、第二半导体基板3的构成。然后，经过光刻工序在掩模构件10上与贯通孔3a对应的位置形成比贯通孔3a的口径小的例如20～50μm左右的口径的孔10a。掩模构件10的厚度是任意的，但厚度调整为对在光刻工序中的曝光前的烘烤(baking)时在贯通孔3a内构成的空洞内的气体的热膨胀进行抑制的程度的厚度。
作为构成这种掩模构件10的抗蚀剂材料，能够使用例如东京应化工业(株)制的PMER P－CT700XP(商品名)。另外，如果根据需要在该抗蚀剂材料中混合添加剂从而使抗蚀剂材料的表面张力提高而能够进行低速旋涂等，则能够更可靠地不会落入贯通孔3a内而盖孔状地成膜出掩模构件10。
〔图3(a)所示的工序〕
通过用使用了掩模构件10的各向异性干刻来将绝缘膜5部分地去除，从而对于绝缘膜5在沿基板法线方向将孔10a投影后的位置形成接触孔5a。若是这种蚀刻，通过孔10a的第二半导体基板3的法线不在绝缘膜5中形成于贯通孔3a的侧壁面上的部分通过，因此不会对贯通孔3a的侧壁造成损伤，能够仅将绝缘膜5中位于贯通孔3a的底部的部分去除。另外，在这样形成了接触孔5a的情况下，如图5所示的放大图那样，接触孔5a的侧壁面成为带有圆度的形状。为此，能够使在后工序中形成的导体层6针对接触孔5a内的埋入性(规模性；coverage property)变得良好。
〔图3(b)、(c)所示的工序〕
如图3(b)所示，将掩模构件10去除后，如图3(c)所示，在包括接触孔5a内的绝缘膜5的表面整面成膜出由金属构成的导体层6。例如，通过溅射或CVD法等形成导体层6。
〔图3(d)所示的工序〕
与掩模构件10同样地，通过盖孔法成膜出掩模构件11(第二掩模构件)。此时，掩模构件11也为如下构成，即，贯通孔3a内作为空洞而残留并且掩模构件11架设在贯通孔3a上，并覆盖包括贯通孔3a内成为母材的导体层6、第二半导体基板3的构成。然后，经光刻工序，将掩模构件11中与导体层6的不需要部分对应的位置去除而使掩模构件11开口。
〔图4(a)所示的工序〕
通过用使用了掩模构件11的蚀刻将导体层6部分地去除，从而图案形成出导体层6。若是这种蚀刻，用掩模构件11覆盖贯通孔3a，所以能够不会对贯通孔3a的侧壁造成损伤而将导体层6去除。
〔图4(b)、(c)所示的工序〕
在如图4(b)所示那样将掩模构件11去除后，如图4(c)所示将氮化膜等的钝化膜7成膜为覆盖包括贯通孔3a内的导体层6的表面整面。例如，通过旋涂法等形成钝化膜7。
〔图4(d)所示的工序〕
与掩模构件10、11同样地，通过盖孔法，再一次成膜出掩模构件12(第三掩模构件)。此时也是，掩模构件12为如下构成，即贯通孔3a内作为空洞而残留并且该掩模构件12架设在贯通孔3a上，并覆盖包括贯通孔3a内的成为母材的导体层6等的构成。然后，经光刻工序，将掩模构件12中的与钝化膜7的不需要部分对应的位置去除而使掩模构件12开口。然后，通过使用了掩模构件12的蚀刻，将钝化膜7的不需要部分去除，并且将掩模构件12去除，从而完成了具有图1所示的贯通电极构造的半导体装置。
如以上说明那样，在本实施方式中，以架设在贯通孔3a上的方式形成掩模构件10，并且在掩模构件10中与贯通孔3a对应的位置形成孔10a，并通过该孔10a在绝缘膜5上形成接触孔5a。如果使用这种制造方法，则即使从第二半导体基板3的表面一直到贯通孔3a的底部有大的水平差异，通过光刻工序曝光的仅仅是架设在贯通孔3a上的掩模构件10，无需大的水平差异的光刻工序。为此，能够在掩模构件10上良好地形成孔10a，并且用通过了该孔10a的各向异性干刻，即使是大的水平差异的蚀刻，也能够良好地形成接触孔5a。因此，能够良好地实现难以实现的大的水平差异的光刻工序(光刻工序和大的水平差异的蚀刻工序)。
同样地，在导体层6、钝化膜7的图案形成中，也将掩模构件11、12架设在贯通孔3a上。为此，即使在从导体层6、钝化膜7的表面一直到贯通孔3a的底部有大的水平差异，通过光刻工序曝光的仅仅是架设在贯通孔3a上的掩模构件11、12，没有大的水平差异。因此，能够与上述同样地，良好地实现难以实现的大的水平差异的光刻工序。
因此，能够良好地形成贯通电极构造。并且，若是这种半导体装置的制造方法，在形成贯通孔3a前，将第一半导体基板1与第二半导体基板3贴合。为此，也无需如以往那样使用支撑基板，还能够防止基板彼此的贴合之前的表面粗糙及翘曲的发生。因此，不需要支撑基板而还能够防止基板彼此贴合前的表面粗糙及翘曲的发生，并且还能够良好地执行大的水平差异的蚀刻并形成贯通电极构造。
另外，使贯通孔3a的口径及第二半导体基板3的背面与贯通孔3a的内壁面所成的锥角、掩模构件10的孔10a的口径、供贯通孔3a形成的第二半导体基板3的厚度即贯通孔3a的深度的优选的设定值为上述的值。关于该理由，参照图6进行说明。
如上所述，通过使孔10a的口径比贯通孔3a的口径小，从而通过孔10a的第二半导体基板3的法线不通过绝缘膜5中在贯通孔3a的侧壁面上形成的部分，因此在蚀刻时不会对贯通孔3a的侧壁带来损伤即可解决。但是，实际上，如在图5中说明那样，在将绝缘膜5中位于贯通孔3a的底部的部分去除而形成接触孔5a的情况下，接触孔5a的侧壁面成为带有圆度的形状。这是因为，盖孔状地配置掩模构件10而成为在贯通孔3a内残留有空洞的状态，并且如图6所示那样形成接触孔5a时的蚀刻是在放射状地扩展的同时进行的。
这样蚀刻在放射状地扩展的同时进行，所以能够如上所述那样使导体层6针对接触孔5a内的埋入性良好。然而，另一方面，蚀刻放射状地扩展而进行，因此贯通孔3a的口径过窄或者由于贯通孔3a的锥角而一直蚀刻到在贯通孔3a的侧面上形成的绝缘膜5。因此，关于贯通孔3a以及在掩模构件10上形成的孔10a的口径、贯通孔3a的锥角，无需设定为在贯通孔3a的侧壁面形成的绝缘膜5不被蚀刻。关于这些贯通孔3a以及孔10a的口径，能够如下那样求出。
首先，将贯通孔3a的开口侧的口径(第一半导体基板1的相反侧表面的口径)设为L1，将贯通孔3a中的第一半导体基板1侧的口径设为L2，将孔10a的口径设为L3。另外，将贯通孔3a的锥角设为α，将蚀刻的扩展角设为β，将贯通孔3a的深度在本实施方式的情况下为第二半导体基板3的厚度设为D1，将贯通孔3a的外侧的绝缘膜5的表面一直到第二半导体基板3中第一半导体基板1侧的面的距离设为D2。
在这样定义时，关于贯通孔3a的深度D1，能够以数式1表示。另外，数式1中的、贯通孔3a中的第一半导体基板1侧的口径L2，能够以数式2表示。
(数式1)
D1＝(L1－L2)/2tanα
(数式2)
L2＝L1－2D1/tanα
另外，贯通孔3a中的第一半导体基板1侧一端的绝缘膜5的蚀刻口径需要小于贯通孔3a中的第一半导体基板1侧的口径L2，所以导出数式3。另外，距离D2与第二半导体基板3的厚度D1大致相等(D1≒D2)，所以能够将D2置换为D1。
(数式3)
L2≥L3+2D2tanβ(≒L3+2D1tanβ)
并且，关于蚀刻的扩展角β，是根据蚀刻条件等决定的常数。因此，加上根据蚀刻条件而决定的扩展角β在内，同时设定贯通孔3a的深度D1、各口径L1～L3，以满足上述数式1～3，从而能够避免在贯通孔3a的侧壁面形成的绝缘膜5被蚀刻。
但是，虽然贯通孔3a的开口侧以及贯通孔3a中的第一半导体基板1侧的口径L1、L2越大越能够获得上述效果，但是在开口侧的口径L1过大时，在架设掩模构件10时可能发生掩模构件10的一部分进入贯通孔3a内等的问题。另外，同样地，在开口侧的口径L1过大时，难以抑制在曝光前的烘烤时在贯通孔3a内构成的空洞内的气体的热膨胀。考虑到这些情况，优选的是设定贯通孔3a的开口侧L1的上限值。
如上所述设定各值是适当的。例如，如上所述，在将第二半导体基板3的厚度即贯通孔3a的深度D1设为数十～200μm的情况下，优选的是，贯通孔3a的开口侧的口径L1设为50～150μm，锥角α设为70～80°，孔10a的口径L3设为20～50μm。
(另一实施方式)
在上述实施方式中，示出了如图1所示那样、导体层6延伸设置于第二半导体基板3的表面的构成例如通过导体层6构成布线图案的这种方式，但也可以设为导体层6构成仅残留在贯通孔3a的周围的焊盘的这种方式。
另外，在上述实施方式中，作为半导体装置的一例，列举出具备集成电路、MEMS构造的装置为例，但这也只不过是一例，也可以形成其他的元件。即，只要是第一、第二半导体基板1、3被贴合，并通过从第二半导体基板3的表面贯通到第一半导体基板1侧的贯通孔3a进行第一半导体基板3具备的连接部4的电位提升的半导体装置，可以是任何装置。
并且，在上述实施方式中，作为需要大的水平差异的光刻工序的情况的一例，列举出将第一、第二半导体基板1、3粘合的多层构造的半导体装置中的贯通电极构造为例。即，举出如下构造为例，即，在通过隔着绝缘膜2而贴合的两块半导体基板1、3构成一体化的半导体基板，并在其一面侧(第二半导体基板3侧)具备由贯通孔3a构成的凹部的构造中，在凹部内具备绝缘膜5作为薄膜的构造。然而，除此之外可能也需要大的水平差异的光刻工序。
即，在执行准备在一面侧形成有凹部的半导体基板并在凹部的底部的期望位置对在凹部内配置的薄膜进行蚀刻的工序的情况下，需要大的水平差异的光刻工序。在此情况下也是，通过依次执行以下的工序，从而获得与第一实施方式同样的效果。首先，如图7(a)所示，准备了半导体基板20后，执行如图7(b)所示那样在半导体基板20的一面形成凹部20a的工序。然后，在执行了如图7(c)所示在凹部20a的内壁面形成薄膜21的工序后，执行如图7(d)所示那样以架设在凹部20a上的方式对薄膜21上配置掩模构件22的工序。然后，在进行了通过光刻在掩模构件22中与凹部20a对应的位置形成孔22a的工序后，执行利用该孔22a通过各向异性的干刻，从而通过孔22a在与孔22a对应的位置将薄膜21去除的工序。这样，在凹部20a的底面，能够对薄膜21进行蚀刻加工，能够良好地实现难以实现的大的水平差异的光刻工序。
本申请以实施例为依据进行了记述，但被理解为本申请并不限定于该实施例及构造。本申请也包含各种变形例及等同范围内的变形。并且，各种组合、方式以及它们中包含仅一个要素、一个要素以上或一个要素以下的其他的组合、方式都落入到本申请的范畴及思想范围。

Claims (4)

1.一种半导体装置的制造方法，是如下半导体装置的制造方法，该半导体装置包括：
在一面侧具有与元件连接的连接部(4)的第一半导体基板(1)；以及
与所述第一半导体基板的所述一面侧贴合的第二半导体基板(3)，
所述第二半导体基板具备具有贯通孔(3a)和导体层(6)的贯通电极构造，该贯通孔(3a)从所述第二半导体基板的与所述第一半导体基板相反一侧的表面形成于该第二半导体基板，该导体层(6)配置在所述贯通孔内，并与所述连接部连接，
所述半导体装置的制造方法的特征在于，包括如下工序：
准备形成了所述元件以及所述连接部的所述第一半导体基板；
在所述第一半导体基板的所述一面侧贴合所述第二半导体基板；
在贴合于所述第一半导体基板后，在所述第二半导体基板中与所述连接部对应的位置，从与所述第一半导体基板相反一侧的表面对所述第二半导体基板进行蚀刻，从而形成所述贯通孔；
包括所述贯通孔的内壁面以及在该贯通孔露出的所述连接部在内，在所述第二半导体基板的表面形成绝缘膜(5)；
在形成了所述绝缘膜后，将第一掩模构件(10)以将所述贯通孔内残留为空洞并且将该第一掩模构件(10)架设在该贯通孔上的方式配置在所述绝缘膜之上；
通过光刻，在所述第一掩模构件中与所述贯通孔对应的位置形成孔(10a)；
通过使用了所述第一掩模构件的各向异性干刻，通过所述孔而在与该孔对应的位置将所述绝缘膜去除，形成用于使所述连接部露出并使所述连接部与所述导体层接触的接触孔(5a)，
所述半导体装置的制造方法，还包括如下工序：
在形成所述接触孔的工序之后，包括所述接触孔内在内在所述绝缘膜的表面成膜出所述导体层，从而使所述导体层与所述连接部通过所述接触孔而接触；
在形成了所述导体层后，将第二掩模构件(11)以将所述贯通孔内残留为空洞并且将该第二掩模构件(11)架设在该贯通孔上的方式配置在所述导体层之上；
通过光刻，使所述第二掩模构件中的与所述导体层的不需要部分对应的位置开口；
通过使用了所述第二掩模构件的蚀刻，将所述导体层的不需要部分去除而对该导体层进行图案形成。
2.如权利要求1所述的半导体装置的制造方法，其特征在于，
在形成所述孔的工序中，将所述孔的口径形成为比所述贯通孔的口径小。
3.如权利要求1或2所述的半导体装置的制造方法，其特征在于，
在形成所述贯通孔的工序中，以随着从所述第二半导体基板的与所述第一半导体基板相反一侧的表面离开而开口面积逐渐缩小的正锥形形状形成所述贯通孔。
4.如权利要求1所述的半导体装置的制造方法，其特征在于，包括如下工序：
在对所述导体层进行了图案形成后，在所述导体层之上成膜出钝化膜(7)；
在形成了所述钝化膜后，将第3掩模构件(12)以将所述贯通孔内残留为空洞并且将第3掩模构件(12)架设在该贯通孔上的方式配置在所述钝化膜之上；
通过光刻，使所述第3掩模构件中与所述钝化膜的不需要部分对应的位置开口；
通过使用了所述第3掩模构件的蚀刻，将所述钝化膜的不需要部分去除而对该钝化膜进行图案形成。
CN201380046296.4A 2012-09-05 2013-09-03 半导体装置的制造方法 Expired - Fee Related CN104603918B (zh)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
JP2012195191 2012-09-05
JP2012-195191 2012-09-05
JP2013127545A JP5874690B2 (ja) 2012-09-05 2013-06-18 半導体装置の製造方法
JP2013-127545 2013-06-18
PCT/JP2013/005185 WO2014038176A1 (ja) 2012-09-05 2013-09-03 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
CN104603918A CN104603918A (zh) 2015-05-06
CN104603918B true CN104603918B (zh) 2017-03-08

Family

ID=50236805

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201380046296.4A Expired - Fee Related CN104603918B (zh) 2012-09-05 2013-09-03 半导体装置的制造方法

Country Status (4)

Country Link
US (1) US9349644B2 (zh)
JP (1) JP5874690B2 (zh)
CN (1) CN104603918B (zh)
WO (1) WO2014038176A1 (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106957044B (zh) * 2016-01-08 2019-09-27 中芯国际集成电路制造(上海)有限公司 一种mems器件及其制造方法和电子装置
US9960081B1 (en) * 2017-02-02 2018-05-01 Nxp Usa, Inc. Method for selective etching using dry film photoresist
JP6536629B2 (ja) * 2017-06-13 2019-07-03 株式会社デンソー 半導体装置およびその製造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3207827B2 (ja) 1998-09-10 2001-09-10 ティーアールダブリュー・インコーポレーテッド ウエーハをミクロ加工する方法
JP2002341525A (ja) * 2001-05-14 2002-11-27 Fuji Photo Film Co Ltd ポジ型フォトレジスト転写材料およびそれを用いた基板表面の加工方法
JP2003133726A (ja) 2001-10-29 2003-05-09 Ngk Spark Plug Co Ltd 配線基板の製造方法
WO2004064159A1 (ja) * 2003-01-15 2004-07-29 Fujitsu Limited 半導体装置及び三次元実装半導体装置、並びに半導体装置の製造方法
JP2005266166A (ja) * 2004-03-17 2005-09-29 Fuji Photo Film Co Ltd 感光性転写材料およびそれを用いたプリント配線基板の製造方法
JP3751625B2 (ja) 2004-06-29 2006-03-01 新光電気工業株式会社 貫通電極の製造方法
TWI313914B (en) * 2005-01-31 2009-08-21 Sanyo Electric Co Semiconductor device and a method for manufacturing thereof
JP4468436B2 (ja) 2007-12-25 2010-05-26 富士通メディアデバイス株式会社 弾性波デバイスおよびその製造方法
US8823179B2 (en) * 2008-05-21 2014-09-02 Chia-Lun Tsai Electronic device package and method for fabricating the same
JP2010114201A (ja) * 2008-11-05 2010-05-20 Oki Semiconductor Co Ltd 半導体装置の製造方法
JP2010232400A (ja) * 2009-03-27 2010-10-14 Panasonic Corp 半導体基板と半導体基板の製造方法および半導体パッケージ

Also Published As

Publication number Publication date
WO2014038176A1 (ja) 2014-03-13
US20150228540A1 (en) 2015-08-13
JP2014067992A (ja) 2014-04-17
JP5874690B2 (ja) 2016-03-02
CN104603918A (zh) 2015-05-06
US9349644B2 (en) 2016-05-24

Similar Documents

Publication Publication Date Title
JP4919984B2 (ja) 電子デバイスパッケージとその形成方法
JP4944605B2 (ja) 基板中の電気的接続
JP2005093486A (ja) 半導体装置の製造方法及び半導体装置
CN101652665A (zh) 接触器及接触器的制造方法
TWI395707B (zh) 微機電結構的製造方法
JP2006012889A (ja) 半導体チップの製造方法および半導体装置の製造方法
CN104603918B (zh) 半导体装置的制造方法
CN103607687B (zh) 一种mems麦克风缺陷监控结构及其制造方法
JP2008130933A (ja) 電子部品および電子部品の製造方法
US7960805B2 (en) MEMS structure with suspended microstructure that includes dielectric layer sandwiched by plural metal layers and the dielectric layer having an edge surrounded by peripheral metal wall
JP2016514909A (ja) 酸化層を備える低コストインターポーザ
US10008442B2 (en) Through-electrode substrate, method for manufacturing same, and semiconductor device in which through-electrode substrate is used
US7323355B2 (en) Method of forming a microelectronic device
US8928098B2 (en) Semiconductor package and fabrication method thereof
JP4536629B2 (ja) 半導体チップの製造方法
EP3358612A1 (en) Method for selective etching using dry film photoresist
JP2005353997A (ja) 半導体装置及びその製造方法
CN104053082A (zh) 集成麦克风的结构和方法
CN113363227B (zh) 半导体结构及其制造方法
JP5143688B2 (ja) 圧電デバイスの製造方法
KR100796206B1 (ko) 프로브 카드의 범프 형성 방법
JP2009071263A (ja) 半導体装置およびその製造方法
CN106992126A (zh) 制造半导体封装的方法
JP5880508B2 (ja) 配線基板およびその製造方法
JPH04162719A (ja) 半導体装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20170308

Termination date: 20210903