CN106992126A - 制造半导体封装的方法 - Google Patents
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Abstract
本发明公开了一种制造半导体封装的方法，其包含在晶圆中形成至少一个导电通孔，其中导电通孔具有第一端与相对第一端的第二端，其中晶圆具有第一表面与相对第一表面的第二表面，且导电通孔的第一端露出于晶圆的第一表面；研磨晶圆的第二表面以形成内部分与环绕内部分的外围部分，其中内部分的厚度比外围部分的厚度薄；以及蚀刻内部分以露出导电通孔的第二端。借此，本发明的制造半导体封装的方法，外围部分作为把手，以在工艺中支撑薄的晶圆。
Description
技术领域
本发明涉及一种制造半导体封装的方法。
背景技术
半导体产业中，通过持续地降低最小特征尺寸，不断改善各式各样的电子元件(例如电晶体、二极管、电阻、电容等)的积体密度，这使得在一预定区域内可以整合愈来愈多的元件。在部分应用上，这些小型电子元件需要小型的封装，以相较于以往的封装占据较小的面积。
晶圆级封装技术是一门先进的封装技术，在晶圆上制作并测试晶粒，其后将晶圆切割单个化以用于表面安装线的组装。由于晶圆级封装技术将整个晶圆视为一物件，而非单一个晶片或晶粒，因此，在执行切割程序之前，已经完成封装与测试；更甚者，晶圆级封装是如此先进的技术，其可以省略导线接合、晶粒安装以及底部填充。借由晶圆级封装技术，可以降低成本与制造时间，且晶圆级封装的所得结构可能与晶粒相等；因此，此技术符合电子装置微小化的需求。
虽然上述的晶圆极封装技术具有多种优势，但仍存有许多争议而影响晶圆极封装技术的接受程度。举例而言，积体散出型晶圆级封装(IntegratedFan-Out Wafer-Level Packaging；InFO-WLP)是一种正在发展的晶圆极封装技术，其中晶圆级封装的结构与母板之间的材料的热膨胀系数的差异(不匹配)是一种与结构机械稳定性相关的关键因素。CoWoS(Chip-on-wafer-on-substrate)是另一种正在发展的晶圆极封装技术，其中晶圆可能太薄而不容易以在封装程序中处理，需要暂时性的贴合程序，其带来额外的问题，例如残胶或额外的成本与制造时间。
发明内容
本发明的目的在于提供一种制造半导体封装的方法。在此方法的多个步骤中，形成了外围部分作为把手，以在工艺中支撑薄的晶圆。由于此方法并不采用暂时性贴合技术，因此几乎没有使用粘胶。此外，由于此方法并未采用成模技术，因此热膨胀系数的差异(不匹配)几乎不产生影响。
本发明的部分实施方式提供一种制造半导体封装的方法。该方法包含在晶圆中形成至少一个导电通孔，其中导电通孔具有第一端与相对第一端的第二端，其中晶圆具有第一表面与相对第一表面的第二表面，且导电通孔的第一端露出于晶圆的第一表面；研磨晶圆的第二表面以形成内部分与环绕内部分的外围部分，其中内部分的厚度比外围部分的厚度薄；以及蚀刻内部分以露出导电通孔的第二端。
在本发明的一个或多个实施方式中，晶圆包含硅基板、上硅层以及内埋介质层。硅基板邻近晶圆的第二表面。上硅层邻近晶圆的第一表面。内埋介质层设置于硅基板与上硅层之间，其中在研磨之前，导电通孔延伸经过上硅层与内埋介质层。
在本发明的一个或多个实施方式中，在研磨之前，导电通孔还延伸至硅基板的一部分。
在本发明的一个或多个实施方式中，研磨晶圆的第二表面包含研磨晶圆的硅基板。
在本发明的一个或多个实施方式中，蚀刻内部分包含蚀刻硅基板的剩余部分，其中内埋介质层为蚀刻停止层。
在本发明的一个或多个实施方式中，内埋介质层是由二氧化硅所组成。
在本发明的一个或多个实施方式中，导电通孔包含导电柱以及环绕导电柱的绝缘层，其中方法还包含在蚀刻内部分之后，蚀刻导电通孔的绝缘层。
在本发明的一个或多个实施方式中，导电通孔的绝缘层的厚度比晶圆的内埋介质层的厚度薄。
在本发明的一个或多个实施方式中，绝缘层与内埋介质层皆由二氧化硅所组成。
在本发明的一个或多个实施方式中，以湿蚀刻方式蚀刻晶圆的内部分以及蚀刻导电通孔的绝缘层。
在本发明的一个或多个实施方式中，采用不同的湿蚀刻溶液蚀刻晶圆的内部分以及蚀刻导电通孔的绝缘层。
在本发明的一个或多个实施方式中，制造半导体封装的方法还包含在晶圆的第一表面上形成图案化金属层，其中图案化金属层电性连接导电通孔。
在本发明的一个或多个实施方式中，制造半导体封装的方法还包含在晶圆的第一表面上形成焊接块，其中焊接块电性连接导电通孔。
在本发明的一个或多个实施方式中，制造半导体封装的方法还包含在蚀刻内部分时，经研磨的第二表面受到蚀刻，且方法还包含：在晶圆的经蚀刻的第二表面上，形成至少一个焊接球，其中焊接球电性连接导电通孔。
在本发明的一个或多个实施方式中，制造半导体封装的方法还包含将至少一个封装元件与晶圆的第一表面结合，其中封装元件通过焊接块电性连接导电通孔。
在本发明的一个或多个实施方式中，制造半导体封装的方法还包含移除晶圆的外围部分；以及将晶圆切割成多个微型装置，其中每个微型装置包含封装元件以及焊接球。
在本发明的一个或多个实施方式中，制造半导体封装的方法还包含通过焊接球，将微型装置的至少一个与基板结合。
在本发明的一个或多个实施方式中，导电通孔设置对应于晶圆的内部分。
在本发明的一个或多个实施方式中，导电通孔通过激光钻孔、蚀刻、沉积或其组合而形成。
在本发明的一个或多个实施方式中，内部分的厚度在大约30微米至大约200微米之间，且外围部分的厚度在大约300微米至大约800微米之间。
与现有技术相比，本发明具有如下有益效果：本发明的制造半导体封装的方法，外围部分作为把手，以在工艺中支撑薄的晶圆。
附图说明
图1为根据本发明的一实施方式的用以制作半导体封装的方法的流程图。
图2A至图2L为根据本发明的一实施方式的在制作半导体封装的多个阶段的示意图。
具体实施方式
以下将以图式公开本发明的多个实施方式，为明确说明起见，许多实务上的细节将在以下叙述中一并说明。尽可能地，图式与叙述中相同的标记数值用以表示相同或相似的部件。
当一个元件被称为在…上时，它可泛指该元件直接在其他元件上，也可以是有其他元件存在于两者之中。相反地，当一个元件被称为直接在另一元件，它是不能有其他元件存在于两者的中间。
图1为根据本发明的一实施方式的用以制作半导体封装的方法的流程图。本方法简明地以步骤ST1～ST4描述。在一个或多个实施方式中，用以制作半导体封装的方法可以在没有步骤ST4的状况下执行，且步骤可以其他加入图1的步骤ST1～ST4中。
图2A至图2L为根据本发明的一实施方式的在制作半导体封装的多个阶段的示意图。以下搭配图2A至图2L以及图1中的步骤ST1～ST4详细描述半导体封装的制作程序。
参照图2A。图2A是晶圆100的剖面图。晶圆100可以是绝缘上覆硅(silicon-on-insulator；SOI)晶圆，其包含硅基板110、内埋介质层120以及上硅层130。上硅层130邻近晶圆100的第一表面S1。硅基板110邻近晶圆100的第二表面S2，其中第一表面S1与第二表面S2相对。内埋介质层120设置于硅基板110与上硅层130之间。在一个或多个实施方式中，内埋介质层120是由二氧化硅所组成，且硅基板110与上硅层130是由硅所组成。
同时参照图1与图2B。在步骤ST1，至少一个导电通孔140形成于晶圆100内。在一个或多个实施方式中，导电通孔140具有第一端E1与相对第一端E1的第二端E2。导电通孔140的第一端E1露出于晶圆100的第一表面S1。导电通孔140延伸经过上硅层130与内埋介质层120。在一个或多个实施方式中，导电通孔140还延伸至硅基板110的一部分。
在一个或多个实施方式中，导电通孔140的位置是根据半导体封装的结构而设计。由于晶圆100将切割形成多个半导体封装且晶圆100的外围将被移除，导电通孔140可以设置均匀地位于晶圆100中，而不在晶圆100的外围。详细而言，导电通孔140对应于晶圆100的内部分IP(稍后图2E中将绘示)设置。
实际上，在导电通孔140的形成过程中，可以先在晶圆100中形成第一通孔T1。第一通孔T1可穿过上硅层130、内埋介质层120以及一部分的硅基板110。接着，第一通孔T1可以填入介电材料。然候，在介电材料中形成第二通孔T2。第二通孔T2相比于第一通孔T1可具有较短的深度与直径。最后，将倒电材料填入第二通孔T2中。据此，导电通孔140包含导电柱142以及环绕并覆盖导电柱142的绝缘层144。可以通过激光钻孔、蚀刻、沉积或其组合而形成导电通孔140。此外，在形成导电通孔140的过程中，也可以采用额外的步骤，例如化学机械平坦化(Chemical Mechanical Planarization；CMP)工艺。
在一个或多个实施方式中，导电柱142是由导电材料所组成，例如钛、钼、铬、铱、铝、铜、银、金或其组合或合金。绝缘层144是由介电材料所组成，例如氮化硅、氧化硅、氮氧化硅或其组合。
参考图1与图2C。第一图案化金属层150形成于晶圆100的第一表面S1上。第一图案化金属层150连接导电通孔140的第一端E1，因此与导电柱142电性连接。
在一个或多个实施方式中，第一图案化金属层150是由导电材料所组成，例如铜、钛、银。可以通过各种工艺形成第一图案化金属层150，例如微影、蚀刻以及其他现有的技术。
同时参照图1与图2D。至少一个焊接块160形成于晶圆100的第一表面S1。详细而言，在部分实施方式中，焊接块160是形成于第一图案化金属层150上。于此，焊接块160可以是或不是形成于导电通孔140的上表面。在一实施方式中，通过第一图案化金属层150，焊接块160可以间接地与导电柱142电性连接。在另一实施方式中，焊接块160可以直接地电性连接导电柱142。
在一个或多个实施方式中，焊接块160可以由焊接剂所组成，焊接剂是一种易熔的金属合金，用以连接多个金属工作件，且具有相较于该工作件更低的熔点。举例而言，焊接块160可以由铜、镍、无铅焊接剂或含或不含银的锡铅合金所组成。
在一实施方式中，保护膜170可以接着形成于第一表面S1上，以暂时性地覆盖并保护第一图案化金属层150与焊接块160，以免在后续工艺中括伤与毁坏。保护膜170可由聚合物薄膜所组成，例如聚乙稀(polyethylene；PE)或乙烯─乙酸乙烯酯共聚物(ethylene-vinyl acetate；EVA)。在部分实施方式中，可以省略保护膜170，且在后续工艺中露出第一图案化金属层150与焊接块160。
然后，将图2D中的晶圆100上下翻转，而以第二表面S2朝上。同时参照图1、图2E以及图2F。在步骤ST2中，研磨图2D中的晶圆100的第二表面S2，以形成晶圆100的内部分IP与环绕内部分IP的外围部分RP。内部分IP的厚度比外围部分RP的厚度薄。据此，晶圆100中形成凹槽R1，其中内部分IP作为凹槽R1的底部，外围部分RP作为凹槽R1的墙壁。
具体而言，在研磨过程中，内埋介质层120以及上硅层130维持其状态，晶圆100的硅基板110的一部分被研磨且移除，留下硅基板110的内剩余部分112与外围剩余部分114。外围剩余部分114环绕内剩余部分112，且外围剩余部分114的厚度大于内剩余部分112的厚度。因此，硅基板110的内剩余部分112以及一部分的内埋介质层120与上硅层130形成内部分IP，硅基板110的外围剩余部分114以及另一部分的内埋介质层120与上硅层130形成外围部分RP。
于此，实际应用上，采用具有粗操表面且尺寸小于晶圆100的磨石510。磨石510牢牢地固定于砂轮520的下表面，其中砂轮520可上下移动并旋转。如此一来，当砂轮520降低并旋转时，磨石510将与半导体晶圆100的第二表面S2接触以进行研磨。在部分实施方式中，可以不采用磨石510，而改以刀片形成凹槽R1。
在一个或多个实施方式中，内部分IP的厚度在大约30微米至大约200微米之间，且外围部分RP的厚度在大约300微米至大约800微米之间。
如此一来，晶圆100的内部分IP具有适用于微型封装的薄厚度。在后续工艺中，虽然具有该薄厚度的晶圆100的内部分IP可能容易损坏且难以持握，但外围部分RP可以支撑内部分IP并作为晶圆100的握把。外围部分RP使晶圆100可以在后续工艺中处理，且不必将晶圆100贴附至任何支撑板。因此，半导体封装的工艺可以不遗留残胶。
于此，在研磨工艺后，晶圆100可以具有粗糙的经研磨的第二表面S2’。有鉴于外围部分RP使化学机械平坦化工艺难以进行，此时，可以进行蚀刻工艺以使晶圆100的第二表面S2’平坦。
同时参照图1与图2G。在步骤ST3中，蚀刻内部分IP(如图2E所示)以露出导电通孔140的第二端E2。详细而言，蚀刻经研磨的第二表面S2’。在本实施方式中，蚀刻并移除硅基板110的内剩余部分112(如图2E所示)，且内埋介质层120与导电通孔140的绝缘层144作为蚀刻停止层，防止对上硅层130与导电柱142造成毁坏。因此，在蚀刻工艺后，晶圆可具有平坦的第二表面S2”，且导电通孔140的第二端E2露出于此第二表面S2”。
在本实施方式中，执行湿蚀刻。可将用于硅蚀刻的蚀刻液，例如氢氧化钾、氢氧化四甲基铵(tetramethyl ammonium hydroxide；TMAH)或EDP(ethylenediamene pyrocatecol)，注入凹槽R1，以蚀刻硅基板110(如图2E所示)。在部分实施方式中，内埋介质层120与绝缘层144可以由氧化硅、氮化硅或其组合所组成，其可以对抗上述用于硅蚀刻的蚀刻液。
同时参照图1以及图2H。步骤ST4中，蚀刻导电通孔140的绝缘层144。详细而言，移除导电通孔140的上部分以露出导电柱142。在本实施方式中，采用湿蚀刻方式，且将用于蚀刻绝缘层144的蚀刻液注入凹槽R1，以移除绝缘层144。
在一实施方式中，导电通孔140的绝缘层144与内埋介质层120由相同材料所组成，例如氧化硅。蚀刻液可以是由氟化铵或氢氟酸所组成。绝缘层144与内埋介质层120可以同时蚀刻。于此，设计绝缘层144的厚度比内埋介质层120的厚度更薄，以使当绝缘层144被蚀刻以露出导电柱142时，仍有一部分的内埋介质层120维持不变。然而，不应以此限制本发明的范围，在部分实施方式中，导电通孔140的绝缘层144与内埋介质层120可由不同材料所组成。
参照图2I。在一个或多个实施方式中，第二图案化金属层180可以形成于内埋介质层120上。如此一来，第二图案化金属层180电性连接于导电通孔140，更确切而言，电性连接于导电柱142。
在一个或多个实施方式中，第二图案化金属层180由导电材料，例如铜、钛、银等等所组成。各种工艺，例如微影、蚀刻以及其他现有的技术可用以形成第二图案化金属层180。
参照图2J。至少一个焊接球190形成于经蚀刻的第二表面S2”。在本实施方式中，焊接球190形成于第二图案化金属层180上。通过第二图案化金属层180，焊接球190电性连接于导电通孔140。
在一个或多个实施方式中，焊接球190可由焊接剂所组成，焊接剂是一种易熔的金属合金，用以连接多个金属工作件，且具有相较于该工作件更低的熔点。举例而言，焊接球190可以由无铅焊接剂或含或不含银的锡铅合金所组成。
参照图2K。将图2J的保护膜170从晶圆100的第一表面S1上移除。接着，通过焊接块160，将至少一个封装元件200贴合至第一图案化金属层150。
据此，焊接块160将封装元件200内的电路与晶圆100的第一图案化金属层150电性耦接。封装元件200可以是包含逻辑电路、存储电路或类似结构的装置晶粒。或者，封装元件200可包含各种封装，包含贴合至各个中介层、封装基板以及/或相似元件的晶粒。
如此一来，在工艺过程中，将外围部分RP当作晶圆100的把手，可以达到晶圆上晶片(chip-on-wafer)。
在一实施方式中，多个封装元件200可以阵列排列于支撑基板上。晶圆100可以放置于支撑基板上，其中第一表面朝向封装元件200，且可以进行焊接程序以将晶圆100与封装元件200接合。
在另一实施方式中，图2J中的晶圆100可以上下翻转，然后将多个封装元件直接放置于晶圆100上，且可以进行焊接程序以将晶圆100与封装元件200接合。
参考图2L。将图2K中的外围部分RP从晶圆100上移除；将晶圆100切割成多个微型装置100A，其中每个微型装置100A包含至少一个封装元件200以及至少一个焊接球190。接着，微型装置100A可通过焊接球190与基板300接合。如此一来，形成一种CoWoS(Chip-on-wafer-on-substrate)的结构。
在一个或多个实施方式中，基板300可以是有机基板，例如电路板(printedcircuit board；PCB)或软性电路板(flexible printed circuit board；FPCB)，但不应以此限制本发明的范围。在部分实施方式中，基板300也可以是无机基板，例如玻璃基板。
本发明的多个实施方式提出一种制造半导体封装的方法。在此方法的多个步骤中，形成了外围部分作为把手，以在工艺中支撑薄的晶圆。由于此方法并不采用暂时性贴合技术，因此几乎没有使用粘胶。此外，由于此方法并未采用成模技术，因此热膨胀系数的差异(不匹配)几乎不产生影响。
虽然本发明已经以多种实施方式公开如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作各种变动与润饰，因此本发明的保护范围当视权利要求所界定者为准。
Claims (20)
1.一种制造半导体封装的方法，其特征在于，所述制造半导体封装的方法包含：
在晶圆中形成至少一个导电通孔，其中所述导电通孔具有第一端与相对所述第一端的第二端，其中所述晶圆具有第一表面与相对所述第一表面的第二表面，且所述导电通孔的所述第一端露出于所述晶圆的所述第一表面；
研磨所述晶圆的所述第二表面以形成内部分与环绕所述内部分的外围部分，其中所述内部分的厚度比所述外围部分的厚度薄；以及
蚀刻所述内部分以露出所述导电通孔的所述第二端。
2.如权利要求1所述的制造半导体封装的方法，其特征在于，所述晶圆包含：
硅基板，其邻近所述晶圆的所述第二表面；
上硅层，其邻近所述晶圆的所述第一表面；以及
内埋介质层，其设置于所述硅基板与所述上硅层之间，其中在所述研磨之前，所述导电通孔延伸经过所述上硅层与所述内埋介质层。
3.如权利要求2所述的制造半导体封装的方法，其特征在于，在所述研磨之前，所述导电通孔还延伸至所述硅基板的一部分。
4.如权利要求2所述的制造半导体封装的方法，其特征在于，研磨所述晶圆的所述第二表面包含研磨所述晶圆的所述硅基板。
5.如权利要求4所述的制造半导体封装的方法，其特征在于，蚀刻所述内部分包含：
蚀刻所述硅基板的剩余部分，其中所述内埋介质层为蚀刻停止层。
6.如权利要求5所述的制造半导体封装的方法，其特征在于，所述内埋介质层是由二氧化硅所组成。
7.如权利要求2所述的制造半导体封装的方法，其特征在于，所述导电通孔包含导电柱以及环绕所述导电柱的绝缘层，其中所述方法还包含：
在蚀刻所述内部分之后，蚀刻所述导电通孔的所述绝缘层。
8.如权利要求7所述的制造半导体封装的方法，其特征在于，所述导电通孔的所述绝缘层的厚度比所述晶圆的所述内埋介质层的厚度薄。
9.如权利要求7所述的制造半导体封装的方法，其特征在于，所述绝缘层与所述内埋介质层皆由二氧化硅所组成。
10.如权利要求7所述的制造半导体封装的方法，其特征在于，蚀刻所述晶圆的所述内部分以及蚀刻所述导电通孔的所述绝缘层是通过湿蚀刻方式进行。
11.如权利要求7所述的制造半导体封装的方法，其特征在于，蚀刻所述晶圆的所述内部分以及蚀刻所述导电通孔的所述绝缘层是采用不同的湿蚀刻溶液进行。
12.如权利要求1所述的制造半导体封装的方法，其特征在于，所述制造半导体封装的方法还包含：
在所述晶圆的所述第一表面上形成图案化金属层，其中所述图案化金属层电性连接所述导电通孔。
13.如权利要求1所述的制造半导体封装的方法，其特征在于，所述制造半导体封装的方法还包含：
在所述晶圆的所述第一表面上形成焊接块，其中所述焊接块电性连接所述导电通孔。
14.如权利要求13所述的制造半导体封装的方法，其特征在于，在蚀刻所述内部分时，所述经研磨的第二表面受到蚀刻，且所述方法还包含：
在所述晶圆的所述经蚀刻的第二表面上，形成至少一个焊接球，其中所述焊接球电性连接所述导电通孔。
15.如权利要求14所述的制造半导体封装的方法，其特征在于，所述制造半导体封装的方法还包含：
将至少一个封装元件与所述晶圆的所述第一表面结合，其中所述封装元件通过所述焊接块电性连接所述导电通孔。
16.如权利要求15所述的制造半导体封装的方法，其特征在于，所述制造半导体封装的方法还包含：
移除所述晶圆的所述外围部分；以及
将所述晶圆切割成多个微型装置，其中每个所述微型装置包含所述封装元件以及所述焊接球。
17.如权利要求16所述的制造半导体封装的方法，其特征在于，所述制造半导体封装的方法还包含：
通过焊接球，将所述多个微型装置的至少一个与基板结合。
18.如权利要求1所述的制造半导体封装的方法，其特征在于，所述导电通孔设置对应于所述晶圆的所述内部分。
19.如权利要求1所述的制造半导体封装的方法，其特征在于，所述导电通孔通过激光钻孔、蚀刻、沉积或其组合而形成。
20.如权利要求1所述的制造半导体封装的方法，其特征在于，所述内部分的厚度在大约30微米至大约200微米之间，且所述外围部分的厚度在大约300微米至大约800微米之间。
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Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20020048955A1 (en) * | 2000-10-04 | 2002-04-25 | Barbara Vasquez | Method for fabricating a thin, free-standing semiconductor device layer and for making a three-dimensionally integrated circuit |
| US20030047798A1 (en) * | 2001-09-13 | 2003-03-13 | Halahan Patrick B. | Semiconductor structures with cavities, and methods of fabrication |
Family Cites Families (21)
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|---|---|---|---|---|
| US4904978A (en) * | 1988-04-29 | 1990-02-27 | Solartron Electronics, Inc. | Mechanical sensor for high temperature environments |
| DE4433833A1 (de) * | 1994-09-22 | 1996-03-28 | Fraunhofer Ges Forschung | Verfahren zur Herstellung einer dreidimensionalen integrierten Schaltung unter Erreichung hoher Systemausbeuten |
| DE4433845A1 (de) * | 1994-09-22 | 1996-03-28 | Fraunhofer Ges Forschung | Verfahren zur Herstellung einer dreidimensionalen integrierten Schaltung |
| US6882030B2 (en) * | 1996-10-29 | 2005-04-19 | Tru-Si Technologies, Inc. | Integrated circuit structures with a conductor formed in a through hole in a semiconductor substrate and protruding from a surface of the substrate |
| KR100377033B1 (ko) * | 1996-10-29 | 2003-03-26 | 트러시 테크날러지스 엘엘시 | Ｉｃ 및 그 제조방법 |
| JP3340333B2 (ja) * | 1996-12-26 | 2002-11-05 | 株式会社東芝 | 半導体装置及びその製造方法 |
| JP2976929B2 (ja) * | 1997-05-30 | 1999-11-10 | 日本電気株式会社 | 半導体装置の製造方法 |
| ATE250806T1 (de) * | 1999-05-27 | 2003-10-15 | Fraunhofer Ges Forschung | Verfahren zur vertikalen integration von elektrischen bauelementen mittels rückseitenkontaktierung |
| US6322903B1 (en) * | 1999-12-06 | 2001-11-27 | Tru-Si Technologies, Inc. | Package of integrated circuits and vertical integration |
| US6717254B2 (en) * | 2001-02-22 | 2004-04-06 | Tru-Si Technologies, Inc. | Devices having substrates with opening passing through the substrates and conductors in the openings, and methods of manufacture |
| US6498381B2 (en) * | 2001-02-22 | 2002-12-24 | Tru-Si Technologies, Inc. | Semiconductor structures having multiple conductive layers in an opening, and methods for fabricating same |
| US6730540B2 (en) * | 2002-04-18 | 2004-05-04 | Tru-Si Technologies, Inc. | Clock distribution networks and conductive lines in semiconductor integrated circuits |
| US6897148B2 (en) * | 2003-04-09 | 2005-05-24 | Tru-Si Technologies, Inc. | Electroplating and electroless plating of conductive materials into openings, and structures obtained thereby |
| US6897125B2 (en) * | 2003-09-17 | 2005-05-24 | Intel Corporation | Methods of forming backside connections on a wafer stack |
| US7049170B2 (en) * | 2003-12-17 | 2006-05-23 | Tru-Si Technologies, Inc. | Integrated circuits and packaging substrates with cavities, and attachment methods including insertion of protruding contact pads into cavities |
| US7060601B2 (en) * | 2003-12-17 | 2006-06-13 | Tru-Si Technologies, Inc. | Packaging substrates for integrated circuits and soldering methods |
| JP2007266352A (ja) | 2006-03-29 | 2007-10-11 | Disco Abrasive Syst Ltd | ウエーハの加工方法 |
| JP4927484B2 (ja) | 2006-09-13 | 2012-05-09 | 株式会社ディスコ | 積層用デバイスの製造方法 |
| US7851272B2 (en) * | 2007-05-30 | 2010-12-14 | Taiwan Semiconductor Manufacturing Co., Ltd. | Multi-project wafer and method of making same |
| DE102007044685B3 (de) * | 2007-09-19 | 2009-04-02 | Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. | Elektronisches System und Verfahren zur Herstellung eines dreidimensionalen elektronischen Systems |
| KR101932660B1 (ko) * | 2012-09-12 | 2018-12-26 | 삼성전자 주식회사 | Ｔｓｖ 구조를 구비한 집적회로 소자 및 그 제조 방법 |
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Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20020048955A1 (en) * | 2000-10-04 | 2002-04-25 | Barbara Vasquez | Method for fabricating a thin, free-standing semiconductor device layer and for making a three-dimensionally integrated circuit |
| US20030047798A1 (en) * | 2001-09-13 | 2003-03-13 | Halahan Patrick B. | Semiconductor structures with cavities, and methods of fabrication |
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