JP2008130933A - 電子部品および電子部品の製造方法 - Google Patents

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Abstract

【課題】半導体基板を用いて形成する、薄型化された信頼性が良好な電子部品を提供する。
【解決手段】接続層を介して貼り付けられる第１の半導体基板と第２の半導体基板とを貫通するビアホールを形成する工程と、前記ビアホールと連通する溝部を、前記接続層をエッチングストッパ層とする前記第２の半導体基板のパターンエッチングにより形成する工程と、前記ビアホールを埋設するビアプラグと、前記溝部を埋設するパターン配線とをメッキ法により一体的に形成する工程と、を有することを特徴とする電子部品の製造方法。
【選択図】図１Ｄ

Description

本発明は、半導体基板を用いて構成される電子部品およびその製造方法に関する。
例えば、半導体素子などの電子素子を実装するための基板（インターポーザー）は、セラミック材料や樹脂材料などに換えて、シリコンなどの半導体材料が用いられる場合がある。例えばシリコンを用いて構成した、電子素子を実装するためのインターポーザーは、セラミック材料や樹脂材料に比べて熱伝導率が良好であるために、実装される電子素子が発熱した場合に放熱性が良好であるメリットがある。
また、半導体材料よりなる基板は、セラミック材料や樹脂材料に比べて精密加工が容易であり、微細な構造を形成する場合に有利である。このため、特に微細化された電子部品においては、シリコンなどの半導体材料により構成されたインターポーザーなどが採用される場合がある。
特開２０００―３９３７１号公報
しかし、半導体基板よりなるインターポーザーを用いて電子部品を形成する場合には、加工上の問題で素子を実装するための配線を基板側に埋め込むように形成することが困難となっていた。例えば素子を実装するための配線を半導体基板上に形成した場合には、基板上に凹凸が形成されてしまう。基板上にこのような凹凸が形成されると、電子部品の接続の信頼性が低下する場合があり、また、電子部品の薄型化・小型化が困難となってしまう問題があった。
そこで、本発明では、上記の問題を解決した新規で有用な電子部品および電子部品の製造方法を提供することを統括的課題としている。
本発明の具体的な課題は、半導体基板を用いて形成する、薄型化された信頼性が良好な電子部品を提供することである。
本発明の第１の観点では、上記の課題を、接続層を介して貼り付けられる第１の半導体基板と第２の半導体基板とを貫通するビアホールを形成する工程と、前記ビアホールと連通する溝部を、前記接続層をエッチングストッパ層とする前記第２の半導体基板のパターンエッチングにより形成する工程と、前記ビアホールを埋設するビアプラグと、前記溝部を埋設するパターン配線とをメッキ法により一体的に形成する工程と、を有することを特徴とする電子部品の製造方法により、解決する。
また、本発明の第２の観点では、上記の課題を、第１の半導体基板と、前記第１の半導体基板に接続層を介して貼り付けられる第２の半導体基板と、前記第１の半導体基板を貫通するビアプラグと、前記第２の半導体基板を貫通するとともに、少なくとも一部が実質的に前記接続層に到達する、前記ビアプラグと一体的に形成されたパターン配線と、を有することを特徴とする電子部品により、解決する。
本発明によれば、半導体基板を用いて形成する、薄型化された信頼性が良好な電子部品を提供することが可能となる。
本発明による電子部品の製造方法は、接続層を介して貼り付けられる第１の半導体基板と第２の半導体基板とを貫通するビアホールを形成する工程と、前記ビアホールと連通する溝部を、前記接続層をエッチングストッパ層とする前記第２の半導体基板のパターンエッチングにより形成する工程と、前記ビアホールを埋設するビアプラグと、前記溝部を埋設するパターン配線とをメッキ法により一体的に形成する工程と、を有することを特徴としている。
すなわち、上記の製造方法では、２枚の半導体基板（例えばシリコン基板）を貼り合わせるための接続層が、パターン配線が形成される溝部の形成のためのエッチングストッパ層として用いられていることが特徴である。
このため、前記パターン配線を形成するための前記溝部を容易に形成することが可能となっている。また、上記の製造方法によれば、当該溝部に形成される前記パターン配線を前記第２の半導体基板の表面からはみ出さずに形成することが容易となる。例えば、前記パターン配線の表面は、前記第２の半導体基板の表面と略同一平面となるように、または前記第２の半導体基板の表面から凹むように形成される。
すなわち、上記のパターン配線は、前記第２の半導体基板に実質的に収納された構造となり、上記の電子部品を薄型化・小型化するとともに、パターン配線の信頼性を良好とすることが可能となる。
次に、上記の電子装置の製造方法の具体的な例について、図面に基づき説明する。
図１Ａ〜図１Ｄは、実施例１による電子部品の製造方法を手順を追って示したものである。また、上記の図１Ａ〜図１Ｄの工程の後に、さらに図１Ｅ〜図１Ｇの工程を実施してもよい。
まず、図１Ａに示す工程において、例えばシリコンよりなる第１の半導体基板（シリコン基板）１０１と、シリコンよりなる第２の半導体基板（シリコン基板）１０３とを、例えばシリコン酸化膜よりなる接続層１０２を介して押圧・加熱して貼り付ける。接続層１０２は、貼り合わせに先立って第１の半導体基板１０１側、または第２の半導体基板１０３側に形成しておくことが好ましい。また、上記の接続層１０２は、例えばシリコンの熱酸化などにより形成することができるが、接続層１０２の形成方法はこれに限定されず、プラズマＣＶＤ法、スパッタリング法など様々な方法で形成してもよい。
次に、図１Ｂに示す工程において、第２の半導体基板１０３上に開口部１０４Ａを有するマスクパターン１０４を形成する。上記のマスクパターン１０４は、例えばフィルム状のレジスト（ドライフィルムレジスト）の貼り付け、または液状レジストの塗布により形成したレジスト層を、フォトリソグラフィ法により現像・露光してパターニングし、形成することができる。
次に、上記のマスクパターン１０４をマスクにした第２の半導体基板１０３のパターンエッチング（ＲＩＥ、リアクティブ・イオン・エッチング）を行う。この場合、第２の半導体基板１０３を貫通して接続層１０２に到達するビアホールＨ１が形成される。また、第２の半導体基板１０３を構成するシリコンをエッチングする条件（ガス、プラズマ励起の電力、圧力など）では、通常はシリコン酸化膜よりなる接続層１０２のエッチング速度は著しく小さくなる。このため、エッチングは接続層１０２に到達した時点で、すなわち第２の半導体基板１０３を貫通した時点で実質的に一端停止する。
次に、図１Ｃに示す工程において、ビアホールＨ１の底面に露出する接続層１０２を、接続層１０２（例えばシリコン酸化膜）の組成に合わせた条件（ガス、プラズマ励起の電力、圧力など）でエッチングし、除去する。この後、再びエッチングの条件（ガス、プラズマ励起の電力、圧力など）をシリコンの場合に合わせて、第１の半導体基板１０１のパターンエッチング（ＲＩＥ）を行う。ここで、第１の半導体基板１０１、接続層１０２、第２の半導体基板１０３を貫通するビアホールＨ２が形成される。
次に、上記のマスクパターン１０４を剥離した後、第２の半導体基板１０３上に開口部１０５Ａを有するマスクパターン１０５を形成する。上記のマスクパターン１０５は、例えばフィルム状のレジストの貼り付け、または液状レジストの塗布により形成したレジスト層を、フォトリソグラフィ法により現像・露光してパターニングし、形成することができる。上記の開口部１０５Ａの形状（パターニング）は、後の工程で形成されるパターン配線（溝部）の形状に対応している。
次に、図１Ｄに示す工程において、上記のマスクパターン１０５をマスクにした第２の半導体基板１０３のパターンエッチング（ＲＩＥ）を行う。この結果、ビアホールＨ２に連通するとともに、第２の半導体基板１０３を貫通して接続層１０２に到達する溝部Ｔ１が形成される。
また、先に説明したように、第２の半導体基板１０３を構成するシリコンをエッチングする条件では、通常はシリコン酸化膜よりなる接続層１０２のエッチング速度は著しく小さくなる。このため、第２の半導体基板１０３のエッチングは接続層１０２に到達した時点で、すなわち第２の半導体基板１０３を貫通した時点で実質的に一端停止する。すなわち、接続層１０２は、溝部Ｔ１を形成する場合のエッチングストッパ層として機能することになる。
次に、上記のビアホールＨ２と溝部Ｔ１の内壁面を含む第１の半導体基板１０１と第２の半導体基板１０３の表面に、例えばシリコン酸化膜よりなる絶縁膜１０６を形成する。
次に、ビアホールＨ２を埋設するビアプラグ１０８と、溝部Ｔ１を埋設するパターン配線１０７とを、例えばＣｕのメッキ法により一体的に形成する。上記のビアプラグ１０８とパターン配線１０７を形成する場合には、以下のようにすればよい。まず絶縁膜１０６上に無電解メッキ法によるシード層（給電層）を形成し、当該シード層上にマスクパターンを形成した後、電解メッキ法によりビアプラグ１０８とパターン配線１０７を形成する。また、当該マスクパターンと、マスクパターンを除去することで露出する余剰なシード層は除去する。このようにして、図１Ｄに示す電子部品（配線基板）１００Ａを製造することができる。
上記の電子装置１００Ａは、それぞれＣｕよりなる、第１の半導体基板１０１を貫通するビアプラグ１０８と、第２の半導体基板１０３を貫通するとともに、少なくとも一部が実質的に接続層１０２に到達するパターン配線１０７と、を有している。
上記の半導体装置の製造方法においては、２枚の半導体基板（例えばシリコン基板）１０１，１０３を貼り合わせるための接続層１０２が、パターン配線１０７が形成される溝部の形成のためのエッチングストッパ層として用いられていることが特徴である。
このため、パターン配線１０７を形成するための溝部Ｔ１を容易に形成することが可能となっている。また、上記の製造方法によれば、溝部Ｔ１に形成されるパターン配線１０７を第２の半導体基板１０３の表面からはみ出さずに形成することが容易となる。例えば、パターン配線１０７の表面は、第２の半導体基板１０３の表面と略同一平面となるように、または第２の半導体基板１０３の表面から凹むように形成される。
すなわち、上記のパターン配線１０７は、第２の半導体基板１０３に実質的に収納された構造となり、上記の電子部品１００Ａを薄型化・小型化するとともに、パターン配線１０７の信頼性を良好とすることが可能となる。
例えば、上記の第１の半導体基板１０１と第２の半導体基板１０３がシリコン基板である場合、上記の接続層１０２としては、シリコン酸化膜（ＳｉＯ）や、シリコン窒化膜（ＳｉＮ）またはシリコン酸化膜に窒素や炭素が加えられた膜（ＳｉＯＮ，ＳｉＣＯ，ＳｉＣＯＮなど）を用いることができる。この場合、パターンエッチングおける基板（シリコン）と接続層（シリコン酸化膜など）のエッチング量の違いにより（エッチングの選択比により）、接続層１０２をエッチングのストッパ層として用いることが可能となり、上記の溝部Ｔ１、パターン配線１０７などを容易に形成することが可能となる。
なお、上記のように、２枚の半導体基板（ウェハ）が貼り合わせられて形成された基板をＳＯＩ（シリコン・オン・インシュレーター）基板、またはＳＯＩウェハと呼ぶ場合がある。
また、図１Ｄに示す工程の後で、さらに以下に示す工程を実施して電子素子（例えば半導体素子）を実装するために好適な構造を形成したり、または、さらに電子素子を実装して電子部品を構成してもよい。
例えば、図１Ｅに示す工程において、パターン配線１０７上と、ビアプラグ１０８上に、それぞれ、Ｎｉ／Ａｕ（Ａｕが外側となる、Ａｕ層とＮｉ層の積層構造）よりなる金属層１０９、１１０を形成する。この場合、パターン配線１０７上に形成される金属層１０９は、溝部から出っ張らないように、例えば金属層１０９の表面が第２の半導体基板１０３の表面と同一平面となるように形成されることが好ましい。
次に、図１Ｆに示す工程において、金属層１０９を覆うように第２の半導体基板１０３上に絶縁層１１１を形成する。さらに、絶縁層１１１を貫通するビアホールを形成し、当該ビアホールを埋設する、金属層１０９に接続されるビアプラグ１１２と、ビアプラグ１１２に接続されるパターン配線（電極パッド）１１３を形成する。この場合、パターン配線１１３は、絶縁層１１１を挟んでパターン配線１０７（金属層１０９）の上層に形成される。すなわち、本工程において実装される電子素子に接続される多層配線が形成されることになる。
次に、図１Ｇに示す工程において、バンプ１１５により電子素子（例えば半導体素子）１１４をパターン配線１１３に接続する。このようにして、図１Ｄに示した電子部品（配線基板）１００Ａに電子素子（半導体素子）１１４が実装されてなる電子部品１００を製造することができる。
また、上記の電子部品の製造方法では、第１の半導体基板１０１、第２の半導体基板１０３の所定の領域の一部を例にとって説明している。通常は第１の半導体基板１０１、第２の半導体基板１０３に、図１Ａ〜図１Ｃに示すような領域が格子状に複数形成され、図１Ｄ乃至図１Ｇのいずれかの工程において、第１の半導体基板１０１、第２の半導体基板１０３がダイシングにより切断されて個片化される。
また、図２Ａ〜図２Ｉは、実施例２による電子装置の製造方法を手順を追って示したものである。また、上記の図２Ａ〜図２Ｉの工程の後に、さらに図２Ｊ〜図２Ｍの工程を実施してもよい。
まず、図２Ａに示す工程において、図１Ａに示す工程と同様にして、第１の半導体基板２０１と、第２の半導体基板２０３とを、接続層２０２を介して押圧・加熱して貼り付ける。本実施例における第１の半導体基板２０１、第２の半導体基板２０３、接続層２０２は、実施例１の第１の半導体基板１０１、第２の半導体基板１０３、接続層１０２にそれぞれ相当する。
次に、図２Ｂに示す工程において、第２の半導体基板２０３上に開口部２０４Ａ，２０４Ｂを有するマスクパターン２０４を形成する。上記のマスクパターン２０４は、例えばフィルム状のレジスト（ドライフィルムレジスト）の貼り付け、または液状レジストの塗布により形成したレジスト層を、フォトリソグラフィ法により現像・露光してパターニングし、形成することができる。
次に、図２Ｃに示す工程において、上記のマスクパターン２０４をマスクにした第２の半導体基板２０３のパターンエッチング（ＲＩＥ）を行う。この場合、第２の半導体基板２０３を貫通して接続層２０２に到達する開口部ｈ１，ｈ２が形成される。上記の開口部ｈ１は後の工程において形成されるビアホール（ビアプラグ）に、開口部ｈ２は後の工程おいて形成される凹部（キャビティー、電子素子実装用）に対応している。
また、第２の半導体基板２０３を構成するシリコンをエッチングする条件では、通常はシリコン酸化膜よりなる接続層２０２のエッチング速度は著しく小さくなる。このため、エッチングは接続層２０２に到達した時点で、すなわち第２の半導体基板２０３を貫通した時点で実質的に一旦停止する。
次に、図２Ｄに示す工程において、開口部ｈ１の底部から露出する接続層２０２をエッチングにより除去する。この結果、接続層２０２には開口部ｈ４が形成され、第１の半導体基板２０１が露出する。同様に、開口部ｈ２の底部から露出する接続層２０２の一部を、例えば複数の円形状にパターンエッチングして除去し、開口部ｈ５を形成する。開口部ｈ５からは第１の半導体基板２０１が露出することになる。また、本工程における接続層２０２のパターンエッチングにおいては、レジストによるマスクパターンを用いてエッチングを行えばよい。当該エッチング終了後は、前記マスクパターンを剥離した後で、再びマスクパターン２０４に相当するマスクパターン（図中では同様に符号２０４で表示）を形成しておく。
次に、図２Ｅに示す工程において、マスクパターン２０４と、接続層２０２をマスクにしたパターンエッチングにより、第１の半導体基板２０１を所定の深さでエッチングする。この結果、図２Ｄに示した開口部ｈ１は、第２の半導体基板２０３を貫通するとともに、第１の半導体基板２０１に所定の深さで形成される開口部ｈ６となる。また、開口部ｈ６の形成と同時に、開口部ｈ２に連通する、第１の半導体基板２０１に所定の深さで形成される開口部ｈ７が形成される。
次に、図２Ｆに示す工程において、開口部ｈ２の底部に残った接続層２０２をエッチングにより除去する。さらに、マスクパターン２０４を除去した後、新たに第２の半導体基板２０３上に開口部２０５Ａ，２０５Ｂを有するマスクパターン２０５を形成する。この場合、開口部２０５Ａは後の工程において形成される溝部（パターン配線）に、開口部２０５Ｂは後の工程において形成される凹部に対応している。
次に、図２Ｇに示す工程において、上記のマスクパターン２０５をマスクにした第１の半導体基板２０１と第２の半導体基板２０３のパターンエッチング（ＲＩＥ）を行う。ここで、第１の半導体基板２０１と第２の半導体基板２０３を貫通するビアホールＢＨと、ビアホールＢＨに連通するとともに、第２の半導体基板２０３を貫通して接続層２０２に到達する溝部ＴＲが同時に形成される。
また、先に説明したように、シリコンをエッチングする条件では、通常はシリコン酸化膜よりなる接続層２０２のエッチング速度は著しく小さくなる。このため、第２の半導体基板２０３のエッチングは接続層２０２に到達した時点で、すなわち第２の半導体基板２０３を貫通した時点で実質的に一旦停止する。すなわち、接続層２０２は、溝部ＴＲを形成する場合のエッチングストッパ層として機能することになる。
また、本工程では、図２Ｆに示した開口部ｈ２は、第２の半導体基板２０３を貫通するとともに、第１の半導体基板２０１に所定の深さで形成される凹部（キャビティー）Ｃとなる。また、凹部Ｃの形成と同時に、凹部Ｃの底部の第１の半導体基板２０１を貫通するビアホールｂｈが形成される。
次に、図２Ｈに示す工程において、上記のビアホールＢＨ，ｂｈと溝部ＴＲ、凹部Ｃの内壁面を含む第１の半導体基板２０１と第２の半導体基板２０３の表面に、例えばシリコン酸化膜よりなる絶縁膜２０６を形成する。
次に、図２Ｉに示す工程において、ビアホールＢＨを埋設するビアプラグ２０８と、溝部ＴＲを埋設するパターン配線２０７とを、例えばＣｕのメッキ法により一体的に形成する。上記のビアプラグ２０８とパターン配線２０７を形成する場合には、以下のようにすればよい。まず絶縁膜２０６上に無電解メッキ法によるシード層（給電層）を形成し、当該シード層上にマスクパターンを形成した後、電解メッキ法によりビアプラグ２０８とパターン配線２０７を形成する。また、当該マスクパターンと、マスクパターンを除去することで露出する余剰なシード層は除去する。また、ビアプラグ２０８とパターン配線２０７と同時に、ビアホールｂｈを埋設するビアプラグ（素子実装用ビアプラグ）２０９を形成する。このようにして、図２Ｉに示す電子部品（配線基板）２００Ａを製造することができる。
上記の電子装置２００Ａは、それぞれＣｕよりなる、第１の半導体基板２０１を貫通するビアプラグ２０８と、第２の半導体基板２０３を貫通するとともに、少なくとも一部が実質的に接続層２０２に到達するパターン配線２０７と、を有している。さらに、電子装置２００Ａは、第１の半導体基板２０１と第２の半導体基板２０３に形成される、電子素子を実装するための凹部Ｃと、凹部Ｃの底部（第１の半導体基板２０１）を貫通する、電子素子が接続されるためのビアプラグ（素子実装用ビアプラグ）２０９とを有することを特徴としている。
上記の電子部品の製造方法は、実施例１の場合と同様の効果を奏することに加えて、電子素子（半導体素子）を実装するための凹部Ｃが形成されることが特徴である。このため、電子素子の実装や、さらには電子素子の凹部Ｃへの封止が容易となる。
また、図２Ｉに示す工程の後で、さらに以下に示す工程を実施して電子素子（例えば半導体素子）を実装するために好適な構造を形成したり、または、さらに電子素子を実装して電子部品を構成してもよい。
例えば、図２Ｊに示す工程において、パターン配線２０７上と、ビアプラグ２０８上に、それぞれ、Ｎｉ／Ａｕ（Ａｕが外側となる、Ａｕ層とＮｉ層の積層構造）よりなる金属層２１０、２１１を形成する。この場合、パターン配線２０７上に形成される金属層２１０は、溝部から出っ張らないように、例えば金属層２１０の表面が第２の半導体基板２０３の表面と同一平面となるように形成されることが好ましい。
また、上記と同様にして、ビアプラグ２０９の凹部Ｃに露出する側と、凹部Ｃに露出する側の反対側にも金属層２１２，２１３を形成する。
次に、図２Ｋに示す工程において、バンプ２１５により電子素子（例えば半導体素子）２１４を金属層２１２を介してビアプラグ２０９に接続する。このようにして、図２Ｋに示す、電子部品（配線基板）１００Ａに電子素子（半導体素子）２１４が実装されてなる電子部品を製造することができる。
また、さらに図２Ｌに示す工程において、電子素子２１４を凹部Ｃに封止してもよい。例えば、図２Ｌに示す工程において、陽極接合により、平板状の蓋部２１６を第２の半導体基板２０３に接合し、電子素子２１４を凹部Ｃに封止する。
例えば、電子素子２１４がＭＥＭＳ（メカニカル・エレクトロ・マイクロ・システム）素子である場合、電子素子２１４は所定の空間に封止（密閉）されて用いられることが好ましい。また、電子素子２１４が発光素子や受光素子などの光機能素子である場合もＭＥＭＳ素子の場合と同様に所定の空間に封止されて用いられることが好ましい。本実施例による電子素子の製造方法によれば、このような素子を容易に封止することが可能である。
例えば、シリコン酸化膜よりなる絶縁膜２０６に接するように蓋部２１６を陽極接合する場合、蓋部２１６はシリコンよりなることが好ましい。また、電子素子が光機能性素子（発光素子や受光素子）である場合、蓋部２１６は光透過性の材料であることが好ましい。例えば、蓋部２１６を構成する材料にガラスを用いる場合、陽極接合の前に所定の領域の絶縁膜２０６を剥離して、蓋部（ガラス）２１６と半導体基板２０３（シリコン）が直接接触するように構成することが好ましい。
上記の工程を経て、図２Ｍに示す、電子部品（配線基板）２００Ａの凹部Ｃに電子素子（半導体素子）２１４が封止されてなる電子部品２００を製造することができる。
また、上記の電子部品の製造方法では、第１の半導体基板２０１、第２の半導体基板２０３の所定の領域の一部を例にとって説明している。通常は第１の半導体基板２０１、第２の半導体基板２０３に、図２Ａ〜図２Ｈに示すような領域が格子状に複数形成され、図２Ｉ乃至図２Ｍのいずれかの工程において、第１の半導体基板２０１、第２の半導体基板２０３がダイシングにより切断されて個片化される。
以上、本発明を好ましい実施例について説明したが、本発明は上記の特定の実施例に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
例えば、配線基板に実装される電子素子は１個の場合に限定されず、複数の電子素子が実装されてもよい。この場合、電子素子はスタック（積層）されていてもよい。また、１つの電子部品に形成される凹部（キャビティー）は、１個の場合に限定されず、複数形成されてもよい。
また、上記の製造方法（電子部品）に用いる半導体基板は、シリコン基板に限定されず、他の半導体基板（例えばＳｉＧｅなど）であってもよい。
本発明によれば、半導体基板を用いて形成する、薄型化された信頼性が良好な電子部品を提供することが可能となる。
実施例１による電子部品の製造方法を示す図（その１）である。 実施例１による電子部品の製造方法を示す図（その２）である。 実施例１による電子部品の製造方法を示す図（その３）である。 実施例１による電子部品の製造方法を示す図（その４）である。 実施例１による電子部品の製造方法を示す図（その５）である。 実施例１による電子部品の製造方法を示す図（その６）である。 実施例１による電子部品の製造方法を示す図（その７）である。 実施例２による電子部品の製造方法を示す図（その１）である。 実施例２による電子部品の製造方法を示す図（その２）である。 実施例２による電子部品の製造方法を示す図（その３）である。 実施例２による電子部品の製造方法を示す図（その４）である。 実施例２による電子部品の製造方法を示す図（その５）である。 実施例２による電子部品の製造方法を示す図（その６）である。 実施例２による電子部品の製造方法を示す図（その７）である。 実施例２による電子部品の製造方法を示す図（その８）である。 実施例２による電子部品の製造方法を示す図（その９）である。 実施例２による電子部品の製造方法を示す図（その１０）である。 実施例２による電子部品の製造方法を示す図（その１１）である。 実施例２による電子部品の製造方法を示す図（その１２）である。 実施例２による電子部品の製造方法を示す図（その１３）である。
符号の説明
１００，１００Ａ，２００，２００Ａ 電子部品
１０１，１０３，２０１，２０３ 半導体基板
１０２，２０２ 接続層
１０４，１０５，２０４，２０５ マスクパターン
１０６，２０６ 絶縁膜
１０７，１１３，２０７ パターン配線
１０８，１１２，２０８，２０９ ビアプラグ
１０９，１１０，２１０，２１１，２１２，２１３ 金属層
１１１ 絶縁層
１１４，２１４ 電子素子
１１５，２１５ バンプ
Ｈ２，ＢＨ，ｂｈ ビアホール
Ｔ１，ＴＲ 溝部

Claims (10)

  1. 接続層を介して貼り付けられる第１の半導体基板と第２の半導体基板とを貫通するビアホールを形成する工程と、
    前記ビアホールと連通する溝部を、前記接続層をエッチングストッパ層とする前記第２の半導体基板のパターンエッチングにより形成する工程と、
    前記ビアホールを埋設するビアプラグと、前記溝部を埋設するパターン配線とをメッキ法により一体的に形成する工程と、を有することを特徴とする電子部品の製造方法。
  2. 前記パターン配線に接続される電子素子を実装する工程を有することを特徴とする請求項１記載の電子部品の製造方法。
  3. 電子素子を実装する凹部を前記第１の半導体基板と前記第２の半導体基板のパターンエッチングにより形成する工程と、
    前記凹部の底部を貫通する、前記凹部に実装される電子素子が接続される素子実装用ビアプラグを形成する工程と、を有することを特徴とする請求項１記載の電子部品の製造方法。
  4. 前記素子実装用ビアプラグに接続される電子素子を実装する工程を有することを特徴とする請求項３記載の電子部品の製造方法。
  5. 平板状の蓋部により、前記電子素子を前記凹部に封止する工程を有することを特徴とする請求項４記載の電子部品の製造方法。
  6. 第１の半導体基板と、
    前記第１の半導体基板に接続層を介して貼り付けられる第２の半導体基板と、
    前記第１の半導体基板を貫通するビアプラグと、
    前記第２の半導体基板を貫通するとともに、少なくとも一部が実質的に前記接続層に到達する、前記ビアプラグと一体的に形成されたパターン配線と、を有することを特徴とする電子部品。
  7. 前記パターン配線に接続される電子素子を有することを特徴とする請求項６記載の電子部品。
  8. 前記第１の半導体基板と前記第２の半導体基板に形成される、電子素子を実装する凹部と、
    前記凹部の底部を貫通する、前記電子素子が接続される素子実装用ビアプラグとを有することを特徴とする請求項６記載の電子部品。
  9. 前記素子実装用ビアプラグに接続される電子素子を有することを特徴とする請求項８記載の電子部品。
  10. 前記電子素子を前記凹部に封止する平板状の蓋部を有することを特徴とする請求項９記載の電子部品。
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