CN104505375A - 半导体封装结构 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 27
- 238000004806 packaging method and process Methods 0.000 title claims abstract description 23
- 239000004033 plastic Substances 0.000 claims abstract description 14
- 239000012785 packaging film Substances 0.000 claims abstract description 6
- 229920006280 packaging film Polymers 0.000 claims abstract description 6
- 238000005520 cutting process Methods 0.000 claims description 12
- 230000002093 peripheral effect Effects 0.000 claims description 4
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical group [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 3
- 229910052751 metal Inorganic materials 0.000 claims description 3
- 239000002184 metal Substances 0.000 claims description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 2
- 229910052782 aluminium Inorganic materials 0.000 claims description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 2
- 229910052802 copper Inorganic materials 0.000 claims description 2
- 239000010949 copper Substances 0.000 claims description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical group [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 2
- 229910052737 gold Inorganic materials 0.000 claims description 2
- 239000010931 gold Substances 0.000 claims description 2
- 238000003466 welding Methods 0.000 abstract description 6
- 238000009713 electroplating Methods 0.000 description 17
- 238000000034 method Methods 0.000 description 10
- 238000007747 plating Methods 0.000 description 9
- 239000004020 conductor Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000000465 moulding Methods 0.000 description 3
- 229910000679 solder Inorganic materials 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 230000004075 alteration Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000012858 packaging process Methods 0.000 description 1
- 239000000565 sealant Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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Abstract
本发明涉及一种半导体封装结构，包括：芯片、连接线、引脚和塑封膜，所述引脚设置于所述芯片外围，通过所述连接线与所述芯片连接，所述塑封膜封装所述芯片、连接线，所述引脚靠近所述芯片部分被所述塑封膜封装，远离所述另一部分露出；其中，所述引脚露出的部分，完全由电镀层包裹。引脚露出的部分都被电镀层包裹，切割面也被包裹，从而使后续焊接时增加焊接的牢靠程度。
Description
技术领域
本发明涉及半导体领域，尤其涉及一种半导体封装结构。
背景技术
在现有技术，如PQFN(Punch Quad Flat No-lead)四边扁平无引脚封装、PDFN(Punch Dual Flat No-lead)两边扁平无引脚封装、SON(Small-Outline No Lead)小型表面贴片式无引脚封装等，封装单元矩阵式排列于引线框架上，封装单元间通过框架上的连筋连接在一起，产品在电镀工序后再通过冲切的方式切除连筋进而使封装单元独立开来，切割面即为裸露的框架基材面。在将封装体焊接到主板的过程中，由于切割面裸露，因此无法与焊料(如含有锡的焊料)结合，使得封装体与主板间仅能通过地面进行焊接互联，焊接牢度较差。
发明内容
在下文中给出关于本发明的简要概述，以便提供关于本发明的某些方面的基本理解。应当理解，这个概述并不是关于本发明的穷举性概述。它并不是意图确定本发明的关键或重要部分，也不是意图限定本发明的范围。其目的仅仅是以简化的形式给出某些概念，以此作为稍后论述的更详细描述的前序。
本发明提供一种半导体封装结构，包括：芯片、连接线、引脚和塑封膜，所述引脚设置于所述芯片外围，通过所述连接线与所述芯片连接，所述塑封膜封装所述芯片、连接线，所述引脚靠近所述芯片部分被所述塑封膜封装，远离所述另一部分露出；其中，所述引脚露出的部分，完全由电镀层包裹。
本发明的半导体封装而机构引脚露出的部分都被电镀层包裹，切割面也被包裹，从而使后续焊接时增加焊接的牢靠程度。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明半导体封装结构的透视图；
图2为本发明半导体封装结构中框架的第一种实施例的结构示意图；
图3A为本发明半导体封装结构中框架的第二种实施例的结构示意图；
图3B为本发明半导体封装结构中框架另第三种实施例的结构示意图；
图4为本发明半导体封装结构中框架再一种实施例的结构示意图；
图5为本发明半导体封装结构的剖视图。
附图标记：
2-芯片；3-连接线；4-塑封膜；5-引脚；7-基岛；11-第一边框；
12-第二边框；13-第一连筋；14-第二连筋；16-导电架。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。在本发明的一个附图或一种实施方式中描述的元素和特征可以与一个或更多个其它附图或实施方式中示出的元素和特征相结合。应当注意，为了清楚的目的，附图和说明中省略了与本发明无关的、本领域普通技术人员已知的部件和处理的表示和描述。基于本发明中的实施例，本领域普通技术人员在没有付出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。
在本发明以下各实施例中，实施例的序号和/或先后顺序仅仅便于描述，不代表实施例的优劣。对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。
本发明涉及一种半导体封装结构，参见图1和图5，包括芯片2、连接线3、引脚5和塑封膜4，其中引脚设置在芯片的外围，并且通过连接线与芯片连接，这里所说的连接包括电连接。而塑封膜，将芯片、连接线封装，不过，为了后续芯片能与外界通信，引脚靠近芯片的一部分虽然被塑封膜封装，但是远离芯片的另一部分从塑封膜中露出。引脚露出的部分是需要与外界连接的，因此露出引脚的哪部分对于本领域技术人员来说是可以获知的。进一步，上述引脚露出的部分，还被电镀层完全包裹。需要注意，为了能够看清本发明半导体封装结构，图1中塑封膜适用虚线画出，以表示将其透明化，从而能够看清被其封装的芯片等结构。
可选的，上述电镀层为锡层；上述连接线为导电金属丝，例如可以为金、铜或铝，其可以通过打线(Wire Bonding)工艺完成。例如使用金属丝，利用热压或超声能源，完成芯片与引脚之间的连接。
在一种可选的实施方式中，电镀层分为外周电镀层，和断面电镀层；其中，断面电镀层，形成于所述引脚的切割面；切割面为所述引脚从封装框架上切割下来所形成的。
可选的，还具有基岛7，用于承接安装芯片，在基岛上还设置有与芯片接合的接合部。可以理解，具有基岛是为了承接安装芯片，如果没有基岛可以直接倒装芯片，与引脚通过导线连接，具体的方式下面会说明。
为了方便理解，下面说明封装框架的结构，该框架结构就是形成本发明半导体封装结构之前的框架。
参见图2、图3A和图3B，包括第一边框11、第二边框12、引脚5、连筋和导电架16，其中，第一边框11和第二边框12彼此相对设置，引脚5则设置在第一边框11和第二边框12之间，由连筋连通并固定，该连筋连通在第一边框11和第二边框12，以保证能够将引脚固定位置，并且该连筋还连通每个引脚，以保证在后续步骤中，每个引脚都可以被电镀；上述的导电架连通每个所述引脚。应该理解，引脚连通所述引脚，以保证每个引脚能够完成电镀，这里的电镀与上述通过连筋对引脚连通实现的电镀时两个电镀过程。
参见图5，图5示出的是半导体封装结构的剖视图，上述结构在应用时，会安装芯片，芯片的安装方式具有多种，下面会具体描述，芯片会与每个引脚连通，以实现芯片的功能，此后，通过连筋对引脚的连通，对引脚进行电镀(此处可以称为第一次电镀)，这样在引脚外周就形成了电镀层，此处可以称之为周面电镀层(图5中以A标记)；在形成周免电镀层之后，需要将连筋切除，切割面就直接外露，此时可以采用导电架，继续进行电镀(此处可以称为第二次电镀)，以使切割面也形成电镀层，此处可以称之为切面电镀层(图5中以B标记)。
下面说明芯片安装时两种可选的方式：
第一种，参见图4，上述的半导体封装框架具有基岛7，设置在第一边框11和第二边框12之间，该基岛用于承接并安装芯片。芯片设置在改基岛上，然后通过连通线将芯片与引脚连通，通过引脚实现芯片与其他设备的通信。
第二种，芯片可以直接倒装引脚之间，引脚直接与芯片连通，并且在半导体封装过程中还会使用塑封胶进行封装，因此倒装与引脚之上的芯片不会脱落、易坏。
在一种可选实施方式中，第一边框和第二边框之间具有用于封装芯片的封装区域，述连筋位于封装区域外，导电架部分位于所述封装区域内。这里需要理解，在实际使用中，会对安装芯片后会进行封装，然后对连筋进行切除，因此连筋必须是要设置在封装区域外，以避免被封装而不能切除。而导电架需要对切除连筋后的切割面继续电镀，其一部分就设置在封装区域内，另一部分在封装区域外，因为在封装区域外的部分要与第一边框或第二边框连接。如果导电架也在封装区域外，在最后切除该导电架时，从封装区域露出的引脚上又会出现没有电镀层的切割面。
连筋和引脚都具有多个，每个连筋连接并固定至少一个引脚。下面以连筋具有两个为例进行说明：
可选的，上述连筋具有两根，分别为第一连筋和第二连筋，这两根连筋彼此相对的设置在第一边框11和第二边框12之间。为了方便理解，可以认为第一边框11、第二边框12、第一连筋和第二连筋组成一个方形框架结构，当然，方形只是一种示例，其他形状同样可以适用于本发明。需要理解，上述连个连筋是示例性的说明，实际可以有多根连筋。
可选的导电架设置于第一连筋和所述第二连筋之间。这样，切除两个连筋时，不会连带导电架一起切除，保证了后续对切面的电镀。
图3A图3B上述多个引脚5，5可以都连通同一个连筋上，在具有多个连筋的情形下也可以分别连通于任意一连筋上。这些是根据具体需求而定。需要理解，这里提及的连筋(包括第一连筋和第二连筋)和第一边框11、第二边框12都是导体。这样连筋与引脚连通，目的是能够给引脚5外电镀形成电镀层。可以理解，因为引脚5具可以有多个，连筋需要确保与每个引脚5连通，以使每个引脚5都能被电镀成功。
同时，半导体封装框架还具有导电架16，与上述连筋的功能相似，该导电架16用于对引脚5进行第二次电镀。
可选的，连筋和导电架，都连通引脚，并且他们还与第一边框11和第二边框12连通，在电镀时可以给第一边框11和第二边框12通电，通过连筋和导电架实现对引脚的供电。
在一种可选的实施方式中，以连筋具有两个，引脚5具有八个为例，第一连筋13和第二连筋14分别连通四个引脚5，当然，这只是可选的实施方式，引脚5数量、与第一连筋13还是与第二连筋14的连通这些都是可以变化的，只要能够保证实现两次电镀即可用于本发明。
下面以两种情况，来说明导电架16与引脚5的连通形式：
情况一，导电架16的数量与引脚5的数量相同，每一个导电架16都将一个引脚5连通到第一边框11或第二边框12上，即导电架16与引脚5一一对应的连通，例如可以参见图3A和图3B中左侧的四个引脚与导电架的连接关系。每个引脚5进行电镀时都是独立的，即使其中一个导电架16发生故障，其他的引脚5还是可以继续完成电镀。当然，也可以不连通到第一边框11、第二边框12上，可以直接对导电架供电，实现对引脚的电镀。例如图3A中，左边的导电架16和引脚5，就是一个导电架连通一个引脚。
情况二，导电架16的数量小于引脚5的数量，可能至少一个导电架16将两个或两个以上的引脚连通到所述第一边框11或第二边框上，参见图3A或图3B右侧下三个引脚与导电架的连接关系。即，这种情况下，可能是几个引脚共用一个导电架16，这样能够节省制造成本，提供工作效率。例如图3A中右下角，一个导电架连通三个引脚。
需要注意，第一边框11和第二边框12也可以起到导电的作用，电镀时，可将这两两个边框通电，由于第一边框11和第二边框同时与第一连筋13、第二连筋14和导电架16连通，因此，使他们能够分别完成第一次电镀和第二次电镀。第一次电镀是指，由第一连筋、第二连筋完成的，对引脚外周电镀，当然，此时导电架16同样也将引脚和第一边框或第二边框连通，在第一电镀时，导电架16也是可以参与的。二次电镀，是指依次电镀后，将引脚与第一连筋、第二连筋切断，对切割面进行电镀，此时是通过导电架实现的。
下面介绍图3A和图3B所示出导电架不同的设置方式，图3A中左侧的导电架在竖直方向上相互重叠，他们可以是在竖直方向上呈台阶状分别连接引脚；而图3B中左侧的导电架则是在同一平面，他们可以再水平方向上呈呈台阶状分别连接引脚。
需要注意，图1和图2中的封装结构框架的形式与图3A、图3B的设置形式是不同的，这说明为满足不同的需求，框架结构可以进行调整，附图中结构都是可行的方式。另外，参见图5，在有基导的情形下，基导也可能会被电镀。
最后应说明的是：虽然以上已经详细说明了本发明及其优点，但是应当理解在不超出由所附的权利要求所限定的本发明的精神和范围的情况下可以进行各种改变、替代和变换。而且，本发明的范围不仅限于说明书所描述的过程、设备、手段、方法和步骤的具体实施例。本领域内的普通技术人员从本发明的公开内容将容易理解，根据本发明可以使用执行与在此所述的相应实施例基本相同的功能或者获得与其基本相同的结果的、现有和将来要被开发的过程、设备、手段、方法或者步骤。因此，所附的权利要求旨在在它们的范围内包括这样的过程、设备、手段、方法或者步骤。
Claims (6)
1.一种半导体封装结构，包括：芯片、连接线、引脚和塑封膜，其特征在于，
所述引脚设置于所述芯片外围，通过所述连接线与所述芯片连接，所述塑封膜封装所述芯片、连接线，所述引脚靠近所述芯片部分被所述塑封膜封装，远离所述另一部分露出；其中，
所述引脚露出的部分，完全由电镀层包裹。
2.根据权利要求1所述的半导体封装结构，其特征在于，
所述电镀层为锡层。
3.根据权利要求1所述的半导体封装结构，其特征在于，
所述连接线为导电金属丝；
所述导电金属丝为金、铜或铝。
4.根据权利要求1所述的半导体封装结构，其特征在于，
所述电镀层分为外周电镀层，和断面电镀层；其中，
所述外断面电镀层，形成于所述引脚的切割面；
所述切割面为所述引脚从封装框架上切割下来所形成的。
5.根据权利要求1所述的半导体封装结构，其特征在于，
所述半导体封装结构还具有基岛，所述基导用于承接并安装所述芯片。
6.根据权利要求5所述的半导体封装结构，其特征在于，
所述基岛上，还设置有用于与所述芯片接合的接合部。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410610293.5A CN104505375A (zh) | 2014-11-03 | 2014-11-03 | 半导体封装结构 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410610293.5A CN104505375A (zh) | 2014-11-03 | 2014-11-03 | 半导体封装结构 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN104505375A true CN104505375A (zh) | 2015-04-08 |
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ID=52947112
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201410610293.5A Pending CN104505375A (zh) | 2014-11-03 | 2014-11-03 | 半导体封装结构 |
Country Status (1)
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| CB02 | Change of applicant information |
Address after: 226006 Jiangsu Province, Nantong City Chongchuan District Chongchuan Road No. 288 Applicant after: Tongfu Microelectronics Co., Ltd. Address before: 226006 Jiangsu Province, Nantong City Chongchuan District Chongchuan Road No. 288 Applicant before: Fujitsu Microelectronics Co., Ltd., Nantong |
|
| COR | Change of bibliographic data | ||
| RJ01 | Rejection of invention patent application after publication | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20150408 |