CN105023849A - 无基板单层电镀封装结构及其制作方法 - Google Patents

无基板单层电镀封装结构及其制作方法 Download PDF

Info

Publication number
CN105023849A
CN105023849A CN201510341875.2A CN201510341875A CN105023849A CN 105023849 A CN105023849 A CN 105023849A CN 201510341875 A CN201510341875 A CN 201510341875A CN 105023849 A CN105023849 A CN 105023849A
Authority
CN
China
Prior art keywords
pin
dao
layer
chip
metal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201510341875.2A
Other languages
English (en)
Inventor
吴奇斌
吴靖宇
耿丛正
谢洁人
吴莹莹
吴涛
吕磊
郭峰
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Changjiang Electronics Technology Chuzhou Co Ltd
Original Assignee
Changjiang Electronics Technology Chuzhou Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Changjiang Electronics Technology Chuzhou Co Ltd filed Critical Changjiang Electronics Technology Chuzhou Co Ltd
Priority to CN201510341875.2A priority Critical patent/CN105023849A/zh
Publication of CN105023849A publication Critical patent/CN105023849A/zh
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93Batch processes
    • H01L24/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4821Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4825Connection or disconnection of other leads to or from flat leads, e.g. wires, bumps, other flat leads
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/49Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions wire-like arrangements or pins or rods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484Connecting portions
    • H01L2224/48463Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

本发明涉及一种无基板单层电镀封装结构,它包括基岛(1)和引脚(2),所述基岛(1)正面通过导电或不导电粘结物质设置有芯片(3),所述芯片(3)正面与引脚(2)正面之间用金属线(4)相连接,所述基岛(1)外围的区域、基岛(1)和引脚(2)之间的区域、基岛(1)和引脚(2)上部的区域以及芯片(3和金属线(4)外均包封有塑封料(5),在所述塑封料(5)背面的基岛(1)和引脚(2)以外的区域涂覆有绝缘材料(8)。在制程工艺中,设计使产品的引脚之间或引脚与基岛之间镀上金属联筋,供后续引脚与基岛电镀的导电作用,增加产品管脚的结构强度,提高产品的密封性能,保证产品的可靠性,实现超薄封装。

Description

无基板单层电镀封装结构及其制作方法
技术领域
本发明涉及一种无基板单层电镀封装结构及其制作方法。属于集成电路封装领域。
背景技术
集成电路封装目前一直朝着微小型化的发展趋势前进,其中一专利申请号201310445536.X,专利名称为一种AAQFN框架产品无铜扁平封装件及其制作工艺,介绍了一种新型的封装结构,由引线框架上面电镀银层形成线路层,芯片直接电性连接镀银线路层,除去多余的引线框架,背面涂覆绿油,完成较薄的封装体结构。
然而上述封装结构存在以下不足和缺陷:
1、产品外露管脚镀层为银,不能较好聚锡上板。
2、管脚的材质是单层银,银层结构较软,经过焊线制程,银层容易被破坏,从而引线可能会外露,影响产品的可靠性。
3、银层较薄,完成封装后产品密封性能差,水气可以从芯片与管脚处进入,影响产品的可靠性。
发明内容
本发明的目的在于克服上述不足,提供一种无基板单层电镀封装结构及其制作方法,先在基板上镀银或其他可用金属,镀出所需要的内部线路层,为了保证后续电镀的导电性,这些线路用联筋的方式进行联接,基板正面完成芯片封装后去除基板,最后进行塑封体背面电镀及处理形成外接线路,可以保护内部线路层,从而提高产品的封装可靠性和密封性。
本发明的目的是这样实现的:一种无基板单层电镀封装结构的制作方法,所述方法包括以下步骤:
步骤一、取金属基板
取一片厚度合适的金属基板;
步骤二、金属基板上表面镀金属线路层
在金属基板表面镀一层金属线路层, 形成相应的基岛和引脚线路,每个相邻单元的基岛与引脚或引脚与引脚之间通过联筋的方式进行连接;
步骤三、装片
在步骤二形成的基岛正面植入芯片;
步骤四、打线
在步骤三的芯片正面与引脚正面之间进行键合金属线作业;
步骤五、塑封
在步骤四中的金属基板正面采用塑封料进行塑封;
步骤六、化学蚀刻
对步骤五中金属基板背面进行化学蚀刻,化学蚀刻直至整块金属基板被完全蚀刻;
步骤七、电镀金属层
在步骤六中基岛和引脚线路的背面进行电镀金属层,形成外管脚和外露基岛;
步骤八、贴光阻膜及曝光显影作业
在步骤七形成的电镀金属层表面贴上可进行曝光显影的光阻膜,进行曝光显影形成需要的绝缘层图形;
步骤九、涂覆绝缘保护层
在步骤八的塑封料背面没有光阻膜的区域涂敷一层绝缘材料;
步骤十、去除光阻膜及切割成品
将步骤九中金属层表面的光阻膜去除,露出外管脚和外露基岛表面,同时对半成品进行切割作业,断开相邻单元基岛与引脚或引脚与引脚之间的联筋,使原本集成在一起并含有芯片的塑封体模块一颗颗切割独立开来,制得无基板封装结构。
一种利用上述方法制得的无基板单层电镀封装结构,包括基岛和引脚,基岛正面通过导电或不导电粘结物质设置有芯片,所述芯片正面与引脚正面之间用金属线相连接,所述基岛外围的区域、基岛和引脚之间的区域、基岛和引脚上部的区域以及芯片和金属线外均包封有塑封料,在所述基岛和引脚的背面分别设置有外露基岛和外管脚,在所述外露基岛和外管脚之间以及外侧区域涂覆有绝缘材料。
与现有技术相比,本发明的有益效果是:
1、在制程工艺中,设计使产品的引脚之间或引脚与基岛之间镀上金属联筋,供后续引脚与基岛电镀的导电作用;
2、完成封装后对产品引脚与基岛背面进行二次电镀,不仅增强了产品引脚与基岛的结构强度,而且可以保护引脚内部线路,提高产品的密封性能,保证产品的可靠性。
3、产品引脚可以根据产品功能需要进行线宽线距的灵活布线,而外管脚与外露基岛可以根据客户上板需求做成各种所需形状,从而整个产品的设计更加灵活,可以适应于大部分市场的需求。 
附图说明
图1—图10为本发明一种无基板单层电镀封装结构的制作方法的流程示意图。
图11为本发明一种无基板单层电镀封装结构的结构示意图。
其中:
基岛1、引脚2、芯片3、金属线4、塑封料5、外露基岛6、外管脚7、绝缘材料8。
具体实施方式
本发明涉及一种无基板单层电镀封装结构,该方法主要包括以下步骤:
步骤一、取金属基板
参见图1,取一片厚度合适的金属基板。
步骤二、金属基板上表面镀金属线路层
参见图2,在金属基板表面镀一层金属线路层, 形成相应的基岛和引脚线路,每个相邻单元的基岛与引脚或引脚与引脚之间通过联筋的方式进行连接,保证后续电镀的导电性能,所述金属线路层可采用金镍、铜镍金、铜镍钯金、钯金、银材、铜材中的一种或者多种,电镀方式可以是化学电镀也可以是电解电镀的方式。
步骤三、装片
参见图3,在步骤二形成的基岛正面植入芯片,在基岛正面涂覆导电或是不导电的粘结物质后将芯片与基岛接合。
步骤四、打线
参见图4,在步骤三的芯片正面与引脚正面之间进行键合金属线作业,所述金属线的材料采用金、银、铜、铝或是合金的材料,金属丝的形状可以是丝状也可以是带状。
步骤五、塑封
参见图5,在步骤四中的金属基板正面采用塑封料进行塑封,塑封方式可以采用模具灌胶方式、喷涂设备喷涂方式或是用贴膜方式。所述塑封料可以采用有填料物质或是无填料物质的环氧树脂。
步骤六、化学蚀刻
参见图6,对步骤五中金属基板背面进行化学蚀刻,化学蚀刻直至整块金属基板被完全蚀刻,蚀刻药水可以采用氯化铜或是氯化铁。
步骤七、电镀金属层
参见图7,在步骤六中基岛和引脚线路的背面进行电镀金属层,形成外管脚和外露基岛,镀层种类可以是铜镍金、铜镍银、钯金、金或铜等,电镀方法可以是化学电镀或是电解电镀。
步骤八、贴光阻膜及曝光显影作业
参见图8,在步骤七形成的外管脚和外露基岛表面贴上可进行曝光显影的光阻膜,目的是在后续作业时对金属层起到保护作用,光阻膜可以是干式光阻膜也可以是湿式光阻膜。
步骤九、涂覆绝缘保护层
参见图9,在步骤八的塑封料背面没有光阻膜的区域涂敷一层绝缘材料,起到绝缘、抗氧化、耐腐蚀等保护作用。
 步骤十、去除光阻膜及切割成品
参见图10,将步骤九中外管脚和外露基岛表面的光阻膜去除,露出外管脚和外露基岛表面,同时对半成品进行切割作业,断开相邻单元基岛与引脚或引脚与引脚之间的联筋,使原本集成在一起并含有芯片的塑封体模块一颗颗切割独立开来,制得无基板封装结构,可采用常规的钻石刀片以及常规的切割设备即可。
参见图11,为本发明涉及的一种无基板单层电镀封装结构,包括基岛1和引脚2,所述基岛1正面通过导电或不导电粘结物质设置有芯片3,所述芯片3正面与引脚2正面之间用金属线4相连接,所述基岛1外围的区域、基岛1和引脚2之间的区域、基岛1和引脚2上部的区域以及芯片3和金属线4外均包封有塑封料5,在所述基岛1和引脚2的背面分别设置有外露基岛6和外管脚7,在所述外露基岛6和外管脚7之间以及外侧区域涂覆有绝缘材料8。

Claims (2)

1.一种无基板单层电镀封装结构的制作方法,其特征在于所述方法包括以下步骤:
步骤一、取金属基板
取一片厚度合适的金属基板;
步骤二、金属基板上表面镀金属线路层
在金属基板表面镀一层金属线路层, 形成相应的基岛和引脚线路,每个相邻单元的基岛与引脚或引脚与引脚之间通过联筋的方式进行连接;
步骤三、装片
在步骤二形成的基岛正面植入芯片;
步骤四、打线
在步骤三的芯片正面与引脚正面之间进行键合金属线作业;
步骤五、塑封
在步骤四中的金属基板正面采用塑封料进行塑封;
步骤六、化学蚀刻
对步骤五中金属基板背面进行化学蚀刻;
步骤七、电镀金属层
在步骤六中基岛和引脚线路的背面进行电镀金属层,形成外管脚和外露基岛;
步骤八、贴光阻膜及曝光显影作业
在步骤七形成的电镀金属层表面贴上可进行曝光显影的光阻膜,进行曝光显影形成需要的绝缘层图形;
步骤九、涂覆绝缘保护层
在步骤八的塑封料背面没有光阻膜的区域涂敷一层绝缘材料;
步骤十、去除光阻膜及切割成品
将步骤九中金属层表面的光阻膜去除,露出外管脚和外露基岛表面,同时对半成品进行切割作业,断开相邻单元基岛与引脚或引脚与引脚之间的联筋,使原本集成在一起并含有芯片的塑封体模块一颗颗切割独立开来,制得无基板封装结构。
2.一种利用权利要求1所述的方法制得的无基板单层电镀封装结构,其特征在于它包括基岛(1)和引脚(2),所述基岛(1)正面通过导电或不导电粘结物质设置有芯片(3),所述芯片(3)正面与引脚(2)正面之间用金属线(4)相连接,所述基岛(1)外围的区域、基岛(1)和引脚(2)之间的区域、基岛(1)和引脚(2)上部的区域以及芯片(3和金属线(4)外均包封有塑封料(5),在所述基岛(1)和引脚(2)的背面分别设置有外露基岛(6)和外管脚(7),在所述外露基岛(6)和外管脚(7)之间以及外侧区域涂覆有绝缘材料(8)。
CN201510341875.2A 2015-06-18 2015-06-18 无基板单层电镀封装结构及其制作方法 Pending CN105023849A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201510341875.2A CN105023849A (zh) 2015-06-18 2015-06-18 无基板单层电镀封装结构及其制作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201510341875.2A CN105023849A (zh) 2015-06-18 2015-06-18 无基板单层电镀封装结构及其制作方法

Publications (1)

Publication Number Publication Date
CN105023849A true CN105023849A (zh) 2015-11-04

Family

ID=54413718

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510341875.2A Pending CN105023849A (zh) 2015-06-18 2015-06-18 无基板单层电镀封装结构及其制作方法

Country Status (1)

Country Link
CN (1) CN105023849A (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111653542A (zh) * 2020-06-17 2020-09-11 佛山市蓝箭电子股份有限公司 一种半导体封装引线框架
CN118398589A (zh) * 2024-06-28 2024-07-26 苏州元脑智能科技有限公司 一种bga芯片封装结构和测试方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013078750A1 (en) * 2011-11-30 2013-06-06 Jiangsu Changjiang Electronics Technology Co. Ltd First-plating-then-etching quad flat no-lead (qfn) packaging structures and method for manufacturing the same
CN103400778A (zh) * 2013-08-06 2013-11-20 江苏长电科技股份有限公司 先蚀后封无源器件三维系统级金属线路板结构及工艺方法
CN103474406A (zh) * 2013-09-27 2013-12-25 华天科技(西安)有限公司 一种aaqfn框架产品无铜扁平封装件及其制作工艺
CN104505375A (zh) * 2014-11-03 2015-04-08 南通富士通微电子股份有限公司 半导体封装结构

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013078750A1 (en) * 2011-11-30 2013-06-06 Jiangsu Changjiang Electronics Technology Co. Ltd First-plating-then-etching quad flat no-lead (qfn) packaging structures and method for manufacturing the same
CN103400778A (zh) * 2013-08-06 2013-11-20 江苏长电科技股份有限公司 先蚀后封无源器件三维系统级金属线路板结构及工艺方法
CN103474406A (zh) * 2013-09-27 2013-12-25 华天科技(西安)有限公司 一种aaqfn框架产品无铜扁平封装件及其制作工艺
CN104505375A (zh) * 2014-11-03 2015-04-08 南通富士通微电子股份有限公司 半导体封装结构

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111653542A (zh) * 2020-06-17 2020-09-11 佛山市蓝箭电子股份有限公司 一种半导体封装引线框架
CN118398589A (zh) * 2024-06-28 2024-07-26 苏州元脑智能科技有限公司 一种bga芯片封装结构和测试方法

Similar Documents

Publication Publication Date Title
US10074614B2 (en) EMI/RFI shielding for semiconductor device packages
CN207781575U (zh) 经封装的电子装置
CN103824836B (zh) 半导体承载元件及半导体封装件
TWI591775B (zh) 樹脂密封型半導體裝置及其製造方法
CN101252096B (zh) 芯片封装结构以及其制作方法
TW200818458A (en) Stackable packages for three-dimensional packaging of semiconductor dice
WO2015017959A1 (en) First-packaged and later-etched three-dimensional flip-chip system-in-package structure and processing method therefor
TWM558999U (zh) 發光封裝元件
TWI479580B (zh) 四方平面無導腳半導體封裝件及其製法
CN105023849A (zh) 无基板单层电镀封装结构及其制作方法
TWI661509B (zh) 晶片封裝方法及晶片封裝結構
CN107342354A (zh) 一种ic封装工艺
CN105355567A (zh) 双面蚀刻水滴凸点式封装结构及其工艺方法
JP2017163106A (ja) リードフレーム集合基板及び半導体装置集合体
JP6676854B2 (ja) リードフレーム、並びにリードフレーム及び半導体装置の製造方法
CN106876340B (zh) 半导体封装结构及其制作方法
CN106486382B (zh) 封装基板、封装结构及其制作方法
CN103441078B (zh) 先封后蚀三维系统级芯片正装堆叠封装结构及工艺方法
CN104916607A (zh) 无基板超薄封装结构及其制作方法
US6940183B1 (en) Compound filled in lead IC packaging product
CN105206594A (zh) 单面蚀刻水滴凸点式封装结构及其工艺方法
CN204720440U (zh) 无基板超薄单层电镀封装结构
CN110690191A (zh) 一种双面芯片封装结构及封装方法
CN204375727U (zh) 一种高散热芯片嵌入式重布线封装结构
CN217641294U (zh) 嵌入式封装结构

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication

Application publication date: 20151104

RJ01 Rejection of invention patent application after publication