CN104471707B - 半导体模块 - Google Patents

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Abstract

本发明提供一种在提高元器件安装密度实现多功能化的同时，其高度得以降低的模块。虽然通过分别在布线基板(101)的两个主面(101a、101b)安装半导体基板(104)和贴片元器件(105)等元器件来力图实现模块(100)的多功能化，但由于能够将第1元器件层(102)的厚度Ha形成得比第2元器件层(103)的厚度要薄，因此，能够在提高元器件安装密度从而力图实现多功能化的同时，提供高度较低的模块(100)。其中，该第1元器件层(102)是通过以面朝下的方式在布线基板(101)的一个主面(101a)上仅安装半导体基板(104)而形成得到的，该第2元器件层(103)是通过在布线基板(101)的另一个主面(101b)安装多个贴片元器件(105)而形成得到的。

Description

半导体模块
技术领域
本发明涉及在布线基板的两个主面分别安装元器件而构成的模块。
背景技术
以往，已知有以下结构作为搭载于移动电话、移动信息终端等信息通信终端的模块，即：如图6所示的现有的模块500那样，在立设有外部连接用的柱状的连接端子502(电极柱)的布线基板501的一个主面上以面朝下的方式安装的、且与连接端子502电连接的半导体基板503被树脂层504覆盖。这种模块500例如按下述方式形成。即，在立设有连接端子502的布线基板501的一个主面上以面朝下的方式安装半导体基板503之后，在布线基板501的一个主面上以覆盖连接端子502和半导体基板503的方式填充树脂，由此形成树脂层504。接着，对树脂层504的上表面进行研磨或磨削，使得连接端子502的上端面和半导体基板503的背面露出，由此来完成模块500。
现有技术文献
专利文献
专利文献1：日本专利特开2002－343904号(段落0013，参照图1等)
发明内容
发明所要解决的技术问题
然而，近年来，信息通信终端的小型、薄型化以及多功能化急速发展，因此，作为搭载于信息通信终端的模块，在通过提高元器件安装密度来力图实现多功能化的同时，还希望能够得到高度得以抑制的模块。此外，在提高元器件安装密度力图实现模块的多功能化的情况下，在信息通信终端所搭载的模块中，来自安装于该模块的半导体基板上所形成的规定的电气电路的无用辐射有可能会影响到安装于模块的其他元器件、及搭载于信息通信终端的其他模块等，因此需要采用适当的对策。
本发明是鉴于上述问题完成的，其第1目的在于提供一种在提高元器件安装密度来力图实现多功能化的同时，其高度得以降低的模块。本发明的第2目的在于提供一种能够抑制来自安装于模块的半导体基板的无用辐射的影响的技术。
解决技术问题所采用的技术方案
为了达成上述第1目的，本发明的模块通过在布线基板的两个主面分别安装元器件而构成，该模块的特征在于，包括：第1元器件层，该第1元器件层设置于所述布线基板的一个主面，通过在该一个主面以面朝下的方式仅安装半导体基板作为所述元器件而形成；以及第2元器件层，该第2元器件层设置于所述布线基板的另一个主面，通过在该另一个主面安装多个所述元器件而形成，所述第1元器件层的厚度形成得比所述第2元器件层的厚度要薄。
在由此构成的发明中，通过分别在布线基板的两个主面安装元器件，从而元器件安装密度得以提高，实现了模块的多功能化。另一方面，设置于布线基板的一个主面的第1元器件层的厚度形成得比设置于布线基板的另一个主面的第2元器件层的厚度要薄，该第1元器件层是通过在该一个主面以面朝下的方式仅安装半导体基板作为元器件而形成得到的，该第2元器件层是通过在该另一个主面安装多个元器件而形成得到的。
即，即使对以面朝下的方式安装于布线基板的一个主面的半导体基板的背面侧进行研磨或磨削，半导体基板的电气特性也不会发生较大变化，因此，可通过对该半导体基板的背面侧进行研磨或磨削来削薄半导体基板，而不会损伤表面侧所形成的规定的电气电路。由此，由于设置于布线基板的一个主面的第1元器件层是通过以面朝下的方式仅安装半导体基板作为元器件而形成的，因此，通过对第1元器件层的半导体基板的背面侧进行研磨或磨削，使得半导体基板变薄，从而能够将第1元器件层的厚度形成得比第2元器件层的厚度要薄。
因此，虽然通过在布线基板的两个主面分别安装元器件来实现多功能化，但由于将第1元器件层的厚度形成得比第2元器件层的厚度要薄，因而能够提供一种在提高元器件安装密度实现多功能化的同时，其高度得以降低的模块。其中，所述第1元器件层是通过以面朝下的方式仅将半导体基板安装到布线基板的一个主面而形成的，所述第2元器件层是通过在布线基板的另一个主面安装多个元器件而形成的。
所述第1元器件层的厚度可以比安装于所述布线基板的另一个主面侧的各个所述元器件中的从该另一个主面突起的高度最低的所述元器件的高度要薄。
根据这种结构，由于第1元器件层的厚度形成得比安装于布线基板的另一个主面侧的各个元器件中的从该另一个主面突起的高度最低的元器件的高度要薄，因此，能够进一步有效地降低模块的高度。
为了达成上述第2目的，本发明的模块的特征在于，所述第1元器件层包括外部连接用的多个柱状的连接端子，该连接端子立设于所述布线基板的一个主面、且与安装于该一个主面的所述半导体基板电连接的外部连接用的多个柱状的连接端子，多个所述连接端子包含有接地用的端子。
在具有上述结构的发明中，第1元器件层包括外部连接用的多个柱状的连接端子，该连接端子立设于布线基板的一个主面，且与安装于该一个主面的半导体基板电连接，多个连接端子包含有接地用的端子，由于第1元器件层形成得比第2元器件层要薄，因此，与外部连接用的各连接端子设置于第2元器件层的情况相比，各连接端子形成得较短。
因此，通过将包含有接地用的端子的外部连接用的多个连接端子形成得较短，使得各连接端子的寄生电感减小，因此，能够在将模块搭载于外部的母基板等时强化外部的接地电极与半导体基板之间的电连接。在将模块搭载到外部的母基板等时，形成得较薄的第1元器件层所具备的半导体基板配置在母基板与模块的布线基板之间，且靠近配置于该两个基板所具备的接地电极，因此来自半导体基板的无用辐射易于被母基板和布线基板的接地电极吸收，从而能够抑制来自安装于模块的半导体基板的无用辐射的影响。
可以使安装于所述两个主面的各个所述元器件中，安装于所述布线基板的一个主面的所述半导体基板的俯视面积与其他的各个所述元器件的俯视面积相比为最大。
若具有上述结构，则由于设置于布线基板的一个主面的第1元器件层形成得比设置于另一个主面的第2元器件层要薄，形成得较薄的第1元器件层所具备的半导体基板的俯视面积与其他的各个元器件的俯视面积相比形成为最大，因此，能够防止因布线基板翘曲而引起的模块发生翘曲。
所述第1元器件层包括以所述布线基板的一个主面侧的所述半导体基板的背面露出的方式覆盖所述半导体基板的侧面、且设置于该一个主面的第1树脂层，所述第2元器件层包括覆盖所述布线基板的另一个主面侧的各个所述元器件、且设置于该另一个主面的第2树脂层，形成所述第1树脂层的树脂的线膨胀系数大于形成所述第2树脂层的树脂的线膨胀系数。
根据上述结构，由于第1元器件层所具备的第1树脂层形成得比第2元器件层所具备的第2树脂层要薄，第1树脂层由线膨胀系数比形成第2树脂层的树脂要大的树脂形成，因此，能够缩小厚度较薄的第1树脂层的收缩力的大小、与厚度较厚的第2树脂层的收缩力的大小之间的差，从而能够抑制模块因树脂的收缩而发生翘曲。
可以在与所述布线基板的一个主面相对的所述半导体基板的表面形成规定的电气电路，所述布线基板的另一个主面侧的各个所述元器件可包含有陶瓷层叠贴片元器件。
若采用这种结构，则布线基板的另一个主面侧的各个元器件中包含有无法通过研磨或磨削等来进行削薄的陶瓷层叠贴片元器件，从而无法将第2元器件层的厚度形成得比该贴片元器件的高度要薄，然而，通过将作为元器件仅安装半导体基板而形成的第1元器件层的厚度形成得比第2元器件层的厚度要薄，从而能够提供高度得以降低的实用的模块。
发明效果
根据本发明，通过将第1元器件层的厚度形成得比第2元器件层的厚度要薄，从而能够提供一种在提高元器件安装密度实现多功能化的同时，其高度得以降低的模块。其中，所述第1元器件层是通过以面朝下的方式仅将半导体基板安装到布线基板的一个主面而形成的，所述第2元器件层是通过在布线基板的另一个主面安装多个元器件而形成的。
附图说明
图1是表示具备本发明所涉及的模块的模块搭载装置的图。
图2是表示图1的模块搭载装置所具备的模块的制造方法的图，图2(a)～图2(e)分别示出不同的状态。
图3是表示连接端子的一个示例的主要部分放大图。
图4是表示连接端子的其他示例的主要部分放大图。
图5是表示模块的变形例的图。
图6是现有模块的剖视图。
具体实施方式
参照图1～图3对本发明的一实施方式进行说明。图1是表示具备本发明所涉及的模块的模块搭载装置的图，图2是表示图1的模块搭载装置所具备的模块的制造方法的图，图2(a)～图2(e)分别示出不同的状态。图3是表示连接端子的一个示例的主要部分放大图。
(模块搭载装置)
模块搭载装置1如图1所示，包括：母基板2、安装于母基板2的模块100、以及用于保护母基板2与模块100之间的连接部的由树脂形成的底部填充树脂层3，该模块搭载装置1搭载于移动电话、移动信息终端等信息通信终端。
母基板2的内部设置有包括接地用的接地电极的布线图案(省略图示)，布线图案经由过孔导体(省略图示)等与形成于母基板2的安装面2a的安装用电极2b相连接。母基板2由玻璃环氧树脂或液晶聚合物等树脂材料、陶瓷材料等一般的基板形成用材料形成。布线图案和过孔导体由Ag或Cu、Au等导电材料形成，通过利用过孔导体等连接布线图案，可在母基板2内形成各种电气电路。
通过利用焊料H将形成于外部连接用的连接端子106的前端面和半导体基板104的背面的金属膜109连接至母基板2的安装用电极2b，可将模块100安装到安装面2a。在本实施方式中，形成于半导体基板104的背面的金属膜109通过焊料H与连接至设置于母基板2的电极的安装用电极2b相连接。
底部填充树脂层3通过向安装于母基板2的安装面2a的模块100与母基板2之间的间隙填充例如环氧树脂而形成。
(模块)
模块100是通过在布线基板101的两个主面101a、101b分别安装半导体基板104、陶瓷层叠贴片元器件105等元器件，从而作为Bluetooth(注册商标)模块、无线LAN模块、天线开关模块等高频模块而形成的模块，模块100如图1所示，包括：布线基板101；第1元器件层102，该第1元器件层102设置于布线基板101的一个主面101a，通过在该一个主面101a以面朝下的方式仅安装半导体基板104作为元器件来形成；以及第2元器件层103，该第2元器件层103设置于布线基板101的另一个主面101b，通过在该另一个主面101b安装多个贴片元器件105来形成。
布线基板101由玻璃环氧树脂或液晶聚合物等树脂基板、陶瓷(LTCC)基板、玻璃基板等一般的基板构成，根据模块100的使用目的，布线基板101可以形成为单层基板，也可以形成为多层基板。在布线基板101的两个主面101a、101b形成有用于安装元器件等的多个安装用电极101c，各安装用电极101c经由过孔导体(省略图示)等与包括设置于布线基板101的内部的由Ag或Cu、Au等导电材料形成的接地电极等的布线图案(省略图示)电连接。
例如，在布线基板101由LTCC(Low Temperature Co-fired Ceramics：低温烧结陶瓷基板)多层基板形成的情况下，布线基板101按下述方式形成。即，首先，准备陶瓷生片，该陶瓷生片通过将氧化铝及玻璃等混合粉末与有机粘合剂及溶剂等混合在一起的浆料形成为片状而得到。接着，通过在该陶瓷生片的规定位置利用激光加工等形成过孔，并向该过孔填充包含有Ag、Cu等的导体糊料，由此来形成层间连接用的过孔导体，并且，通过使用导体糊料来进行印刷，来形成各种布线图案。接着，对各陶瓷生片进行层叠，压接，在大约1000℃左右的较低温度对由此形成的陶瓷层叠体进行所谓的低温烧结，从而形成布线基板101。
第1元器件层102通过在布线基板101的一个主面101a上立设多个棒状的Cu等金属构件而形成得到，该第1元器件层102包括外部连接用的柱状的多个连接端子106，该多个连接端子106与安装于一个主面101a的半导体基板104电连接，各连接端子106中的至少一个形成为接地用的端子。并且，通过在第1元器件层102所具备的半导体基板104的与布线基板101的一个主面101a相对的表面形成省略图示的规定的电气电路，来构成对RF信号、基带信号进行处理的系统IC。半导体基板104具有从Si等半导体晶圆切出的裸片结构或晶圆级芯片尺寸封装(WL-CSP)结构，且以面朝下的方式安装到布线基板101的一个主面101a。
第1元器件层102包括第1树脂层107，该第1树脂层107通过以使得安装于布线基板101的一个主面101a的半导体基板104的背面、以及连接端子106的前端面露出的方式向该一个主面101a填充环氧树脂等一般的模塑用树脂来得到，该第1树脂层107覆盖半导体基板104和连接端子106的侧面，并设置于该一个主面101a。在本实施方式中，如图1所示，第1树脂层107形成为覆盖半导体基板104和连接端子106各自的侧面的一部分，使得半导体基板104的背面侧的端部以及连接端子106的前端部露出。即，第1树脂层107形成为使得半导体基板104的背面侧的端部与连接端子106的前端部分别从第1树脂层107的表面突出。
第1树脂层107表面的与半导体基板104的侧面相接触的接触部分如图1中用虚线包围的区域A所示，形成为半导体基板104的侧面的从该半导体基板104的背面侧的端缘向第1树脂层107边缘扩大的圆角状。对半导体基板104的从第1树脂层107的表面突出的部分的角部进行了倒角处理(省略图示)。
通过实施镀Ni/Au，在从第1树脂层107露出的半导体基板104的背面以及连接端子106的前端面形成有金属膜109。本实施方式中，如图1所示，将安装于布线基板101的一个主面101a的状态下的半导体基板104以及连接端子106各自的从一个主面101a突起的高度形成为相同的高度Ha(第1元器件层102的厚度)。
第2元器件层103包括第2树脂层108，该第2树脂层108通过向布线基板101的另一个主面101b填充环氧树脂等一般的模塑用树脂而得到，覆盖各贴片元器件105，并设置于该另一个主面101b。包含贴片电容器、贴片电感器、贴片电阻等各贴片元器件105通过使用焊料H这样的一般的表面安装技术安装到布线基板101的另一个主面101b。在本实施方式中，第2树脂层108设置为覆盖安装于布线基板101的另一个主面101b的各贴片元器件105，因此，第2树脂层108的厚度成为第2元器件层103的厚度。
在本实施方式中，如图2所示，第2元器件层103包含有多个贴片元器件105，该多个贴片元器件105在安装于布线基板101的另一个主面101b的状态下从该另一个主面101b突起的高度各不相同。于是，通过将第1元器件层102的厚度Ha形成得比安装于布线基板101的另一个主面101b的各贴片元器件105中从该另一个主面101b突起的高度最低的贴片元器件105的高度Hb要薄，从而使得第1元器件层102的厚度形成得比第2元器件层103的厚度要薄。
本实施方式中，在安装于布线基板101的两个主面101a、101b的各元器件中，形成为与各贴片元器件105的俯视面积相比，安装于布线基板101的一个主面101a的半导体基板104的俯视面积为最大。若采用上述结构，则设置于布线基板101的一个主面101a的第1元器件层102形成得比设置于另一个主面101b的第2元器件层103要薄，形成得较薄的第1元器件层102所具备的半导体基板104的俯视面积与其他的各贴片元器件105的俯视面积相比，形成得最大，且半导体基板104比树脂要硬，因此，能够抑制以下情况，即，各树脂层107、108在固化时收缩使得布线基板101翘曲，进而导致模块100翘曲。
在该情况下，只要使形成第1元器件层102的第1树脂层107的树脂的线膨胀系数大于形成第2元器件层103的第2树脂层108的树脂的线膨胀系数即可。根据这种结构，第1元器件层102所具备的第1树脂层107形成得比第2元器件层103所具备的第2树脂层108要薄，第1树脂层107由线膨胀系数比形成第2树脂层108的树脂大的树脂形成，由此，厚度较薄的第1树脂层107固化时的收缩力的大小、与厚度较厚的第2树脂层108固化时的收缩力的大小之间的差变小，能够取得从两个主面101a、101b侧施加到布线基板101上的拉伸力的平衡，从而能够抑制因分别形成各树脂层107、108的树脂收缩而导致的模块100发生翘曲的情况。
另外，可以以连接端子106从布线基板101的一个主面101a突起的高度高于半导体基板104的从一个主面101a突起的高度的方式形成连接端子106。通过按上述方式形成连接端子106，能够在将模块100安装到母基板2等时，使得半导体基板104不会成为妨碍，从而提高了模块100的安装性。
另外，可以以使得半导体基板104的从布线基板101的一个主面101a突起的高度高于连接端子106的从一个主面101a突起的高度的方式形成连接端子106。在该情况下，由于将模块100连接到母基板2时的半导体基板104的背面与母基板2的安装面2a之间的距离变短，因此，能够经由形成于母基板2的面状的接地电极(省略图示)等容易地对模块100产生的热量进行散热，从而能够提高模块100的散热特性。在利用焊料H来连接母基板2的安装用电极2b与连接端子106的情况下，由于母基板2与连接端子106之间的距离大于母基板2与半导体基板104之间的距离，因此，能够确保母基板2与连接端子106之间的间隙，从而不会对用于接合母基板2和连接端子106的焊料H进行按压，焊料H不易从接合部分溢出，因此，能够防止相邻的连接端子106、安装用电极2b彼此之间因为熔融的焊料H而发生短路。
(模块的制造方法)
下面，对模块100的制造方法的一个示例进行说明。
首先，如图2(a)所示，准备以下布线基板101，在该布线基板101的内部设置形成接地用的接地电极等的布线图案，并且在该布线基板101的两个主面101a、101b设置经由过孔导体等与该布线图案电连接的安装用电极101c(布线基板准备工序)。接着，如图2(b)所示，通过焊料H将半导体基板104和各贴片元器件105、以及形成连接端子106的棒状的金属构件表面安装到设置于布线基板101的两个主面101a、101b的各安装用电极101中各相应的安装用电极101c上(元器件安装工序)。半导体基板104以面朝下的倒装芯片方式安装于布线基板101的一个主面101a的安装用电极101c，各贴片元器件105通过公知的表面安装技术安装于布线基板101的另一个主面101b。
接着，如图2(c)所示，通过向布线基板101的一个主面101a填充树脂来形成覆盖半导体基板104和连接端子106的第1树脂层107，通过向另一个主面101b填充树脂来形成覆盖各贴片元器件105的第2树脂层108(树脂层形成工序)。具体而言，各树脂层107、108可利用分配器填充树脂来形成，或者可利用传递模技术或压模技术来形成，或者通过利用树脂片材包裹布线基板101的两个主面101a、101b来形成。
如上所述，通过图2(a)～图2(c)所示的工序(布线基板准备工序～树脂层形成工序)，准备模块坯体，在该模块坯体内，半导体基板104和各贴片元器件105分别埋设到各树脂层107、108中，柱状的连接端子106以立设于布线基板101的一个主面101a的状态配置在第1树脂层107内(参照图2(c))。
接着，如图2(d)所示，通过对模块坯体的第1树脂层107的表面进行研磨或磨削，来去除树脂的一部分，以使得半导体基板104的背面侧的端部和连接端子106的前端部从第1树脂层107的表面露出(去除工序)。在通过研磨去除第1树脂层107的树脂的情况下，优选为实施使用杯形砂轮的研磨、使用松散磨粒的磨盘研磨、基于喷沙的去除工序。即，通过调整松散磨粒的粒径、材质等，与半导体基板104的背面和连接端子106的前端面相比，能够从第1元器件层102优先对形成第1树脂层107的树脂进行研磨从而将其去除。因此，能够容易地在布线基板101的一个主面101a形成覆盖半导体基板104和连接端子106各侧面的一部分的第一树脂层107，使得半导体基板104的背面侧的端部和连接端子106的前端部露出。
并且，利用去除工序，对半导体基板104的从第1树脂层107的表面突出的部分的角部进行倒角，并且第1树脂层107的表面的与半导体基板104的侧面相接触的接触部分形成为半导体基板104的侧面的从该半导体基板104的背面侧的端缘向第1树脂层107边缘扩大的圆角状(参照图1中的区域A)。并且，通过对半导体基板104的背面进行研磨或磨削，在半导体基板104的背面形成凹凸。
然而，若半导体基板104的背面的表面粗糙度Ra的值过小，则难以在半导体基板104的背面通过镀敷处理等形成金属膜109，若表面粗糙度Ra的值过大，则有可能损坏半导体基板104，因此，优选对半导体基板104的背面进行研磨或磨削，使得该背面的表面粗糙度Ra在0.1μm～15μm的范围内。
本实施方式中，在去除工序中，在对第1树脂层107的表面进行研磨或磨削的同时，还对半导体基板104的背面侧的端部以及连接端子106的前端部进行研磨或磨削，以使得半导体基板104和连接端子106各自从布线基板101的一个主面101a突起的高度相同。并且，在本实施方式中，还对半导体基板104的背面侧的端部和连接端子106的前端部进行研磨或磨削，以使得从布线基板101的一个主面101a突起的高度最高的半导体基板104和连接端子106的高度Ha低于从布线基板101的另一个主面101b突起的高度最低的贴片元器件105的高度Hb。
接着，如图2(e)所示，在从第1树脂层107的表面露出的半导体基板104的背面以及连接端子106的前端面，通过镀敷处理、丝网印刷、蒸镀等一般的方法来形成金属膜109，由此完成模块100(金属膜形成工序)。例如，在利用镀敷处理形成金属膜109的情况下，首先，在半导体基板104的背面和连接端子106的前端面形成Ni层，在形成的Ni层上形成Au层，由此来形成金属膜109。
另外，半导体基板104背面的金属膜109无需形成在半导体基板104的整个背面，只要至少形成在半导体基板104的背面的一部分即可。此外，也未必要在半导体基板104的背面形成凹凸，但若在半导体基板104的背面形成凹凸，则在形成有凹凸的背面形成金属膜109时，由于该金属膜109上也形成有凹凸，因此能够增大热传导率较高的金属膜109的表面积。
于是，将由此制造得到的模块100中的布线基板101的一个主面101a配置为与母基板2的安装面2a相对，利用焊料H将形成于半导体基板104的背面以及连接端子106的前端面的金属膜109与形成于母基板2的安装面2a的安装用电极2b相连接，由此制造得到模块搭载装置1。
另外，半导体基板104及连接端子106各自从布线基板101的一个主面101a突起的高度也未必一定要是相同高度，也可以对半导体基板104的背面侧的端部及连接端子106的前端部进行研磨或磨削，使得其各自的高度不同。在该情况下，例如可以通过调整研磨所使用的松散磨粒的粒径和材质等，来调整半导体基板104及连接端子106从一个主面101a突起的高度。
如上所述，根据上述实施方式，通过在布线基板101的两个主面101a、101b分别安装半导体基板104和贴片元器件105等元器件，使得元器件安装密度得以提高，从而力图实现模块100的多功能化。另一方面，设置于布线基板101的一个主面101a的第1元器件层102的厚度Ha形成得比设置于布线基板101的另一个主面101b的第2元器件层103的厚度要薄，该第1元器件层102通过在该一个主面101a以面朝下的方式仅安装作为元器件的半导体基板104而形成得到，该第2元器件层103通过在该另一个主面101b安装多个贴片元器件105而形成得到。
即，对于以面朝下的方式安装于布线基板101的一个主面101a的半导体基板104，在其表面侧形成有规定的电气电路，即使对半导体基板104的背面侧进行研磨或磨削，半导体基板104的电气特性也不会有较大变化，因此，能够对该半导体基板104的背面侧进行研磨或磨削，使得半导体基板104变薄，而不会损害形成于半导体基板104的表面侧的电气电路。因此，设置于布线基板101的一个主面101a的第1元器件层102是以面朝下的方式仅安装作为元器件的半导体基板104而形成的，因此，通过对第1元器件层102的半导体基板104的背面侧进行研磨或磨削，使得半导体基板104变薄，从而能够将第1元器件层102的厚度形成得比第2元器件层103的厚度要薄。
因此，虽然通过分别在布线基板101的两个主面101a、101b安装半导体基板104和贴片元器件105等元器件来力图实现模块100的多功能化，但由于能够将第1元器件层102的厚度Ha形成得比第2元器件层103的厚度要薄，因此，能够在提高元器件安装密度从而力图实现多功能化的同时，提供高度较低的模块100。其中，该第1元器件层102是通过以面朝下的方式在布线基板101的一个主面101a上仅安装半导体基板104而形成得到的，该第2元器件层103是通过在布线基板101的另一个主面101b安装多个贴片元器件105而形成得到的。
此外，由于第1元器件层102的厚度Ha形成得比安装于布线基板101的另一个主面101b侧的各贴片元器件105中从该另一个主面101b突起的高度最低的贴片元器件105的高度Hb要薄，因此，能够进一步有效地降低模块100的高度。
第1元器件层102包括外部连接用的多个柱状的连接端子106，该连接端子106立设于布线基板101的一个主面101a，且与安装于该一个主面101a的半导体基板104电连接，且多个连接端子106包含有接地用的端子，由于第1元器件层102形成得比第2元器件层103要薄，因此，与外部连接用的各连接端子106设置于第2元器件层103的情况相比，各连接端子106形成得较短。
因此，通过将包含有接地用的端子的外部连接用的多个连接端子106形成得较短，使得各连接端子106的寄生电感减小，因此，能够在将模块100搭载到外部的母基板2等时强化接地电极与半导体基板104之间的电连接。在将模块100搭载到外部的母基板2等时，形成得较薄的第1元器件层102所具备的半导体基板104配置在母基板2与模块100的布线基板101之间，且靠近配置于该两个基板2、101所具备的接地电极，因此来自半导体基板104的无用辐射易于被母基板2和布线基板101的接地电极吸收，从而能够抑制来自安装于模块100的半导体基板104的无用辐射的影响。在上述实施方式中，利用焊料H将半导体基板104背面的金属膜109与母基板2的安装用电极2b相连接、且与接地电极相连接，因此，能够更为有效地抑制来自半导体基板104的无用辐射的影响。
此外，由于布线基板101的另一个主面101b侧的各陶瓷层叠贴片元器件105与半导体基板104不同，无法通过研磨或磨削等进行削薄，因此，无法将第2元器件层103的厚度形成得比该贴片元器件105的高度要薄，但通过将仅安装有作为元器件的半导体基板104而形成的第1元器件层102的厚度形成得比第2元器件层103的厚度要薄，从而能够提供高度较低的实用的模块100。
在上述实施方式中，通过利用焊料H将棒状的金属构件安装于布线基板101的一个主面101a来形成外部连接用的连接端子106。因此，可以通过调整添加到一个主面101a的安装用电极101c上的焊料H的量，使得在将连接端子106安装到安装用电极101c上时熔融的焊料H浸润到连接端子106侧面，从而如图3所示那样，覆盖连接端子106的侧面的焊料H从第1树脂层107的表面露出。通过采用这种方式，能够增大外部连接用的连接端子106的俯视面积，能够提高使用焊料H的模块100与母基板2等的安装强度。
此外，在模块100的布线基板101的一个主面101a侧，形成有覆盖半导体基板104及连接端子106各自的侧面的一部分的第1树脂层107，使得半导体基板104的背面侧的端部及连接端子106的前端部从第1树脂层107的表面突出并露出，因此，热传导率高于形成第1树脂层107的树脂的半导体基板104的背面侧的端部以及由热传导率高于树脂的金属所形成的连接端子106的前端部的从第1树脂层107表面露出的部分的表面积增大，从而能够提高模块100的散热特性。
此外，由于半导体基板104的背面侧的端部以从第1树脂层107的表面突出的方式露出，因此，与半导体基板104被树脂覆盖的模块相比，在将模块100安装到母基板2上时，半导体基板104的背面与设置于母基板2的接地电极的距离变近，模块100所产生的热量容易通过接地电极进行散热，从而模块100的散热特性得以提高。并且，在上述实施方式中，利用焊料H将半导体基板104背面的金属膜109与母基板2的安装用电极2b相连接、且与接地电极相连接，因此，能够使得模块100所产生的热量更为有效地通过接地电极进行散热。
此外，由于连接端子106的前端部从第1树脂层107的表面突出，从而形成模块100，因此，连接端子106与母基板2的安装用电极2b易于接触，从而能够提高连接端子106与母基板2之间的连接性。并且，在利用焊料H连接母基板2的安装面2a的安装用电极2b与连接端子106时，如图1所示，熔融的焊料H在浸润到连接端子106前端部的侧面的状态下固化成圆角状，因此，能够提高利用焊料H连接的模块100及母基板2之间的连接强度。
此外，由于半导体基板104背面侧的端部以及连接端子106的前端部从第1树脂层107的表面突出从而形成模块100，因此，在将模块100安装到母基板2上时，在半导体基板104和连接端子106的周边形成夹在第1树脂层107的表面与母基板2的安装面2a之间的空间。因此，在将模块100安装到母基板2上时，熔融的焊料H会残留在形成于连接端子106及半导体基板104周边的空间，因此，能够防止像以往那样熔融的焊料H流动到密接的第1树脂层107和安装面2a的界面从而导致相邻的连接端子106及安装用电极2b彼此之间发生短路。
在将模块100安装到母基板2上时，能够将形成底部填充树脂层3的树脂填充到夹在第1树脂层107的表面与母基板2的安装面2a之间而形成的空间，从而能够增大底部填充树脂层3与模块100及母基板2之间的接触面积，进而提高了模块100安装到母基板2上的安装强度。
由于第1树脂层107表面的与半导体基板104的侧面相接触的接触部分形成为半导体基板104侧面的从该半导体基板104的背面侧的端缘向第1树脂层107边缘扩大的圆角状，因此，施加在第1树脂层107的表面与半导体基板104的接触部分的应力被分散到形成为圆角状的树脂，从而能够防止第1树脂层107从半导体基板104剥离。
此外，由于通过研磨或磨削对半导体基板104的从第1树脂层107的表面突出的部分的角部进行倒角，因此，能够防止半导体基板104的破裂或缺口。
此外，由于在半导体基板104的背面形成有凹凸，因此，热传导率较高的半导体基板104的从第1树脂层107露出的部分的表面积增大，能够提高模块100的散热特性。此外，由于在从第1树脂层107露出的半导体基板104的背面的至少一部分形成有金属膜109，因此，能够使得热传导率比半导体基板104要高的金属膜109起到散热器的作用，从而能够进一步提高模块100的散热特性。并且，通过利用形成于半导体基板104背面的金属膜109来作为与母基板2的接地电极连接用的电极，能够使用连接端子106及金属膜109通过焊料H来连接母基板2与模块100，从而能够提高母基板2与模块100之间的连接强度。
由于形成于半导体基板104背面的金属膜109的表面形成有凹凸，因此金属膜109的表面积增大，从而能够进一步提高模块100的散热特性。在利用金属膜109作为用于与母基板2连接的电极的情况下，由于与母基板2之间的连接面积增大，因此，能够实现模块100与母基板2之间的连接强度的提高。
通过在半导体基板104的背面形成金属膜109，由于半导体基板104的背面受到保护，因此，能够防止半导体基板104因外力等而破损。
另外，本发明并不限于上述各实施方式，只要不脱离其技术思想，就可进行上述以外的各种变更，例如，在上述实施方式中，利用焊料H将棒状的金属构件安装到布线基板101上来形成连接端子106，但也可以如图4所示的连接端子的其他示例那样，在布线基板101的一个主面101a上安装半导体基板104之前，通过使用光刻的镀敷处理来形成连接端子106a。若采用这种结构，由于能够高精度地形成微小直径的连接端子106a，从而能够缩小连接端子106a的配置间隔，而不会如图3所示的连接端子106那样焊料H浸润连接端子106。此外，也可以通过激光加工等在埋设有半导体基板104的状态的第1树脂层107中形成过孔，通过向所形成的过孔填充Ag、Cu等导电糊料、或通过实施电镀填孔来形成连接端子。
此外，如图5所示的模块的变形例那样，可以以仅使得设置于模块100a的布线基板101的一个主面101a的半导体基板104的背面及连接端子106的前端面露出的方式形成第1树脂层107，由此第1树脂层107的表面、半导体基板104的背面、连接端子106的前端面成为同一个面，即所谓的同面状态。
可以在布线基板101的一个主面101a上安装多个半导体基板104，也可以在布线基板101的另一个主面101b上安装除贴片元器件105以外的其他电子元器件、半导体基板来作为元器件。即，只要在布线基板101的一个主面101a上仅安装其背面可进行研磨或磨削的半导体基板104作为元器件来构成即可，在布线基板101上适当地安装任意的元器件，以提高模块100的安装密度并使其具备与使用目的相应的功能。
形成于布线基板101的一个主面101a的连接端子106的个数并不限于上述示例，在布线基板101的另一个主面101b上也可以形成连接端子106。连接端子106也未必一定要配置于布线基板101的一个主面101a。即，连接端子106和半导体基板104可以分别配置在布线基板101的不同主面。此外，第1元器件层102的厚度只要形成得比第2元器件层103(第2树脂层108)的厚度薄即可，各树脂层107、108未必一定要设置于布线基板101的两个主面101a、101b。
半导体基板104的背面及连接端子106的前端面上不一定要形成有金属膜109，根据模块100的使用目的来形成金属膜109即可。在半导体基板104和连接端子106分别配置在布线基板101的不同主面的情况下，通过不仅在半导体基板104的背面，在第1树脂层107的周围也形成金属膜109，从而能够使金属膜109起到模块100的屏蔽层的作用。母基板2与模块100的连接不限于利用焊料H，例如，也可以使用导电性粘接材料来使母基板2与模块100电连接。此外，也不一定要像上述实施方式那样使半导体基板104的背面与母基板2的安装面2a通过焊料连接，也可以配置为半导体基板104的背面仅仅与母基板2的安装面2a相接触。也可以使半导体基板104的背面与母基板2的安装面2a隔开配置。
模块100中，各元器件安装到布线基板101的两个主面101a、101b的安装方法并不限于利用焊料H的方法，也可以利用基于超声波振动技术、利用等离子体等的表面活性化技术的安装方法，来将各元器件安装到布线基板101。
工业上的实用性
本发明能够广泛适用于在布线基板的两个主面分别安装元器件而构成的模块。
标号说明
100、100a 模块
101 布线基板
101a 一个主面
101b 另一个主面
102 第1元器件层
103 第2元器件层
104 半导体基板(元器件)
105 陶瓷层叠贴片元器件(元器件)
106、106a 连接端子
107 第1树脂层
108 第2树脂层

Claims (9)

1.一种半导体模块，该半导体模块通过在布线基板的两个主面分别安装元器件而构成，该半导体模块的特征在于，包括：
第1元器件层，该第1元器件层设置于所述布线基板的一个主面，通过在该一个主面以面朝下的方式仅安装半导体基板作为所述元器件而形成；以及
第2元器件层，该第2元器件层设置于所述布线基板的另一个主面，通过在该另一个主面安装多个所述元器件而形成，
所述第1元器件层的厚度形成得比所述第2元器件层的厚度要薄，
所述第1元器件层包括以使得所述布线基板的一个主面侧的所述半导体基板的背面露出的方式覆盖所述半导体基板的侧面、且设置于该一个主面的第1树脂层，
所述第2元器件层包括覆盖所述布线基板的另一个主面侧的各个所述元器件、且设置于该另一个主面的第2树脂层，
形成所述第1树脂层的树脂的线膨胀系数大于形成所述第2树脂层的树脂的线膨胀系数。
2.如权利要求1所述的半导体模块，其特征在于，
所述第1元器件层的厚度比安装于所述布线基板的另一个主面侧的各个所述元器件中的从该另一个主面突起的高度最低的所述元器件的高度要薄。
3.如权利要求1所述的半导体模块，其特征在于，
所述第1元器件层包括立设于所述布线基板的一个主面、且与该一个主面所安装的所述半导体基板电连接的外部连接用的多个柱状的连接端子，
多个所述连接端子包含有接地用的端子。
4.如权利要求2所述的半导体模块，其特征在于，
所述第1元器件层包括立设于所述布线基板的一个主面、且与该一个主面所安装的所述半导体基板电连接的外部连接用的多个柱状的连接端子，
多个所述连接端子包含有接地用的端子。
5.如权利要求1所述的半导体模块，其特征在于，
安装于所述两个主面的各个所述元器件中，安装于所述布线基板的一个主面的所述半导体基板的俯视面积与其他各个所述元器件的俯视面积相比最大。
6.如权利要求2所述的半导体模块，其特征在于，
安装于所述两个主面的各个所述元器件中，安装于所述布线基板的一个主面的所述半导体基板的俯视面积与其他各个所述元器件的俯视面积相比最大。
7.如权利要求3所述的半导体模块，其特征在于，
安装于所述两个主面的各个所述元器件中，安装于所述布线基板的一个主面的所述半导体基板的俯视面积与其他各个所述元器件的俯视面积相比最大。
8.如权利要求4所述的半导体模块，其特征在于，
安装于所述两个主面的各个所述元器件中，安装于所述布线基板的一个主面的所述半导体基板的俯视面积与其他各个所述元器件的俯视面积相比最大。
9.如权利要求1至8的任一项所述的半导体模块，其特征在于，
在与所述布线基板的一个主面相对的所述半导体基板的表面形成有规定的电气电路，
所述布线基板的另一个主面侧的各个所述元器件中包含有陶瓷层叠贴片元器件。
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Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6129177B2 (ja) * 2012-08-03 2017-05-17 パナソニック株式会社 電子部品モジュールとその実装体
WO2016067908A1 (ja) * 2014-10-29 2016-05-06 株式会社村田製作所 無線通信モジュール
US11284521B2 (en) * 2015-06-30 2022-03-22 3M Innovative Properties, Company Electronic devices comprising a via and methods of forming such electronic devices
JP2017045954A (ja) * 2015-08-28 2017-03-02 ミツミ電機株式会社 モジュール及びその製造方法
WO2018043388A1 (ja) * 2016-08-31 2018-03-08 株式会社村田製作所 回路モジュールおよび電子機器
WO2018043162A1 (ja) * 2016-08-31 2018-03-08 株式会社村田製作所 回路モジュールおよび電子機器
CN110392926B (zh) * 2017-03-14 2022-12-06 株式会社村田制作所 高频模块
CN113381780B (zh) 2017-03-15 2022-08-26 株式会社村田制作所 高频模块以及通信装置
CN211858622U (zh) * 2017-06-16 2020-11-03 株式会社村田制作所 电路基板及电路模块
JP6891849B2 (ja) * 2017-07-19 2021-06-18 株式会社村田製作所 電子モジュールおよび電子モジュールの製造方法
US10453802B2 (en) * 2017-08-30 2019-10-22 Advanced Semiconductor Engineering, Inc. Semiconductor package structure, semiconductor device and method for manufacturing the same
WO2019065569A1 (ja) 2017-09-29 2019-04-04 株式会社村田製作所 高周波回路および通信装置
TWI736736B (zh) * 2018-01-22 2021-08-21 矽品精密工業股份有限公司 電子封裝件及其製法
WO2019146284A1 (ja) 2018-01-25 2019-08-01 株式会社村田製作所 高周波モジュールおよび通信装置
JP6981545B2 (ja) * 2018-05-08 2021-12-15 株式会社村田製作所 高周波モジュール
US11462455B2 (en) 2018-06-22 2022-10-04 Advanced Semiconductor Engineering, Inc. Semiconductor package device and method of manufacturing the same
CN214256936U (zh) * 2018-07-20 2021-09-21 株式会社村田制作所 模块
US20200075547A1 (en) * 2018-08-31 2020-03-05 Qorvo Us, Inc. Double-sided integrated circuit module having an exposed semiconductor die
CN112789723A (zh) 2018-09-28 2021-05-11 株式会社村田制作所 电路模块和通信装置
US10834818B2 (en) * 2018-11-05 2020-11-10 Ngk Spark Plug Co., Ltd. Wiring board
WO2020218289A1 (ja) 2019-04-26 2020-10-29 株式会社村田製作所 モジュール部品、アンテナモジュール及び通信装置
WO2021049521A1 (ja) * 2019-09-13 2021-03-18 株式会社村田製作所 モジュール
JP2021100213A (ja) * 2019-12-23 2021-07-01 株式会社村田製作所 高周波モジュール及び通信装置
JP2022140870A (ja) * 2021-03-15 2022-09-29 株式会社村田製作所 回路モジュール
US11862688B2 (en) * 2021-07-28 2024-01-02 Apple Inc. Integrated GaN power module
CN113840449A (zh) * 2021-09-06 2021-12-24 华为技术有限公司 一种基板和电子设备
US20230091182A1 (en) * 2021-09-22 2023-03-23 Qualcomm Incorporated Package comprising an integrated device with a back side metal layer
CN114496988A (zh) * 2022-04-19 2022-05-13 宁波德葳智能科技有限公司 脑电波处理系统的再布线封装结构及其制作方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1229330A (zh) * 1998-01-30 1999-09-22 太阳诱电株式会社 混合模块及其制造方法与其安装方法
CN1365521A (zh) * 2000-03-21 2002-08-21 三菱电机株式会社 半导体器件、电子装置的制造方法、电子装置和携带式信息终端
EP1429389A1 (en) * 2002-12-12 2004-06-16 Alps Electric Co., Ltd. Compact circuit module having high mounting accuracy and method of manufacturing the same
CN101124675A (zh) * 2005-10-26 2008-02-13 株式会社村田制作所 层叠电子组件、电子装置及层叠电子组件的制造方法
CN100472780C (zh) * 2004-02-13 2009-03-25 株式会社村田制作所 电子零部件及其制造方法
CN100580911C (zh) * 2005-10-20 2010-01-13 株式会社村田制作所 电路模块和使用该电路模块的电路装置
CN102017142A (zh) * 2008-05-09 2011-04-13 国立大学法人九州工业大学 三维安装半导体装置及其制造方法
CN102498755A (zh) * 2009-09-11 2012-06-13 株式会社村田制作所 电子元器件模块及其制造方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1050926A (ja) 1996-07-31 1998-02-20 Taiyo Yuden Co Ltd ハイブリッドモジュール
JP2001007256A (ja) 1999-06-22 2001-01-12 Mitsubishi Electric Corp 半導体集積回路装置および半導体集積回路装置の製造方法
JP2002216473A (ja) 2001-01-16 2002-08-02 Matsushita Electric Ind Co Ltd 半導体メモリ装置
JP2002343904A (ja) 2001-05-21 2002-11-29 Matsushita Electric Ind Co Ltd 半導体装置
JP3859225B2 (ja) * 2001-11-30 2006-12-20 日本特殊陶業株式会社 配線基板
JP2005203633A (ja) * 2004-01-16 2005-07-28 Matsushita Electric Ind Co Ltd 半導体装置、半導体装置実装体、および半導体装置の製造方法
WO2007074606A1 (ja) * 2005-12-27 2007-07-05 Murata Manufacturing Co., Ltd. フォルステライト粉末の製造方法、フォルステライト粉末、フォルステライト焼結体、絶縁体セラミック組成物、および積層セラミック電子部品
JP2007281160A (ja) 2006-04-06 2007-10-25 Matsushita Electric Ind Co Ltd 回路部品内蔵モジュールおよび該回路部品内蔵モジュールの製造方法
WO2007132612A1 (ja) * 2006-05-17 2007-11-22 Murata Manufacturing Co., Ltd. 複合基板及びその製造方法
JP2008205071A (ja) 2007-02-19 2008-09-04 Matsushita Electric Ind Co Ltd 電子部品内蔵基板とこれを用いた電子機器、およびその製造方法
CN102119588B (zh) * 2008-08-12 2014-03-05 株式会社村田制作所 元器件内置模块的制造方法及元器件内置模块
WO2010041589A1 (ja) * 2008-10-08 2010-04-15 株式会社村田製作所 複合モジュール
JP5261255B2 (ja) * 2009-03-27 2013-08-14 ルネサスエレクトロニクス株式会社 半導体装置

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1229330A (zh) * 1998-01-30 1999-09-22 太阳诱电株式会社 混合模块及其制造方法与其安装方法
CN1365521A (zh) * 2000-03-21 2002-08-21 三菱电机株式会社 半导体器件、电子装置的制造方法、电子装置和携带式信息终端
EP1429389A1 (en) * 2002-12-12 2004-06-16 Alps Electric Co., Ltd. Compact circuit module having high mounting accuracy and method of manufacturing the same
CN100472780C (zh) * 2004-02-13 2009-03-25 株式会社村田制作所 电子零部件及其制造方法
CN100580911C (zh) * 2005-10-20 2010-01-13 株式会社村田制作所 电路模块和使用该电路模块的电路装置
CN101124675A (zh) * 2005-10-26 2008-02-13 株式会社村田制作所 层叠电子组件、电子装置及层叠电子组件的制造方法
CN102017142A (zh) * 2008-05-09 2011-04-13 国立大学法人九州工业大学 三维安装半导体装置及其制造方法
CN102498755A (zh) * 2009-09-11 2012-06-13 株式会社村田制作所 电子元器件模块及其制造方法

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