CN104425613A - 多高度半导体结构 - Google Patents

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Abstract

本发明提供了多高度半导体结构。一种或多种半导体布置以及用于形成这种半导体布置的技术。在衬底上方形成诸如多晶硅层或层间介电(ILD)层的层。在该层上方形成光刻胶掩模。光刻胶掩模包括层的目标区上方的开口区，而且包括层的第二区上方的保护区。通过开口区实施蚀刻工艺，由于保护区防止蚀刻工艺影响第二区中的层，所以相对于第二区中的层的高度，降低了目标区中的层的高度。在目标区中形成具有第一高度的第一结构。在第二区中形成具有第二高度的第二结构，第二高度大于第一高度。

Description

多高度半导体结构
技术领域
本发明一般地涉及半导体技术领域，更具体地，涉及半导体布置及其形成方法。
背景技术
半导体布置包括形成在衬底上方的诸如FinFET晶体管的一个或多个器件。在一个实例中，该半导体布置包括覆盖区。覆盖区包括在半导体制造期间所使用的用于对准目的的一个或多个覆盖对准标记。在一个实例中，该一个或多个覆盖对准标记用于在图案化期间(诸如，光刻期间)使一个或多个掩模与一层或多层对准。实施蚀刻工艺以暴露这种覆盖对准标记或从半导体布置的层去除材料以形成结构，诸如多晶硅栅极结构或层间介电层(ILD)结构。因为通过蚀刻工艺暴露覆盖对准标记且形成结构，所以覆盖对准标记和结构具有相似的高度，从而会导致将覆盖对准标记的高度限于结构的高度所引起覆盖对准标记可见性的问题。
发明内容
为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种半导体布置，包括：目标区，包括具有第一高度的第一多晶硅结构，所述目标区包括覆盖区；以及第二区，包括具有第二高度的第二多晶硅结构，所述第二高度大于所述第一高度。
在该半导体布置中，所述覆盖区包括覆盖标记。
在该半导体布置中，所述第二区包括有源区。
在该半导体布置中，所述第一多晶硅结构与第一覆盖对准标记相关联。
在该半导体布置中，所述第二多晶硅结构与栅极结构相关联。
在该半导体布置中，所述栅极结构对应于FinFET晶体管。
在该半导体布置中，所述目标区邻近于所述第二区。
根据本发明的另一方面，提供了一种半导体布置，包括：覆盖区，包括具有第一高度的第一结构；以及第二区，包括具有第二高度的第二结构，所述第二区包括有源区，其中，所述第二高度大于所述第一高度。
在该半导体布置中，所述第一结构包括第一层间介电(ILD)结构。
在该半导体布置中，所述第一ILD结构包括用于所述覆盖区的第一覆盖对准标记。
在该半导体布置中，所述第二结构包括第二ILD结构。
在该半导体布置中，所述有源区包括半导体器件。
在该半导体布置中，所述第一结构和所述第二结构中的至少一个形成在金属层上方。
在该半导体布置中，所述第一结构和所述第二结构中的至少一个形成在衬底上方。
根据本发明的又一方面，提供了一种用于形成半导体布置的方法，包括：在衬底上方形成层；在所述层上方形成光刻胶掩模，所述光刻胶掩模包括所述层的目标区上方的开口区，所述光刻胶掩模包括所述层的第二区上方的保护区；通过所述开口区实施第一蚀刻以去除部分所述目标区，所述保护区防止所述第一蚀刻影响所述第二区；以及在所述目标区中形成第一结构且在所述第二区中形成第二结构，所述第二结构的第二高度大于所述第一结构的第一高度。
在该方法中，形成所述层包括：形成多晶硅层作为所述层，所述第一结构包括第一多晶硅结构，所述第二结构包括第二多晶硅结构。
在该方法中，形成所述层包括：形成层间介电(ILD)层作为所述层，所述第一结构包括第一ILD结构，所述第二结构包括第二ILD结构。
在该方法中，形成所述光刻胶掩模包括：将所述光刻胶掩模的所述开口区置于所述目标区的覆盖区上方。
在该方法中，形成所述光刻胶掩模包括：将所述光刻胶掩模的所述保护区置于所述第二区的有源区上方，所述有源区邻近于所述目标区。
在该方法中，在所述目标区中形成第一结构和在所述第二区中形成第二结构包括：在所述层上方形成第二光刻胶掩模，所述第二光刻胶掩模包括所述目标区上方的第一保护区和所述第二区上方的第二保护区；以及实施第二蚀刻以去除所述目标区的第一部分，以在所述第一保护区下方建立所述第一结构，且去除所述第二区的第二部分，以在所述第二保护区下方建立所述第二结构。
附图说明
图1是根据一些实施例示出形成半导体布置的方法的流程图。
图2是根据一些实施例包括目标区和第二区的衬底的示图。
图3是根据一些实施例在衬底中形成一个或多个STI结构的示图。
图4是根据一些实施例在衬底上方形成第一层的示图。
图5是根据一些实施例在衬底上方形成层的示图。
图6是根据一些实施例形成光刻胶掩模的示图。
图7是根据一些实施例实施第一蚀刻的示图。
图8是根据一些实施例形成光刻胶层的示图。
图9是根据一些实施例形成第二光刻胶掩模的示图。
图10是根据一些实施例实施第二蚀刻的示图。
图11是根据一些实施例的半导体布置的示图。
具体实施方式
现在，参考附图描述所要求保护的主题，其中，在通篇描述中，相同的参考标号通常用于表示相同的元件。在以下描述中，为了说明的目的，阐述多个具体细节以提供对所要求保护主题的理解。但是，很明显，没有这些具体细节也可以实施所要求保护的主题。在其他实例中，为便于描述所要求保护的主题，以框图形式示出了结构和器件。
本文提供了一种或多种半导体布置，以及用于形成这种半导体布置的一种或多种技术。在一个实施例中，半导体布置包括层，诸如多晶硅层或层间介电(ILD)层。限定了该层的目标区(诸如，覆盖区)和该层的第二区(诸如，有源区)。在蚀刻工艺期间使用光刻胶掩模以选择性地蚀刻目标区但是防止蚀刻有源区。这样，目标区中的蚀刻层的第一层高度小于有源区中的层的第二层高度。诸如第一多晶硅结构或第一ILD结构的第一结构由目标区中的蚀刻层形成。诸如第二多晶硅结构或第二ILD结构的第二结构由第二区内的层形成。第一结构的第一高度小于第二结构的第二高度。在一个实施例中，第一结构包括第一覆盖对准标记。在一个实施例中，第二结构包括FinFET晶体管的栅极结构。这样，根据一些实施例，第一覆盖对准标记短于栅极结构，从而在制造期间改善了覆盖对准标记的可见性。
图1中示出了形成半导体布置的方法100，且在图2至图11中示出了通过这种方法所形成的一个或多个半导体布置。如图2所示，半导体布置208包括衬底202。在前道工序处理的实施例中，衬底202包括硅衬底。在后道工序的实施例中，衬底202包括金属层。半导体布置208包括目标区204和第二区206。在一个实施例中，目标区204包括覆盖区，在半导体制造期间为了对准的目的将在覆盖区内形成一个或多个覆盖对准标记。根据一些实施例，目标区204对应于诸如有源区、伪区等的任何区。在一个实施例中，第二区包括有源区，在半导体制造期间将在该有源区内形成一个或多个栅极结构、半导体鳍、金属结构或其他有源器件部分。根据一些实施例，第二区206对应于诸如伪区、覆盖区等的任何区。
在一个实施例中，如图3所示，在衬底202中形成一个或多个STI结构。在一个实施例中，在目标区204中形成第一STI结构302和第二STI结构304。在一个实施例中，在第二区206中形成第三STI结构306和第四STI结构308。
在一个实施例中，如图4所示，在衬底202上方形成第一层402。在一个实施例中，第一层402包括栅极介电材料。在一个实施例中，在STI结构上方没有形成第一层402。在一个实施例中，在STI结构上方也形成了第一层402，但是随后诸如通过蚀刻从STI结构去除该第一层。
在步骤102中，如图5所示，在衬底202上方形成层502。在一个实施例中，在第一层402和STI结构上方形成层502。层502包括形成在目标区204中的目标区层502a。层502包括形成在第二区206中的第二区层502b。在前道工序处理的实施例中，层502包括多晶硅层，以用于由多晶硅形成栅极结构。在一个实施例中，使用多晶硅(PO)膜沉积工艺形成层502。在后道工序处理的实施例中，层502包括用于器件之间连接件的金属层。
在步骤104中，如图6所示，在层502上方形成光刻胶掩模602。光刻胶掩模602包括位于目标区层502a上方的开口区602a。开口区602a允许蚀刻工艺去除部分目标区层502a，从而将目标区层502a的高度或厚度减小为小于第二区层502b的高度和厚度。光刻胶掩模602包括位于第二区层502b上方的保护区602b。保护区602b防止蚀刻工艺影响第二区层502b。在一个实施例中，图案化光刻胶层以形成光刻胶掩模602，诸如通过去除部分光刻胶层以建立开口区602a。
在步骤106中，如图7所示，通过开口区602a实施第一蚀刻702以去除部分目标区层502a，从而产生蚀刻目标区层502c。保护区602b防止第一蚀刻702影响第二区层502b。蚀刻目标区层502c具有的蚀刻后的高度或厚度小于第二区层502b的高度或厚度。在层502包括多晶硅的实施例中，第一蚀刻702包括多晶硅(PO)蚀刻，以去除目标区层502a的部分，从而产生蚀刻目标区层502c。
在一个实施例中，如图8所示，在层502上方形成诸如光刻胶层802的一层或多层光刻胶层。在一个实施例中，如图9所示，在层502上方(诸如，光刻胶层802上方)形成第二光刻胶掩模。在一个实施例中，图案化光刻胶层以形成第二光刻胶掩模。第二光刻胶掩模包括一个或多个光刻胶掩模部分，用于限定由层502形成的结构。在一个实施例中，第二光刻胶掩模包括第一光刻胶掩模部分902，用于限定由蚀刻目标区层502c形成的第一结构(诸如，覆盖对准标记)。第二光刻胶掩模包括第二光刻胶掩模部分904，用于限定由蚀刻目标区层502c形成的第二结构(诸如，覆盖对准标记)。第二光刻胶掩模包括第三光刻胶掩模部分906，用于限定由第二区层502b形成的第三结构(诸如，栅极结构或ILD结构)。第二光刻胶掩模包括第四光刻胶掩模部分908，用于限定由第二区层502b形成的第四结构(诸如，栅极结构或ILD结构)。
在步骤108中，如图10所示，在目标区204内和第二区206内形成一个或多个结构。在一个实施例中，实施第二蚀刻1002以去除部分蚀刻目标区层502c和部分第二区层502b。第一光刻胶掩模部分902防止第二蚀刻1002影响蚀刻目标区层502c的第一部分从而产生第一结构1004。第二光刻胶掩模部分904防止第二蚀刻1002影响蚀刻目标区层502c的第二部分从而产生第二结构1006。第三光刻胶掩模部分906防止第二蚀刻1002影响第二区层502b的第一部分从而产生第三结构1008。第四光刻胶掩模部分908防止第二蚀刻1002影响第二区层502b的第二部分从而产生第四结构1010。第一结构1004的第一高度1012和第二结构1006的第二高度1014中的至少一个小于第三结构1008的第三高度1016和第四结构1010的第四高度1018中的至少一个。这样，一个或多个结构(诸如覆盖对准标记)形成在目标区204中并且该一个或多个结构的高度小于诸如栅极结构或ILD结构的一个或多个结构的高度，其中，诸如栅极结构或ILD结构的一个或多个结构形成在邻近目标区204的第二区206中。在一个实施例中，诸如通过蚀刻或光刻工艺中的至少一种，将第二光刻胶掩模的第一光刻胶掩模部分902、第二光刻胶掩模部分904、第三光刻胶掩模部分906和第四光刻胶掩模部分908等的图案转印或传递给诸如光刻胶层802的一个或多个下方的光刻胶层。基于转印图案形成第一结构1004、第二结构1006、第三结构1008和第四结构1010等。因此，基于第一光刻胶掩模部分902、第二光刻胶掩模部分904、第三光刻胶掩模部分906、第四光刻胶掩模部分908等形成第一结构1004、第二结构1006、第三结构1008和第四结构1010等(虽然是间接的)。
图11根据一些实施例示出了半导体布置1124，该半导体布置包括高度小于一个或多个ILD结构的高度的一个或多个覆盖标记。半导体布置1124包括覆盖区1102和有源区1104。半导体布置1124包括一个或多个金属层1114。该一个或多个金属层1114包括一个或多个金属部分，诸如，金属(1)层部分1114a、金属(2)层部分1114b、第一金属部分1114c、第二金属部分1114d、将金属(1)层部分1114a连接到金属(2)层部分1114d的金属通孔部分1114e或其他金属部分。半导体布置1124包括第一ILD层1116。
半导体布置1124包括一个或多个ILD结构，诸如形成在覆盖区1102中的第一ILD结构1106和第二ILD结构1108，以及形成在有源区1104中的第三ILD结构1110和第四ILD结构1112。第二ILD结构1108的高度1118小于第三ILD结构1110的高度1120和第四ILD结构1112的高度1122中的至少一个。在一个实施例中，第一ILD结构1106和第二ILD结构1108作为覆盖对准标记形成在覆盖区1102中，并且其高度小于有源区1104中的ILD结构的高度。
在形成半导体布置的实施例中，实施膜沉积以在诸如硅衬底或金属层的衬底上方形成诸如多晶硅层或ILD层的第一层。第一层包括形成在半导体布置的目标区(诸如覆盖区)中的目标区层。第一层包括形成在半导体布置的第二区(诸如与一个或多个FinFET器件相关联的器件区)中的第二区层。将底部抗反射涂层施加到第一层。将光刻胶涂层施加到底部抗反射涂层的上方。在光刻胶涂层的上方形成掩模。掩模包括位于目标区上方的开口区和位于第二区上方的保护区。实施第一光刻工艺以去除部分目标区层，产生蚀刻目标区层，因为掩模的保护区防止第一光刻工艺影响第二区层，所以蚀刻目标区层的高度小于第二区层的高度。实施光刻胶去除工艺以去除光刻胶涂层。在第一光刻工艺之后，对第一层施加第二底部抗反射涂层。在第二底部抗反射涂层上方施加第二光刻胶涂层。施加限定目标区中的一个或多个结构和第二区中的一个或多个结构的第二掩模。在一个实施例中，图案从第二掩模转印到第二光刻胶涂层。实施第二光刻工艺以在目标区中由蚀刻目标区层形成第一结构。实施第二光刻工艺以在第二区中由第二区层形成第二结构。第一结构的高度小于第二结构的高度。关于目标层诸如使用第一结构作为覆盖对准标记来实施临界尺寸(CD)测量和覆盖测量。实施膜蚀刻以去除第二光刻胶涂层。
根据本发明的一方面，提供了一种半导体布置。该半导体布置包括目标区。目标区包括覆盖区。目标区包括具有第一高度的第一多晶硅结构。半导体布置包括第二区。第二区包括具有大于第一高度的第二高度的第二多晶硅结构。
根据本发明的一方面，提供了一种半导体布置。该半导体布置包括覆盖区。覆盖区包括具有第一高度的第一结构。半导体布置包括第二区。第二区包括有源区。第二区包括具有大于第一高度的第二高度的第二结构。
根据本发明的一方面，提供了一种形成半导体布置的方法。该方法包括形成位于衬底上方的层。在该层上方形成光刻胶掩模。该光刻胶掩模包括位于层的目标区上方的开口区。光刻胶掩模包括位于层的第二区上方的保护区。通过开口区实施第一蚀刻以去除部分目标区。保护区防止第一蚀刻影响第二区。在目标区中形成第一结构以及在第二区中形成第二结构。第二结构的第二高度大于第一结构的第一高度。
尽管已经用专门用于结构特征或方法动作的特定语言描述了该主题，但应该理解，所附权利要求的主题不必限于以上所述的特定特征或动作。相反，作为实施至少一些权利要求的示例性形式，公开了以上描述的具体特征和动作。
本文中提供了实施例的各种操作。描述一些操作或所有操作的顺序不应该解释为隐含这些操作必须根据该顺序。应该理解，可选的顺序提供了这类描述的优势。此外，应该理解，不是本文中提供的每一个实施例中都具有所有的操作。此外，应该理解，在一些实施例中，并不是所有的操作都是必要的。
应该理解，通过彼此相关的具体尺寸(诸如，结构尺寸或方向)示出本文中所描述的层、部件、元件等，例如，在一些实施例中，为了简化和易于理解的目的，相同部件的实际尺寸基本不同于本文中所示的尺寸。此外，本文中提及的存在用于形成层、部件、元件等的各种技术，诸如蚀刻技术、注入技术、掺杂技术、旋涂技术、溅射技术(诸如磁溅射或离子束溅射)、生长技术(诸如热生长)或沉积技术(诸如化学汽相沉积(CVD)、物理汽相沉积(PVD)、等离子体增强的化学汽相沉积(PECVD)或原子层沉积(ALD))。
此外，除非另有明确说明，否则“第一”、“第二”等并不意指暗示时间关系、空间方位、顺序等。相反，这类术语仅仅用做部件、元件、项目等的标识符、名称等。例如，第一沟道和第二沟道通常对应于沟道A和沟道B或两个不同或两个完全相同的沟道或相同的沟道。
另外，本文中使用的“示例性的”意为用作实例、事例、说明等，并且并不必须是有利的。如本申请中所使用的，“或”意指包括“或”而不是排除“或”。此外，除非另有详细说明或在上下文中清楚地直接表示为单数形式，否则在本申请中所使用的“一”或“一个”通常解释为“一个或多个”。此外，A和B中至少一个等通常意为A或B或者A和B这两者。此外，在某种程度上，使用“包括”、“具有着”、“有”、“带有”或它们的变体，这种术语意指以类似于“包括着”的方式包含术语“包括”。
此外，尽管关于一种或多种实现方式示出和描述了本发明，但本领域普通技术人员可以基于阅读和理解说明书和附图进行等同的变化或修改。本发明包括所有此类的修改或变化，且仅由以下权利要求的范围来限定本发明。特别是对通过上文描述的组件(例如，元件、资源等)所执行的各种功能，除非另有说明，否则即使结构上不等同于本发明的结构，用于描述这些部件的术语也意在对应于执行描述组件(例如，功能上等同)的具体功能的任何组件。此外，虽然本发明可能公开了关于若干实现方式中的仅仅一个的具体部件，但这样的部件可以与其他实现方式的一个或多个其它部件相结合，结果可能对任何给定或特定的应用是期望的和有利的。

Claims (10)

1.一种半导体布置，包括：
目标区，包括具有第一高度的第一多晶硅结构，所述目标区包括覆盖区；以及
第二区，包括具有第二高度的第二多晶硅结构，所述第二高度大于所述第一高度。
2.根据权利要求1所述的半导体布置，其中，所述覆盖区包括覆盖标记。
3.根据权利要求1所述的半导体布置，其中，所述第二区包括有源区。
4.根据权利要求1所述的半导体布置，其中，所述第一多晶硅结构与第一覆盖对准标记相关联。
5.根据权利要求1所述的半导体布置，其中，所述第二多晶硅结构与栅极结构相关联。
6.根据权利要求5所述的半导体布置，其中，所述栅极结构对应于FinFET晶体管。
7.根据权利要求1所述的半导体布置，其中，所述目标区邻近于所述第二区。
8.一种半导体布置，包括：
覆盖区，包括具有第一高度的第一结构；以及
第二区，包括具有第二高度的第二结构，所述第二区包括有源区，其中，所述第二高度大于所述第一高度。
9.根据权利要求8所述的半导体布置，其中，所述第一结构包括第一层间介电(ILD)结构。
10.一种用于形成半导体布置的方法，包括：
在衬底上方形成层；
在所述层上方形成光刻胶掩模，所述光刻胶掩模包括所述层的目标区上方的开口区，所述光刻胶掩模包括所述层的第二区上方的保护区；
通过所述开口区实施第一蚀刻以去除部分所述目标区，所述保护区防止所述第一蚀刻影响所述第二区；以及
在所述目标区中形成第一结构且在所述第二区中形成第二结构，所述第二结构的第二高度大于所述第一结构的第一高度。
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