KR101640987B1 - 다중 높이 반도체 장치 제조 방법 - Google Patents

다중 높이 반도체 장치 제조 방법 Download PDF

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Abstract

다른 여러가지가 있지만, 하나 이상의 반도체 장치들, 및 그러한 반도체 장치들을 형성하기 위한 방법들이 제공된다. 폴리층 또는 층간 유전체(ILD)층과 같은 층이 기판 상부에 형성된다. 상기 층 상부에 포토레지스트 마스크가 형성된다. 포토레지스트 마스크는 상기 층의 타겟 영역 위에 놓인 오픈 영역을 포함하고, 상기 층의 제 2 영역 위에 놓인 보호 영역을 포함한다. 보호 영역은 에칭 공정이 제 2 영역 내의 상기 층에 영향을 미치는 것을 금지하기 때문에 제 2 영역 내의 상기 층의 높이에 비해 상기 타겟 영역 내의 상기 층의 높이를 감소시키기 위해 상기 오픈 영역을 통해 제 1 에칭 공정이 수행된다. 제 1 높이를 갖는 제 1 구조물이 타겟 영역 내에 형성된다. 제 1 높이보다 큰 제 2 높이를 갖는 제 2 구조물이 제 2 영역 내에 형성된다.

Description

다중 높이 반도체 장치 제조 방법{METHOD OF FORMING MULTI-HEIGHT SEMICONDUCTOR ARRANGEMENT}
본 발명은 반도체 장치에 관한 것이고, 보다 구체적으로는 다중 높이 반도체 구조물에 관한 것이다.
반도체 장치는 기판 상부에 형성된 FinFET 트랜지스터와 같은 하나 이상의 디바이스를 포함한다. 일례에서, 반도체 장치는 오버레이 영역을 포함한다. 오버레이 영역은 얼라인먼트 공정을 위해 반도체 제조 동안에 사용되는 하나 이상의 오버레이 얼라인먼트 마크를 포함한다. 일례에서, 하나 이상의 오버레이 얼라인먼트 마크는 리소그래피와 같은 패터닝 동안에 하나 이상의 층들과 하나 이상의 마스크를 얼라이닝하기 위해 사용된다. 에칭 공정은 그들 오버레이 얼라인먼트 마크를 노출시키거나 반도체 장치의 층으로부터 재료를 제거하여 폴리실리콘 게이트 구조물 또는 층간 유전체(inter layer dielectric; ILD) 구조물과 같은 구조물들을 형성하기 위해 수행된다. 오버레이 얼라인먼트 마크가 노출되고 구조물들이 에칭 공정에 의해 형성되기 때문에, 오버레이 얼라인먼트 마크와 구조물들은 유사한 높이를 가지며, 이것은 그들 오버레이 얼라인먼트 마크의 높이가 구조물들의 높이에 제한되는 오버레이 얼라인먼트 마크 가시성 문제로 이어진다.
도 1은 일부 실시예에 따라 반도체 장치를 형성하는 방법을 예시하는 흐름도이다.
도 2는 일부 실시예에 따른 타겟 영역 및 제 2 영역을 포함한 기판의 예시이다.
도 3은 일부 실시예에 따른 기판으로 하나 이상의 STI 구조물을 형성하는 예시이다.
도 4는 일부 실시예에 따른 기판 상부에 제 1 층을 형성하는 예시이다.
도 5는 일부 실시예에 따른 기판 상부에 층을 형성하는 예시이다.
도 6은 일부 실시예에 따른 포토레지스트 마스크를 형성하는 예시이다.
도 7은 일부 실시예에 따른 제 1 에칭을 수행하는 예시이다.
도 8은 일부 실시예에 따른 포토레지스트층을 형성하는 예시이다.
도 9는 일부 실시예에 따른 제 2 포토레지스트 마스크를 형성하는 예시이다.
도 10은 일부 실시예에 따른 제 2 에칭을 수행하는 예시이다.
도 11은 일부 실시예에 따른 반도체 장치의 예시이다.
청구 대상은 이제 도면을 참조하여 설명되고, 여기서 유사한 참조 번호는 일반적으로 전체에 걸쳐 유사한 요소를 말하는데 사용된다. 다음의 설명에서 설명을 목적으로 청구 대상의 이해를 제공하기 위해 다수의 특정 세부 사항들이 열거된다. 그러나, 청구 대상은 그들 특정 세부 사항들 없이도 실시될 수 있다는 것은 분명하다. 다른 예들에서, 청구 대상을 설명하기에 용이하게 하기 위해 블록도 형태로 구조물들 및 디바이스들이 예시된다.
하나 이상의 반도체 장치, 및 그러한 반도체 장치를 형성하기 위한 하나 이상의 기술이 여기에 제공된다. 일실시예에 있어서, 반도체 장치는 폴리층 또는 층간 유전체(inter layer dielectric; ILD)층과 같은 층을 포함한다. 오버레이 영역과 같은 층의 타겟 영역, 및 활성 영역과 같은 층의 제 2 영역이 정의된다. 포토레지스트 마스크는 타겟 영역을 선택적으로 에칭하지만 활성 영역의 에칭을 금지하시 위해 에칭 공정 동안에 사용된다. 이러한 방법으로, 타겟 영역 내의 에칭된 층은 활성 영역 내의 층의 제 2 층 높이보다 작은 제 1 층 높이를 갖는다. 제 1 폴리 구조물 또는 제 1 ILD 구조물과 같은 제 1 구조물이 타겟 영역 내의 에칭된 층으로부터 형성된다. 제 2 폴리 구조물 또는 제 2 ILD 구조물과 같은 제 2 구조물이 제 2 영역 내의 층으로부터 형성된다. 제 1 구조물은 제 2 구조물의 제 2 높이보다 작은 제 1 높이를 갖는다. 실시예에 있어서, 제 1 구조물은 제 1 오버레이 얼라인먼트 마스크를 포함한다. 실시예에 있어서, 제 2 구조물은 FinFET 트랜지스터의 게이트 구조물을 포함한다. 이러한 방법에서, 일부 실시예에 따라, 제 1 오버레이 얼라인먼트 마스크는 게이트 구조물보다 짧고, 이는 제조 동안에 오버레이 얼라인먼트 마스크 가시성을 향상시킨다.
반도체 장치를 형성하는 방법(100)이 도 1에 예시되고, 이러한 방법에 의해 형성된 하나 이상의 반도체 장치가 도 2 내지 도 11에 예시된다. 도 2에 예시된 바와 같이, 반도체 장치(208)는 기판(202)을 포함한다. 라인 처리의 전단의 실시예에서, 기판(202)은 실리콘 기판을 포함한다. 라인 처리의 후단의 실시예에서, 기판(202)은 금속층을 포함한다. 반도체 장치(208)는 타겟 영역(204) 및 제 2 영역(206)을 포함한다. 실시예에서, 타겟 영역(204)은 반도체 제조 동안에 얼라인먼트를 위해 하나 이상의 오버레이 얼라인먼트 마크가 형성될 오버레이 영역을 포함한다. 일부 실시예에 따르면, 타겟 영역(204)은 활성 영역, 더미 영역 등과 같은 어떤 영역에 대응한다. 일부 실시예에서, 제 2 영역은 반도체 제조 동안에 하나 이상의 게이트 구조물, 반도체 핀들, 금속 구조물, 또는 다른 능동 디바이스부가 형성될 활성 영역을 포함한다. 일부 실시예에 따르면, 제 2 영역(206)은 더미 영역, 오버레이 영역 등과 같은 어떤 영역에 대응한다.
일실시예에 있어서, 도 3에 예시된 바와 같이, 하나 이상의 STI 구조가 기판(202)에 형성된다. 일실시예에 있어서, 제 1 STI 구조물(302) 및 제 2 STI 구조물(304)은 타겟 영역(204) 내에 형성된다. 일실시예에 있어서, 제 3 STI 구조물(306) 및 제 4 STI 구조물(308)은 제 2 영역(206) 내에 형성된다.
일실시예에 있어서, 도 4에 예시된 바와 같이, 제 1 층(402)이 기판(202) 상부에 형성된다. 일실시예에 있어서, 제 1 층(402)은 게이트 유전체 재료를 포함한다. 일실시예에 있어서, 제 1 층(402)은 STI 구조물 상부에 형성되지 않는다. 일실시예에 있어서, 제 1 층(402)은 STI 구조 상부에 형성되지만, 에칭 등에 의해 STI 구조로부터 나중에 제거된다.
102에서, 도 5에 예시된 바와 같이, 층(502)이 기판 (202) 상부에 형성된다. 일실시예에 있어서, 층(502)은 제 1 층(402) 및 STI 구조 상부에 형성된다. 층(502)은 타겟 영역(204) 내에 형성된 타겟 영역층(502a)을 포함한다. 층(502)은 제 2 영역(206) 내에 형성된 제 2 영역층(502b)을 포함한다. 라인 처리의 선단의 실시예에 있어서, 층(502)은 폴리실리콘으로부터 게이트 구조물을 형성하기 위해 사용되는 폴리층을 포함한다. 일실시예에 있어서, 층(502)은 폴리(PO) 성막 처리를 이용하여 형성된다. 라인 처리의 후단의 실시예에 있어서, 층(502)은 디바이스들 사이의 연결에 사용되는 금속층을 포함한다.
104에서, 도 6에 예시된 바와 같이, 포토레지스트 마스크(602)는 층(502) 상부에 형성된다. 포토레지스트 마스크(602)는 타겟 영역층(502a) 위에 놓인(overlaying) 오픈 영역(open region)(602a)을 포함한다. 오픈 영역(602a)은 에칭 공정이 제 2 영역층(502b)의 높이 또는 두께보다 작은 에칭된 높이 또는 두께로 타겟 영역층(502a)의 높이 또는 두께를 감소시키기 위해 타겟 영역층(502a)의 일부를 제거하도록 허용한다. 포토레지스트 마스크(602)는 제 2 영역층(502b) 위에 놓인 보호 영역(602b)을 포함한다. 보호 영역(602b)은 에칭 공정이 제 2 영역층(502b)에 영향을 미치는 것을 금지시킨다. 일실시예에 있어서, 포토레지스트층은 오픈 영역(602a)을 확립하기 위해 포토레지스트의 일부를 제거하는 것 등에 의해 포토레지스트 마스크(602)를 형성하도록 패터닝된다.
106에서, 도 7에 예시된 바와 같이, 제 1 에칭(702)이 결과적으로 에칭된 타겟 영역층(502c)이 되는 타겟 영역층(502a)의 일부를 제거하기 위해 오픈 영역(602a)을 통하여 수행된다. 보호 영역(602b)은 제 1 에칭(702)이 제 2 영역층(502b)에 영향을 미치는 것을 금지시킨다. 에칭된 타겟 영역층(502c)은 제 2 영역층(502b)의 높이 또는 두께보다 작은 에칭된 높이 또는 두께를 갖는다. 층(502)이 폴리를 포함하는 실시예에서, 제 1 에칭(702)은 결과적으로 에칭된 타겟 영역층(502c)이 되는 타겟 영역층(502a)의 일부를 제거하는 폴리(PO) 에칭을 포함한다.
일실시예에 있어서, 도 8에 예시된 바와 같이, 포토레지스트층(802)과 같은 하나 이상의 포토레지스트층이 층(502) 상부에 형성된다. 일실시예에 있어서, 도 9에 예시된 바와 같이, 제 2 포토레지스트 마스크가 포토레지스트층(802) 상부와 같이 층(502) 상부에 형성된다. 일실시예에 있어서, 포토레지스트층이 포토레지스트 마스크를 형성하기 위해 패터닝된다. 제 2 포토레지스트 마스크는 층(502)으로부터 형성될 구조물을 정의하기 위해 사용되는 하나 이상의 포토레지스트 마스크 부분들을 포함한다. 일실시예에 있어서, 제 2 포토레지스트 마스크는 에칭된 타겟 영역층(502c)으로부터 형성될, 오버레이 얼라인먼트 마크와 같은 제 1 구조물을 정의하는데 사용되는 제 1 포토레지스트 마스크 부분(902)을 포함한다. 제 2 포토레지스트 마스크는 에칭된 타겟 영역층(502c)으로부터 형성될, 오버레이 얼라인먼트 마크와 같은 제 2 구조물을 정의하는데 사용되는 제 2 포토레지스트 마스크 부분(904)을 포함한다. 제 2 포토레지스트 마스크는 제 2 영역층(502b)으로부터 형성될, 게이트 구조물 또는 ILD 구조물과 같은 제 3 구조물을 정의하는데 사용되는 제 3 포토레지스트 마스크 부분(906)을 포함한다. 제 2 포토레지스트 마스크는 제 2 영역층(502b)으로부터 형성될, 게이트 구조물 또는 ILD 구조물과 같은 제 4 구조물을 정의하는데 사용되는 제 4 포토레지스트 마스크 부분(908)을 포함한다.
108에서, 도 10에 예시된 바와 같이, 하나 이상의 구조물들이 타겟 영역(204) 및 제 2 영역(206) 내에 형성된다. 일실시예에 있어서, 제 2 에칭(1002)이 에칭된 타겟 영역층(502c)의 일부 및 제 2 영역층(502b)의 일부를 제거하기 위해 수행된다. 제 1 포토레지스트 마스크 부분(902)은 제 2 에칭(1002)이 결과적으로 제 1 구조물(1004)이 되는 에칭된 타겟 영역층(502c)의 제 1 부분에 영향을 미치는 것을 금지시킨다. 제 2 포토레지스트 마스크 부분(904)은 제 2 에칭(1002)이 결과적으로 제 2 구조물(1006)이 되는 에칭된 타겟 영역층(502c)의 제 2 부분에 영향을 미치는 것을 금지시킨다. 제 3 포토레지스트 마스크 부분(906)은 제 2 에칭(1002)이 결과적으로 제 3 구조물(1008)이 되는 제 2 영역층(502b)의 제 1 부분에 영향을 미치는 것을 금지시킨다. 제 4 포토레지스트 마스크 부분(908)은 제 2 에칭(1002)이 결과적으로 제 4 구조물(1010)이 되는 제 2 영역층(502b)의 제 2 부분에 영향을 미치는 것을 금지시킨다. 제 1 구조물(1004)의 제 1 높이(1012) 또는 제 2 구조물(1006)의 제 2 높이 중 적어도 하나는 제 3 구조물(1006)의 제 3 높이(1016) 또는 제 4 구조물(1010)의 제 4 높이(1018) 중 적어도 하나보다 작다. 이러한 방식으로, 오버레이 얼라인먼트 마크와 같은 하나 이상의 구조물들이 타겟 영역(204) 내에 형성되고, 타겟 영역(204)에 인접한 제 2 영역(206) 내에 형성된 게이트 구조물들 또는 ILD 구조물들과 같은 하나 이상의 구조물들의 높이보다 작은 높이들을 갖는다. 일실시예에 있어서, 제 2 포토레지스트 마스크의 제 1 포토레지스트 마스크 부분(902), 제 2 포토레지스트 마스크 부분(904), 제 3 포토레지스트 마스크 부분(906), 및 제 4 포토레지스트 마스크 부분(908) 등의 패턴은 예를 들어 에칭 또는 리소그래피 공정 중 적어도 하나를 통해 포토레지스트층(802)과 같은 하나 이상의 아래에 놓인(underlaying) 포토레지스트층으로 전사 또는 임파트(impart)된다. 제 1 구조물(1004), 제 2 구조물(1006), 제 3 구조물(1008) 및 제 4 구조물(1010) 등이 전사된 패턴들에 기초하여 형성된다. 따라서, 제 1 구조물(1004), 제 2 구조물(1006), 제 3 구조물(1008) 및 제 4 구조물(1010) 등은, 간접적이기는 하지만, 제 1 포토레지스트 마스크 부분(902), 제 2 포토레지스트 마스크 부분(904), 제 3 포토레지스트 마스크 부분(906) 및 제 4 포토레지스트 마스크 부분(908) 등에 기초하여 형성된다.
도 11은 일부 실시예에 따른 반도체 장치(1124)를 예시하고, 상기 반도체 장치(1124)는 하나 이상의 ILD 구조물들의 높이들보다 작은 높이를 갖는 하나 이상의 오버레이 마크들을 포함한다. 반도체 장치(1124)는 오버레이 영역(1102) 및 활성 영역(1104)을 포함한다. 반도체 장치(1124)는 하나 이상의 금속층들(1114)을 포함한다. 하나 이상의 금속층들(1114)은 금속 (1)층 부분(1114a), 금속 (2)층 부분(1114b), 제 1 금속 부분(1114c), 제 2 금속 부분(1114d), 금속 (1)층 부분(1114a)을 금속 (2)층 부분(1114b)에 접속시키는 금속 비아 부분(1114e) 또는 다른 금속 부분들과 같은 하나 이상의 금속 부분들을 포함한다. 반도체 장치(1124)는 제 1 ILD층(1116)을 포함한다.
반도체 장치(1124)는 오버레이 영역(1102) 내에 형성된 제 1 ILD 구조물(1106)과 제 2 ILD 구조물(1108), 및 활성 영역(1104) 내에 형성된 제 3 ILD 구조물(1110)과 제 4 ILD 구조물(1112)과 같은 하나 이상의 ILD의 구조물들을 포함한다. 제 2 ILD 구조물(1108)은 적어도 제 3 ILD 구조물(1110)의 높이(1120) 또는 제 4 ILD 구조물(1112)의 높이(1122) 중 적어도 하나보다 작은 높이(1118)를 갖는다. 일실시예에 있어서, 제 1 ILD 구조물(1106) 및 제 2 구조물(1108)는 오버레이 영역 내의 오버레이 얼라인먼트 마크들로서 형성되고, 활성 영역(1104) 내의 ILD 구조물들의 높이들보다 작은 높이를 갖는다.
반도체 장치를 형성하는 일실시예에서, 성막은 실리콘 기판 또는 금속층과 같은 기판 상부에, 폴리층 또는 ILD층과 같은 제 1 층을 형성하기위해 수행된다. 제 1 층은 반도체 장치의, 예를 들어 오버레이 영역과 같은, 타겟 영역 내에 형성된 타겟 영역층을 포함한다. 제 1 층은 반도체 장치의, 예를 들어 하나 이상의 FinFET 디바이스와 연관된 디바이스 영역과 같은, 제 2 영역 내에 형성된 제 2 영역층을 포함한다. 저부 반사방지 코팅이 제 1 층에 도포된다. 포토레지스트 코팅은 저부 반사방지 코팅 상부에 도포된다. 마스크는 포토레지스트 코팅 상부에 형성된다. 마스크는 타겟 영역 위에 놓인 오픈 영역 및 제 2 영역 위에 놓인 보호 영역을 포함한다. 제 1 리소그래피 공정이 제 2 영역층에 영향을 미치는 것을 마스크의 보호 영역이 금지하기 때문에 결과적으로 제 2 영역층의 높이보다 작은 높이를 갖는 에칭된 대상 영역층이 되는 타겟 영역층의 일부를 제거하기 위해 제 1 리소그래피 공정이 수행된다. 포토레지스트 제거 공정은 포토 레지스트 코팅을 제거하기 위해 수행된다. 제 1 리소그래피 공정 후에 제 2 저부 반사방지 코팅이 제 1 층에 도포된다. 제 2 포토레지스트 코팅은 제 2 저부 반사방지 코팅 상부에 도포된다. 목표 영역 내의 하나 이상의 구조물들 및 제 2 영역 내의 하나 이상의 구조물들을 정의하는 제 2 마스크가 도포된다. 일실시예에 있어서, 패턴이 제 2 마스크로부터 제 2 포토레지스트 코팅으로 전사된다. 제 2 리소그래피 공정은 에칭된 타겟 영역층으로부터, 타겟 영역 내에, 제 1 구조물을 형성하기 위해 수행된다. 제 2 리소그래피 공정은 제 2 영역 층으로부터, 제 2 영역 내에 제 2 구조물을 형성하기 위해 수행된다. 제 1 구조물은 제 2 구조물의 높이보다 작은 높이를 갖는다. 임계 치수(critical dimension; CD) 및 오버레이 측정은 오버레이 얼라인먼트 마크로서 예를 들어 제 1 구조물을 사용하여 타겟층에 대하여 수행된다. 막 에칭은 제 2 포토 레지스트 코팅을 제거하기 위해 수행된다.
본 발명의 양상에 따르면, 반도체 장치가 제공된다. 반도체 장치는 타겟 영역을 포함한다. 타겟 영역은 오버레이 영역을 포함한다. 타겟 영역은 제 1 높이를 갖는 제 1 폴리 구조물을 포함한다. 반도체 장치는 제 2 영역을 포함한다. 제 2 영역은 제 1 높이보다 큰 제 2 높이를 갖는 제 2 폴리 구조물을 포함한다.
본 발명의 양상에 따르면, 반도체 장치가 제공된다. 반도체 장치는 오버레이 영역을 포함한다. 오버레이 영역은 제 1 높이를 갖는 제 1 구조물을 포함한다. 반도체 장치는 제 2 영역을 포함한다. 제 2 영역은 활성 영역을 포함한다. 제 2 영역은 제 1 높이보다 큰 제 2 높이를 갖는 제 2 구조물을 포함한다.
본 발명의 양상에 따르면, 반도체 장치를 형성하기 위한 방법이 제공된다. 상기 방법은 기판 상부에 층을 형성하는 단계를 포함한다. 포토레지스트 마스크가 층 상부에 형성된다. 포토레지스트 마스크는 층의 타겟 영역 위에 놓인 오픈 영역을 포함한다. 포토레지스트 마스크는 층의 제 2 영역 위에 놓인 보호 영역을 포함한다. 제 1 에칭이 타겟 영역의 일부를 제거하기 위해 오픈 구역을 통하여 수행된다. 보호 영역은 제 1 에칭이 제 2 영역에 영향을 미치는 것을 금지한다. 제 1 구조물이 타겟 영역 내에 형성되되고, 제 2 구조물이 제 2 영역 내에 형성된다. 제 2 구조물은 제 1 구조물의 제 1 높이보다 큰 제 2 높이를 갖는다.
청구 대상은 구조적인 피처들 또는 방법론적 동작들에 특정된 언어로 설명되었지만, 첨부된 청구항의 청구 대상은 반드시 상술된 특정 피처들 또는 동작들에 한정될 필요는 없다는 것이 이해되어야한다. 그보다, 상술된 특정 피처들 및 동작등은 청구항의 적어도 일부의 구현의 실시 형태로서 개시된다.
다양한 실시예의 동작들이 여기에 제공된다. 동작들의 일부 또는 전부가 설명되는 순서는 이들 동작이 반드시 순서에 의존한다는 것을 의미하는 것으로 해석되어서는 안된다. 대안적인 순서가 본 명세서의 이득이 주어진다면 인정될 것이다. 또한, 모든 동작이 반드시 여기에 제공된 각각의 실시예에서 존재하지 않음을 이해할 것이다. 또한, 모든 동작은 일부 실시예들에서 필요하지 않을 수 있음을 이해할 것이다.
여기에 도시된 층들, 피처들, 요소들 등은 예를 들어 설명의 간략함 및 용이함을 위해서 구조적 치수 또는 방위와 같은 서로에 대한 특정 치수로 도시되며, 그들의 실제 치수는 일부 실시예에서 여기에 도시된 것과 실질적으로 상이하다는 것이 인지될 것이다. 추가적으로, 에칭 기술, 주입 기술, 도핑 기술, 스핀-온 기술, 마그네트론 또는 이온 빔 스퍼터링과 같은 스퍼터링 기술, 열 성장과 같은 성장 기술, 또는 예를 들어 화학적 기상 증착 (chemical vapor deposition ; CVD), 물리적 기상 증착 (physical vapor depositionPVD), 플라즈마 인핸스드 화학 기상 증착 (plasma enhanced chemical vapor deposition; PECVD), 또는 원자층 증착 (atomic layer deposition; ALD)과 같은 증착 기술과 같은 다양항 기술들이 여기에 언급된 층들, 피처들, 요소들 등을 형성하기 위해 존재한다.
또한, 특정되지 않는 한, "제 1", "제 2" 등은 시간적 측면, 공간적 측면, 순서 등을 의미하는 것으로 의도되지 않는다. 그보다, 그러한 용어들은 피처들, 요소들, 아이템들에 대한 식별자, 이름 등으로서 단지 사용된다. 예를 들어, 제 1 채널 및 제 2 채널은 일반적으로 채널 A 및 채널 B, 또는 2개의 상이한 채널들 또는 2개의 동일한 채널들, 또는 동일한 채널에 대응한다.
또한, "예시적인"은 여기서 예, 경우, 예시 등으로서 이용되는 것을 의미하도록 사용되고, 반드시 유리한 것은 아니다. 본 출원에서 사용한 바와 같이, "또는"은 배타적인 "또는"보다는 포함적인 "또는"을 의미하도록 의도된다. 추가적으로, 본 출원에서 사용된 "a" 및 "an"은 달리 특정되거나 단수 형태를 가리키도록 문맥으로부터 명백하지 않은 한 "하나 이상"을 의미하는 것으로 해석된다. 또한, A 및 B 등 중 적어도 하나는 일반적으로 A 또는 B 또는 A와 B모두를 의미한다. 또한, "포함한다", "갖는", "갖다", "구비한" 또는 그들의 변형이 사용되는 범위까지 그들 용어는 "포함하는"과 유사한 방식으로 내포되도록 의도된다.
또한, 본 개시는 하나 이상의 구현에 대해 도시되고 설명되었지만, 동등한 변경 및 수정이 본 명세서와 첨부된 도면의 판독 및 이해에 기초하여 당업자에게 발생할 것이다. 본 개시는 그러한 모든 수정 및 변경을 포함하고, 다음의 청구항의 범위에 의해서만 제한된다. 특히 상기 기재된 구성성분(예를 들어, 요소, 자원 등)에 의해 수행되는 다양한 기능들에 관하여, 그러한 구성성분을 설명하기 위해 사용된 용어는 달리 지시되지 않는한, 개시된 구조물과 구조적으로 동등하지 않아도, 기재된 구성성분의 특정 기능을 수행하는 어떤 구성성분(예를 들어, 기능적으로 동등물인)에 대응하도록 의도된다. 추가적으로, 본 개시의 특정 피처가 여러 구현 중 단지 하나에 관하여 설명되었을 수 있지만, 그러한 피처는 소망되고 어떤 주어진 또는 특정 어플리케이션에 대한 이점일 수 있기 때문에 다른 구현들의 하나 이상의 다른 피처와 결합될 수 있다.

Claims (10)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 반도체 장치를 형성하기 위한 방법에 있어서,
    기판 상부에 층을 형성하는 단계;
    상기 층 상부에 포토레지스트 마스크를 형성하는 단계로서, 상기 포토레지스트 마스크는 상기 층의 타겟 영역 위에 놓인 오픈 영역(open region)과 상기 층의 제 2 영역 위에 놓인 보호 영역을 포함하는 것인, 상기 포토레지스트 마스크를 형성하는 단계;
    상기 타겟 영역의 일부를 제거하기 위해 상기 오픈 영역을 통하여 제 1 에칭을 수행하는 단계로서, 상기 보호 영역은 상기 제 1 에칭이 상기 제 2 영역에 영향을 미치는 것을 금지하는 것인, 상기 제 1 에칭을 수행하는 단계; 및
    상기 타겟 영역 내의 제 1 구조물 및 상기 제 2 영역 내의 제 2 구조물을 형성하는 단계로서, 상기 제 2 구조물은 상기 제 1 구조물의 제 1 높이보다 큰 제 2 높이를 갖는 것인, 상기 제 1 구조물 및 제 2 구조물을 형성하는 단계를 포함하고,
    상기 제 1 구조물은 상기 타겟 영역의 오버레이 영역 내의 제 1 오버레이 얼라인먼트 마크와 연관되고, 상기 제 2 구조물은 활성 영역 내의 게이트 구조물과 연관되는 것인 반도체 장치를 형성하기 위한 방법.
  8. 반도체 장치를 형성하기 위한 방법에 있어서,
    기판 위에 폴리실리콘을 포함하는 층을 형성하는 단계;
    상기 층 위에 포토레지스트 마스크를 형성하는 단계로서, 상기 포토레지스트 마스크는 상기 층의 타겟 영역 위에 있는 개구 영역과 상기 층의 제 2 영역 위에 있는 보호 영역을 포함하는 것인, 포토레지스트 마스크 형성 단계;
    상기 층의 타겟 영역의 일부를 제거하기 위해 상기 개구 영역을 통해 제 1 에칭을 수행하는 단계로서, 상기 보호 영역은 상기 제 1 에칭이 상기 층의 제 2 영역에 영향을 미치지 못하도록 하는 것인, 상기 제 1 에칭 수행 단계;
    상기 제 1 에칭 수행 단계 이후에 상기 층 위에 제 1 포토레지스트 층을 형성하는 단계;
    상기 제 1 포토레지스트 층 위에 제 2 포토레지스트 층을 형성하는 단계;
    제 1 포토레지스트 마스크 부분 및 제 2 포토레지스트 마스크 부분을 포함하는 제 2 포토레지스트 마스크를 형성하기 위해 상기 제 2 포토레지스트 층을 패터닝하는 단계; 및
    상기 층의 타겟 영역 내에 제 1 구조물을 형성하고 상기 층의 제 2 영역 내에 제 2 구조물을 형성하는 단계를 포함하고,
    상기 제 1 구조물은 상기 제 1 포토레지스트 마스크 부분 아래에 형성되고 상기 제 2 구조물은 상기 제 2 포토레지스트 마스크 부분 아래에 형성되며 상기 제 2 구조물은 상기 제 1 구조물의 제 1 높이보다 큰 제 2 높이를 갖는 것인 반도체 장치 형성 방법.
  9. 반도체 장치를 형성하기 위한 방법에 있어서,
    기판 위에 층을 형성하는 단계;
    상기 층 위에 포토레지스트 마스크를 형성하는 단계로서, 상기 포토레지스트 마스크는 개구 영역과 보호 영역을 포함하는 것인, 포토레지스트 마스크 형성 단계;
    제 1 에칭을 수행하여, 상기 개구 영역에 의해 상기 층의 타겟 영역에 에천트가 도포되고, 상기 보호 영역으로 인해 상기 층의 제 2 영역에는 에천트가 도포되지 않는 것인, 제 1 에칭 수행 단계;
    상기 제 1 에칭 수행 단계 이후에 상기 층 위에 제 1 포토레지스트 층을 형성하는 단계;
    상기 제 1 포토레지스트 층 위에 제 2 포토레지스트 층을 형성하는 단계;
    제 1 포토레지스트 마스크 부분 및 제 2 포토레지스트 마스크 부분을 포함하는 제 2 포토레지스트 마스크를 형성하기 위해 상기 제 2 포토레지스트 층을 패터닝하는 단계; 및
    상기 층의 타겟 영역 내에 제 1 구조물을 형성하고 상기 층의 제 2 영역 내에 제 2 구조물을 형성하는 단계를 포함하고,
    상기 제 1 구조물은 상기 제 1 포토레지스트 마스크 부분 아래에 형성되고 상기 제 2 구조물은 상기 제 2 포토레지스트 마스크 부분 아래에 형성되며 상기 제 2 구조물은 상기 제 1 에칭으로 인해 상기 제 1 구조물의 제 1 높이보다 큰 제 2 높이를 갖는 것인 반도체 장치 형성 방법.
  10. 반도체 장치를 형성하기 위한 방법에 있어서,
    기판 내에 하나 이상의 STI(shallow trench isolation) 구조물을 형성하는 단계;
    상기 기판 위에 유전체층을 형성하는 단계;
    상기 하나 이상의 STI 구조물 및 상기 유전체층 위에 폴리실리콘층을 형성하는 단계;
    상기 폴리실리콘층 위에 제 1 포토레지스트 층을 형성하는 단계;
    개구 영역 및 보호 영역을 포함하는 제 1 포토레지스트 마스크를 형성하기 위해 상기 제 1 포토레지스트 층을 패터닝하는 단계;
    제 1 에칭을 수행함으로써, 상기 개구 영역에 의해 상기 폴리실리콘층의 타겟 영역에 에천트가 도포되고 상기 보호 영역으로 인해 상기 폴리실리콘층의 제 2 영역에는 에천트가 도포되지 않도록 하여 에칭된 폴리실리콘층을 형성하는 단계;
    상기 에칭된 폴리실리콘층 위에 제2 포토레지스트 층을 형성하는 단계;
    오버레이 얼라인먼트 마크를 정의하기 위한 제 1 포토레지스트 마스크 부분 및 게이트 구조물을 정의하기 위한 제 2 포토레지스트 마스크 부분을 포함하는 제 2 포토레지스트 마스크를 형성하기 위해 상기 제 2 포토레지스트 층을 패터닝하는 단계; 및
    상기 에칭된 폴리실리콘층 내에 상기 게이트 구조물 및 상기 오버레이 얼라인먼트 마크를 형성하기 위해 상기 제 2 포토레지스트 마스크를 이용하여 제 2 에칭을 수행하는 단계를 포함하는 반도체 장치 형성 방법.
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