CN112825315A - 半导体结构及其形成方法 - Google Patents

半导体结构及其形成方法 Download PDF

Info

Publication number
CN112825315A
CN112825315A CN201911141019.7A CN201911141019A CN112825315A CN 112825315 A CN112825315 A CN 112825315A CN 201911141019 A CN201911141019 A CN 201911141019A CN 112825315 A CN112825315 A CN 112825315A
Authority
CN
China
Prior art keywords
layer
overlay
mark
dielectric layer
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201911141019.7A
Other languages
English (en)
Other versions
CN112825315B (zh
Inventor
黄玉辉
王盼盼
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Changxin Memory Technologies Inc
Original Assignee
Changxin Memory Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Changxin Memory Technologies Inc filed Critical Changxin Memory Technologies Inc
Priority to CN201911141019.7A priority Critical patent/CN112825315B/zh
Publication of CN112825315A publication Critical patent/CN112825315A/zh
Application granted granted Critical
Publication of CN112825315B publication Critical patent/CN112825315B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54426—Marks applied to semiconductor devices or parts for alignment

Abstract

本发明涉及一种半导体结构及其形成方法。所述半导体结构的形成方法包括如下步骤：形成一基底，所述基底包括衬底以及覆盖于所述衬底表面的介质层，所述介质层表面包括器件区域和标记区域，所述标记区域具有贯穿所述介质层的通孔以及填充于所述通孔内并覆盖于所述介质层表面的套刻层，所述器件区域具有覆盖于所述介质层表面的器件层；遮盖所述套刻层并图案化所述器件层，形成初始器件结构；图案化所述套刻层及所述初始器件结构，于所述标记区域形成套刻标记、并同时于所述器件区域形成器件结构，所述套刻标记的顶面与所述介质层的顶面平齐。本发明避免了套刻标记易出现过刻蚀的问题，确保了套刻标记的完整性。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。
背景技术
在半导体制程工艺中，通常需要在多层膜层结构上形成图形，以组成具有一定功能的半导体器件。然而，上下两个图层之间的对准，是确保半导体制程工艺良率的重要步骤。当前，主要采用套刻标记(Overlay Mark)来判断当前图层与前一层之间是否对准。
在现有技术中，套刻标记是与器件结构同步刻蚀形成的，由于器件结构的图案限制，其需要经过两步刻蚀才能形成，因而所述套刻标记也要经历两步刻蚀，这就极易导致所述套刻标记的过刻蚀，使得最终形成的套刻标记不完整或损坏。此时，在当前层表面形成的下一图层，无法与所述当前层进行对准，阻碍了后续半导体制程工艺的顺利进行，也降低了半导体器件的良率。
因此，如何套刻标记在形成过程中出现过刻蚀的现象，确保套刻标记的完整性，从而提高半导体器件的良率，是当前亟待解决的技术问题。
发明内容
本发明提供一种半导体结构及其形成方法，用于解决当前的套刻标记在形成过程中易出现图案不完整的问题，以确保半导体制程的顺利进行，提高半导体器件的良率。
为了解决上述问题，本发明提供了一种半导体结构的形成方法，包括如下步骤：
形成一基底，所述基底包括衬底以及覆盖于所述衬底表面的介质层，所述介质层表面包括器件区域和标记区域，所述标记区域具有贯穿所述介质层的通孔以及填充于所述通孔内并覆盖于所述介质层表面的套刻层，所述器件区域具有覆盖于所述介质层表面的器件层；
遮盖所述套刻层并图案化所述器件层，形成初始器件结构；
图案化所述套刻层及所述初始器件结构，于所述标记区域形成套刻标记、并同时于所述器件区域形成器件结构，所述套刻标记的顶面与所述介质层的顶面平齐。
可选的，形成一基底的具体步骤包括：
提供一衬底；
形成介质层于所述衬底表面，并于所述介质层中定义相互独立的器件区域和标记区域；
于所述标记区域形成贯穿所述介质层的通孔；
于所述标记区域形成套刻层，所述套刻层填充满所述通孔并覆盖位于所述标记区域的所述介质层表面。
可选的，于所述标记区域形成套刻层的具体步骤包括：
沉积导电材料于所述介质层表面，于所述标记区域形成套刻层、并同时于所述器件区域形成器件层。
可选的，遮盖所述套刻层并图案化所述器件区域的具体步骤包括：
覆盖光阻层于所述套刻层表面并图案化所述器件层，形成初始器件结构。
可选的，覆盖光阻层于所述套刻层表面并图案化所述器件层的具体步骤包括：
形成覆盖所述套刻层和所述器件层的光阻层；
图案化所述光阻层，形成暴露所述器件层的开口，残留的所述光阻层覆盖所述套刻层；
自所述开口刻蚀所述器件层。
可选的，图案化所述套刻层及所述初始器件结构的具体步骤包括：
剥离所述光阻层；
刻蚀所述套刻层、去除覆盖于所述介质层表面的所述套刻层，并同时刻蚀所述初始器件结构、形成器件结构，残留于所述通孔内的所述套刻层作为所述套刻标记。
可选的，所述套刻层的材料为金属材料。
可选的，在沿平行于所述介质层的表面的方向上，所述套刻标记包括：
第一图形，沿第一方向延伸；
第二图形，沿第二方向延伸，所述第一方向与所述第二方向相交。
为了解决上述问题，本具体实施方式还提供了一种半导体结构，包括：
基底，所述基底包括衬底以及覆盖于所述衬底表面的介质层，所述介质层表面包括器件区域和标记区域，所述标记区域具有贯穿所述介质层的通孔；
套刻标记，填充于所述通孔内，所述套刻标记的顶面与所述介质层的顶面平齐。
可选的，所述套刻标记的材料为金属材料。
可选的，还包括：
器件结构，位于所述器件区域的所述介质层表面；
所述器件结构的材料与所述套刻标记的材料相同。
可选的，在沿平行于所述介质层的表面的方向上，所述套刻标记包括：
第一图形，沿第一方向延伸；
第二图形，沿第二方向延伸，所述第一方向与所述第二方向相交。
本发明提供的半导体结构及其形成方法，在第一次刻蚀的过程中，对标记区域的套刻层进行了遮挡，仅暴露器件区域的器件层，使得所述第一次刻蚀过程不涉及所述套刻层，使得仅第二次刻蚀过程刻蚀到所述套刻层，即所述套刻标记经过一次刻蚀形成，从而避免了现有技术中两次刻蚀易导致套刻标记过刻蚀的问题，确保了套刻标记的完整性，确保了半导体制程的顺利进行，提高了半导体器件的良率。
附图说明
附图1是本发明具体实施方式中半导体结构的形成方法流程图；
附图2A-2D是本发明具体实施方式在形成半导体结构的过程中主要的工艺截面示意图；
附图3是本发明具体实施方式形成的套刻标记的俯视结构示意图。
具体实施方式
下面结合附图对本发明提供的半导体结构及其形成方法的具体实施方式做详细说明。
本具体实施方式提供了一种半导体结构的形成方法，附图1是本发明具体实施方式中半导体结构的形成方法流程图，附图2A-2D是本发明具体实施方式在形成套刻标记的过程中主要的工艺截面示意图。如图1、图2A-图2D所示，本具体实施方式提供的半导体结构的形成方法，包括如下步骤：
步骤S11，形成一基底，所述基底包括衬底20以及覆盖于所述衬底20表面的介质层21，所述介质层21表面包括器件区域Ⅰ和标记区域Ⅱ，所述标记区域Ⅱ具有贯穿所述介质层21的通孔以及填充于所述通孔内并覆盖于所述介质层21表面的套刻层22，所述器件区域Ⅰ具有覆盖于所述介质层21表面的器件层，如图2A、图2B所示。图2B-图2D是对图2A中的所述标记区域Ⅱ进行处理的过程中的截面示意图。
具体来说，所述衬底20可以为Si衬底、Ge衬底、SiGe衬底、SOI(Silicon OnInsulator，绝缘体上硅)或者GOI(Germanium On Insulator，绝缘体上锗)等。在本具体实施方式中，以所述衬底20为Si衬底为例进行说明，用于支撑在其上的结构。
可选的，形成一基底的具体步骤包括：
提供一衬底20；
形成介质层21于所述衬底20表面，并于所述介质层21中定义相互独立的器件区域Ⅰ和标记区域Ⅱ；
于所述标记区域Ⅱ形成贯穿所述介质层21的通孔；
于所述标记区域Ⅱ形成套刻层22，所述套刻层22填充满所述通孔并覆盖位于所述标记区域Ⅱ的所述介质层21表面。
可选的，于所述标记区域Ⅱ形成套刻层22的具体步骤包括：
沉积导电材料于所述介质层21表面，于所述标记区域Ⅱ形成套刻层22、并同时于所述器件区域Ⅰ形成器件层。
所述介质层21可以为单层，也可以为由多个子介质层构成的叠层。以下以所述介质层21包括沿垂直于所述衬底20的方向依次叠置的第一子介质层211、第二子介质层212、第三子介质层213和第四子介质层214为例进行说明。首先，于所述衬底20表面依次沉积所述第一子介质层211、所述第二子介质层212、所述第三子介质层213和所述第四子介质层214，形成所述介质层21，并于形成的所述介质层21表面定义所述器件区域Ⅰ和所述标记区域Ⅱ，如图2A所示，即所述器件区域Ⅰ和所述标记区域Ⅱ的介质层是同步形成的。接着，于所述器件区域Ⅰ和所述标记区域Ⅱ的所述介质层21表面同步刻蚀，于所述标记区域Ⅱ形成所述通孔，并同时于所述器件区域Ⅰ形成用于凹孔或凹槽，所述凹孔或凹槽用于后续形成器件结构。之后，沉积导电材料，形成填充满所述通孔并覆盖位于所述标记区域Ⅱ的所述介质层21表面的所述套刻层22、并同时形成填充所述凹孔或所述凹槽并覆盖位于所述器件区域Ⅰ的所述介质层21表面的所述器件层。也就是说，在本具体实施方式中，所述器件区域Ⅰ与所述标记区域Ⅱ是同步进行工艺处理的，以提高半导体制程效率，缩短半导体制程时间。
步骤S12，遮盖所述套刻层22并图案化所述器件层，形成初始器件结构，如图2B所示。
可选的，遮盖所述套刻层22并图案化所述器件区域Ⅰ的具体步骤包括：
覆盖光阻层23于所述套刻层22表面并图案化所述器件层，形成初始器件结构。
可选的，覆盖光阻层23于所述套刻层22表面并图案化所述器件层的具体步骤包括：
形成覆盖所述套刻层22和所述器件层的光阻层23；
图案化所述光阻层23，形成暴露所述器件层的开口，残留的所述光阻层23覆盖所述套刻层22；
自所述开口刻蚀所述器件层。
具体来说，在形成所述器件层与所述套刻层22之后，首先，覆盖所述光阻层23于所述器件区域Ⅰ和所述标记区域Ⅱ；之后，对所述光阻层23进行曝光、显影，于所述光阻层23中形成暴露所述器件层的开口，而所述套刻层22仍然被所述光阻层23覆盖；接着，经所述光阻层23中的所述开口对所述器件层进行刻蚀，以形成初始器件结构。
在本具体实施方式中，是通过所述光阻层23对所述套刻层22进行遮盖。在其他具体实施方式中，本领域技术人员也可以采用其他的材料或者其他的方式对所述套刻层进行遮盖，只要在对所述器件层进行第一次刻蚀的过程中不对所述套刻层进行刻蚀即可。
步骤S13，图案化所述套刻层22及所述初始器件结构，于所述标记区域Ⅱ形成套刻标记24、并同时于所述器件区域Ⅰ形成器件结构，所述套刻标记24的顶面与所述介质层21的顶面平齐。
可选的，图案化所述套刻层22及所述初始器件结构的具体步骤包括：
剥离所述光阻层23，如图2C所示；
刻蚀所述套刻层22、去除覆盖于所述介质层21表面的所述套刻层22，并同时刻蚀所述初始器件结构、形成器件结构，残留于所述通孔内的所述套刻层22作为所述套刻标记24。
具体来说，在对所述初始器件结构进行第二次刻蚀之前，剥离覆盖于所述标记区域Ⅱ表面的所述光阻层23，暴露所述套刻层22。之后，对所述套刻层22以及所述初始器件结构同步进行刻蚀，使得在形成所述器件结构的同时，形成所述套刻标记24。
在本具体实施方式中，为了形成所述器件结构，需要对所述器件层进行两次刻蚀，即第一次刻蚀形成初始器件结构，第二次刻蚀由所述初始器件结构形成所述器件结构。而由于在对所述器件层进行第一次刻蚀的过程中，对所述套刻层22进行了遮挡，使得所述套刻标记24的形成仅经过一次刻蚀，避免了所述套刻层22因为过刻蚀而导致最终形成的套刻标记24不完整的问题。另外，由于本具体实施方式中最终的所述器件结构与所述套刻标记24是同步形成的，无需设置额外的套刻标记形成工艺，从而实现了对半导体制程的简化，提高了半导体器件的生产效率。
在本具体实施方式中，是在对所述器件层进行第一次刻蚀之前，对所述套刻层进行遮盖，使得第一次刻蚀完全不涉及所述套刻层，在第二次刻蚀过程才是对所述套刻层与所述初始器件结构的同步刻蚀。在其他具体实施方式中，也可以在第一次刻蚀的过程中同步对所述套刻层和所述器件层刻蚀，在形成所述初始器件结构的同时形成所述套刻标记，而在第一次刻蚀之后，对所述套刻标记进行遮盖，使得第二次刻蚀过程仅对所述初始器件结构进行刻蚀、完全不涉及所述标记区域，即只要能够避免所述套刻标记的过刻蚀即可。
可选的，所述套刻层22的材料为金属材料。所述金属材料可以为钨和/或氮化钨。
可选的，在沿平行于所述介质层21的表面的方向上，所述套刻标记24包括：
第一图形31，沿第一方向延伸；
第二图形32，沿第二方向延伸，所述第一方向与所述第二方向相交。
附图3是本发明具体实施方式形成的套刻标记的俯视结构示意图。举例来说，如图3所示，所述套刻标记包括多个沿所述第一方向延伸的所述第一图形、以及多个沿所述第二方向延伸的所述第二图形，以提高对准精度。所述第一方向与所述第二方向可以垂直相交，也可以倾斜相交。
不仅如此，本具体实施方式还提供了一种半导体结构。本具体实施方式提供的半导体结构的示意图可参见图2D和图3，且本具体实施方式所述的半导体结构可以采用如上述任一项所述的半导体结构的形成方法形成，具体参见图1、图2A-图2D。如图1、图2A-图2D及图3所示，本具体实施方式提供的半导体结构，包括：
基底，所述基底包括衬底20以及覆盖于所述衬底20表面的介质层21，所述介质层21表面包括器件区域Ⅰ和标记区域Ⅱ，所述标记区域Ⅱ具有贯穿所述介质层21的通孔；
套刻标记24，填充于所述通孔内，所述套刻标记24的顶面与所述介质层21的顶面平齐。
可选的，所述套刻标记24的材料为金属材料。
可选的，所述半导体结构还包括：
器件结构，位于所述器件区域Ⅰ的所述介质层21表面；
所述器件结构的材料与所述套刻标记24的材料相同。
可选的，在沿平行于所述介质层21的表面的方向上，所述套刻标记包括：
第一图形31，沿第一方向延伸；
第二图形32，沿第二方向延伸，所述第一方向与所述第二方向相交。
本具体实施方式提供的半导体结构及其形成方法，在第一次刻蚀的过程中，对标记区域的套刻层进行了遮挡，仅暴露器件区域的器件层，使得所述第一次刻蚀过程不涉及所述套刻层，使得仅第二次刻蚀过程刻蚀到所述套刻层，即所述套刻标记经过一次刻蚀形成，从而避免了现有技术中两次刻蚀易导致套刻标记过刻蚀的问题，确保了套刻标记的完整性，确保了半导体制程的顺利进行，提高了半导体器件的良率。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (12)

1.一种半导体结构的形成方法，其特征在于，包括如下步骤：
形成一基底，所述基底包括衬底以及覆盖于所述衬底表面的介质层，所述介质层表面包括器件区域和标记区域，所述标记区域具有贯穿所述介质层的通孔以及填充于所述通孔内并覆盖于所述介质层表面的套刻层，所述器件区域具有覆盖于所述介质层表面的器件层；
遮盖所述套刻层并图案化所述器件层，形成初始器件结构；
图案化所述套刻层及所述初始器件结构，于所述标记区域形成套刻标记、并同时于所述器件区域形成器件结构，所述套刻标记的顶面与所述介质层的顶面平齐。
2.根据权利要求1所述的半导体结构的形成方法，其特征在于，形成一基底的具体步骤包括：
提供一衬底；
形成介质层于所述衬底表面，并于所述介质层中定义相互独立的器件区域和标记区域；
于所述标记区域形成贯穿所述介质层的通孔；
于所述标记区域形成套刻层，所述套刻层填充满所述通孔并覆盖位于所述标记区域的所述介质层表面。
3.根据权利要求2所述的半导体结构的形成方法，其特征在于，于所述标记区域形成套刻层的具体步骤包括：
沉积导电材料于所述介质层表面，于所述标记区域形成套刻层、并同时于所述器件区域形成器件层。
4.根据权利要求3所述的半导体结构的形成方法，其特征在于，遮盖所述套刻层并图案化所述器件区域的具体步骤包括：
覆盖光阻层于所述套刻层表面并图案化所述器件层，形成所述初始器件结构。
5.根据权利要求4所述的半导体结构的形成方法，其特征在于，覆盖光阻层于所述套刻层表面并图案化所述器件层的具体步骤包括：
形成覆盖所述套刻层和所述器件层的光阻层；
图案化所述光阻层，形成暴露所述器件层的开口，残留的所述光阻层覆盖所述套刻层；
自所述开口刻蚀所述器件层。
6.根据权利要求4所述的半导体结构的形成方法，其特征在于，图案化所述套刻层及所述初始器件结构的具体步骤包括：
剥离所述光阻层；
刻蚀所述套刻层、去除覆盖于所述介质层表面的所述套刻层，并同时刻蚀所述初始器件结构、形成器件结构，残留于所述通孔内的所述套刻层作为所述套刻标记。
7.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述套刻层的材料为金属材料。
8.根据权利要求1所述的半导体结构的形成方法，其特征在于，在沿平行于所述介质层的表面的方向上，所述套刻标记包括：
第一图形，沿第一方向延伸；
第二图形，沿第二方向延伸，所述第一方向与所述第二方向相交。
9.一种半导体结构，其特征在于，包括：
基底，所述基底包括衬底以及覆盖于所述衬底表面的介质层，所述介质层表面包括器件区域和标记区域，所述标记区域具有贯穿所述介质层的通孔；
套刻标记，填充于所述通孔内，所述套刻标记的顶面与所述介质层的顶面平齐。
10.根据权利要求9所述的半导体结构，其特征在于，所述套刻标记的材料为金属材料。
11.根据权利要求9所述的半导体结构，其特征在于，还包括：
器件结构，位于所述器件区域的所述介质层表面；
所述器件结构的材料与所述套刻标记的材料相同。
12.根据权利要求9所述的半导体结构，其特征在于，在沿平行于所述介质层的表面的方向上，所述套刻标记包括：
第一图形，沿第一方向延伸；
第二图形，沿第二方向延伸，所述第一方向与所述第二方向相交。
CN201911141019.7A 2019-11-20 2019-11-20 半导体结构及其形成方法 Active CN112825315B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201911141019.7A CN112825315B (zh) 2019-11-20 2019-11-20 半导体结构及其形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201911141019.7A CN112825315B (zh) 2019-11-20 2019-11-20 半导体结构及其形成方法

Publications (2)

Publication Number Publication Date
CN112825315A true CN112825315A (zh) 2021-05-21
CN112825315B CN112825315B (zh) 2022-04-12

Family

ID=75906827

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201911141019.7A Active CN112825315B (zh) 2019-11-20 2019-11-20 半导体结构及其形成方法

Country Status (1)

Country Link
CN (1) CN112825315B (zh)

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6057206A (en) * 1999-10-01 2000-05-02 Advanced Micro Devices, Inc. Mark protection scheme with no masking
US6342426B1 (en) * 2001-02-08 2002-01-29 Mosel Vitelic Inc. Method for protecting stepper alignment marks
US20040032031A1 (en) * 2002-08-15 2004-02-19 Holscher Richard D. Use of a dual-tone resist to form photomasks including alignment mark protection, intermediate semiconductor device structures and bulk semiconductor device substrates
TW577139B (en) * 2002-06-14 2004-02-21 Taiwan Semiconductor Mfg Method of using one lithography step to form alignment mark and shallow trench
TW200418611A (en) * 2003-03-20 2004-10-01 Taiwan Semiconductor Mfg Method for maintaining post-CMP alignment mark
CN104425613A (zh) * 2013-08-30 2015-03-18 台湾积体电路制造股份有限公司 多高度半导体结构
CN104882436A (zh) * 2015-03-31 2015-09-02 上海华虹宏力半导体制造有限公司 两次外延工艺中光刻对准标记的制作方法
CN105206557A (zh) * 2015-08-28 2015-12-30 株洲南车时代电气股份有限公司 一种光刻对准标记的制备方法
CN108630660A (zh) * 2017-03-22 2018-10-09 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN110289251A (zh) * 2019-05-30 2019-09-27 武汉华星光电半导体显示技术有限公司 显示面板及显示装置

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6057206A (en) * 1999-10-01 2000-05-02 Advanced Micro Devices, Inc. Mark protection scheme with no masking
US6342426B1 (en) * 2001-02-08 2002-01-29 Mosel Vitelic Inc. Method for protecting stepper alignment marks
TW577139B (en) * 2002-06-14 2004-02-21 Taiwan Semiconductor Mfg Method of using one lithography step to form alignment mark and shallow trench
US20040032031A1 (en) * 2002-08-15 2004-02-19 Holscher Richard D. Use of a dual-tone resist to form photomasks including alignment mark protection, intermediate semiconductor device structures and bulk semiconductor device substrates
TW200418611A (en) * 2003-03-20 2004-10-01 Taiwan Semiconductor Mfg Method for maintaining post-CMP alignment mark
CN104425613A (zh) * 2013-08-30 2015-03-18 台湾积体电路制造股份有限公司 多高度半导体结构
CN104882436A (zh) * 2015-03-31 2015-09-02 上海华虹宏力半导体制造有限公司 两次外延工艺中光刻对准标记的制作方法
CN105206557A (zh) * 2015-08-28 2015-12-30 株洲南车时代电气股份有限公司 一种光刻对准标记的制备方法
CN108630660A (zh) * 2017-03-22 2018-10-09 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN110289251A (zh) * 2019-05-30 2019-09-27 武汉华星光电半导体显示技术有限公司 显示面板及显示装置

Also Published As

Publication number Publication date
CN112825315B (zh) 2022-04-12

Similar Documents

Publication Publication Date Title
WO2004095515A3 (en) Methods for contracting conducting layers overlying magnetoelectronic elements of mram devices
CN112825315B (zh) 半导体结构及其形成方法
US10566195B2 (en) Multiple patterning with variable space mandrel cuts
CN112768351B (zh) 一种图形形成方法
KR100598308B1 (ko) 반도체 소자의 다마신 패턴 형성방법
EP1577941B1 (en) Method for creating a pattern in a material and semiconductor structure processed therewith
JPH02262338A (ja) 半導体装置の製造方法
KR0172785B1 (ko) 반도체 접속장치 및 그 제조방법
KR100224778B1 (ko) 반도체 소자의 제조방법
KR910000277B1 (ko) 반도체 장치의 제조방법
KR0166488B1 (ko) 반도체 소자의 미세콘택 형성방법
KR100456421B1 (ko) 반도체 소자의 제조 방법
KR960008563B1 (ko) 더블 스페이서를 이용한 반도체 소자의 미세 콘택홀 형성방법
KR19990060819A (ko) 반도체 소자의 금속 배선 형성 방법
KR100917812B1 (ko) 듀얼 다마신을 갖는 반도체 장치의 제조 방법
KR0140729B1 (ko) 미세콘택 형성방법
KR100224716B1 (ko) 반도체장치의 제조방법
KR100191709B1 (ko) 미세 콘택홀의 형성방법
JP2574910B2 (ja) 半導体装置の製造方法
JPH0391243A (ja) 半導体装置の製造方法
KR19980054458A (ko) 반도체 소자의 금속 배선 형성방법
JPH0496225A (ja) 半導体装置の製造方法
JPH03127827A (ja) 半導体装置の製造法
KR20010059994A (ko) 배선 형성 방법
JPH02105519A (ja) 半導体集積回路の製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant