CN103814437A - 复合基板的制造方法及复合基板 - Google Patents

复合基板的制造方法及复合基板 Download PDF

Info

Publication number
CN103814437A
CN103814437A CN201280045370.6A CN201280045370A CN103814437A CN 103814437 A CN103814437 A CN 103814437A CN 201280045370 A CN201280045370 A CN 201280045370A CN 103814437 A CN103814437 A CN 103814437A
Authority
CN
China
Prior art keywords
semiconductor crystal
substrate
layer
crystal layer
transfer printing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201280045370.6A
Other languages
English (en)
Inventor
高田朋幸
山田永
秦雅彦
前田辰郎
板谷太郎
安田哲二
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
National Institute of Advanced Industrial Science and Technology AIST
Sumitomo Chemical Co Ltd
Original Assignee
National Institute of Advanced Industrial Science and Technology AIST
Sumitomo Chemical Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by National Institute of Advanced Industrial Science and Technology AIST, Sumitomo Chemical Co Ltd filed Critical National Institute of Advanced Industrial Science and Technology AIST
Priority claimed from PCT/JP2012/006027 external-priority patent/WO2013042381A1/ja
Publication of CN103814437A publication Critical patent/CN103814437A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/185—Joining of semiconductor bodies for junction formation
    • H01L21/187—Joining of semiconductor bodies for junction formation by direct bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/7806—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices involving the separation of the active layers from a substrate
    • H01L21/7813—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices involving the separation of the active layers from a substrate leaving a reusable substrate, e.g. epitaxial lift off
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002—Preparing wafers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/8252—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using III-V technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/8258—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using a combination of technologies covered by H01L21/8206, H01L21/8213, H01L21/822, H01L21/8252, H01L21/8254 or H01L21/8256
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H01L21/30612—Etching of AIIIBV compounds

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Recrystallisation Techniques (AREA)
  • Thin Film Transistor (AREA)
  • Weting (AREA)
  • Ceramic Engineering (AREA)

Abstract

本发明提供一种具备半导体结晶层的复合基板的制造方法，包括：在半导体结晶层形成基板上依次形成牺牲层及半导体结晶层的步骤；将半导体结晶层形成基板与转印目的基板相贴合，使得半导体结晶层形成基板的第一表面与转印目的基板的要与第一表面相接触的第二表面相面对；将半导体结晶层形成基板及转印目的基板的全部或一部分浸渍于刻蚀液中对牺牲层进行刻蚀，在使半导体结晶层保留在转印目的基板侧的状态下将转印目的基板与半导体结晶层形成基板相分离的步骤。此处，转印目的基板具有非柔性基板和有机物层，有机物层的表面为第二表面。

Description

复合基板的制造方法及复合基板
技术领域
本发明涉及一种复合基板的制造方法及复合基板。
背景技术
GaAs、InGaAs等III-V族化合物半导体具有高电子迁移率，Ge、SiGe等IV族半导体具有高空穴迁移率。因此，如果由III-V族化合物半导体构成N沟道型的MOSFET(Metal-Oxide-Semiconductor Field Effect Transistor，金属氧化物半导体场效应晶体管；另外以下有时也会将N沟道型的MOSFET简称为“nMOSFET”)，并由IV族半导体构成P沟道型的MOSFET(以下有时简称为“pMOSFET”)，便能够实现具有高性能的CMOSFET(ComplementaryMetal-Oxide-Semiconductor Field Effect Transistor，互补型金属氧化物半导体场效应晶体管)。在非专利文献1中公开了将以III-V族化合物半导体为沟道的N沟道型MOSFET和以Ge为沟道的P沟道型MOSFET形成在单一基板上的CMOSFET结构。
为了将以III-V族化合物半导体为沟道的N沟道型MISFET(Metal-Insulator-Semiconductor Field Effect Transistor，金属绝缘体半导体场效应晶体管；另外以下有时也会将N沟道型MISFET简称为“nMISFET”)和以IV族半导体为沟道的P沟道型MISFET(以下有时简称为“pMISFET”)形成在一个基板上，就需要有将nMISFET用的III-V族化合物半导体和pMISFET用的IV族半导体形成于单一基板上的技术。另外，考虑到要制造成LSI(Large Scale Integration，大规模集成电路)，优选将nMISFET用的III-V族化合物半导体结晶层及pMISFET用的IV族半导体结晶层形成于能够利用现有制造装置及现有工序的硅基板上。
作为在单一基板(例如硅基板)上形成III-V族化合物半导体层及IV族半导体结晶层这样的异种材料的技术，已知有将在结晶生长用基板上形成的半导体结晶层转印到转印目的基板上的技术。例如，在非专利文献2中公开了一种在GaAs基板上形成AlAs层作为牺牲层，并将在该牺牲层(AlAs层)上形成的Ge层转印到Si基板上的技术。
非专利文献1：S.Takagi，et al.，SSE，vol.51，pp.526-536，2007.
非专利文献2：Y.Bai and E.A.Fitzgerald，ECS Transactions，33(6)927-932(2010)
发明内容
发明要解决的问题：
在非专利文献2所记载的技术中，通过刻蚀去除作为牺牲层的AlAs层，将作为转印对象的半导体结晶层的Ge层从作为结晶生长用基板的GaAs基板分离。然而，由于牺牲层夹设配置于结晶生长用基板与Ge层之间，要通过结晶生长用基板与Ge层的间隙处的横向刻蚀进行去除，但如果牺牲层的层厚很薄，则无法充分供应刻蚀液，从而有去除牺牲层需要很长时间的问题。
如果形成很厚的牺牲层，虽然能够使刻蚀液的供应加快，使去除牺牲层的时间缩短，但层厚较大的牺牲层会使在牺牲层上形成的半导体结晶层的结晶性下降，这是不佳的。另外，虽然从保持与转印目的基板较高的粘合性的观点来看，优选要维持半导体结晶层的高平坦性，但当牺牲层的层厚变大时，牺牲层表面的平坦性下降，在牺牲层上形成的半导体结晶层的平坦性也会下降。
另外，假设从结晶生长用基板被转印到转印目的基板的半导体结晶层被进一步转印到其他的转印目的基板上。此处，从结晶生长用基板向转印目的基板的转印阶段中的转印目的基板与半导体结晶层的粘合层(或粘合机构)成为在从转印目的基板向下一个转印目的基板的转印阶段中的牺牲层(或脱离机构)。因此，必须对各个转印阶段中的刻蚀液及粘合层(牺牲层)的材料(或在各个转印阶段中的粘合机构)进行选择，以使粘合强度的大小关系相适合。为了增大这些选择的自由度，较佳地是能够控制动态地改变粘合层(牺牲层)的物性(粘合强度等)。
本发明的目的在于提供一种在将结晶生长用基板上形成的半导体结晶层转印到转印目的基板时提高牺牲层的刻蚀速度的技术。另外还在于控制各个转印阶段中的粘合层或牺牲层的粘合性。
解决问题的方案：
为解决上述问题，本发明的第一方式中提供一种具备半导体结晶层的复合基板的制造方法，包括：在半导体结晶层形成基板上按照牺牲层、半导体结晶层的顺序形成牺牲层及半导体结晶层的步骤；将半导体结晶层形成基板与转印目的基板相贴合，使得作为形成于半导体结晶层形成基板上的层的表面的第一表面与作为转印目的基板或形成于转印目的基板上的层的表面并要与第一表面相接触的第二表面相面对的步骤；以及将半导体结晶层形成基板及转印目的基板的全部或一部分浸渍于刻蚀液中对牺牲层进行刻蚀，在使半导体结晶层保留在转印目的基板侧的状态下将转印目的基板与半导体结晶层形成基板相分离的步骤；转印目的基板具有非柔性基板和有机物层，有机物层的表面为第二表面。
本发明的第二方式中提供另一种具有半导体结晶层的复合基板的制造方法，包括：在半导体结晶层形成基板上按照牺牲层、半导体结晶层的顺序形成牺牲层及半导体结晶层的步骤；在半导体结晶层上形成由有机物构成的粘合层的步骤；将半导体结晶层形成基板与转印目的基板相贴合，使得作为粘合层的表面的第一表面与作为转印目的基板或形成于转印目的基板上的层的表面且要与第一表面相接触的第二表面相面对的步骤；以及将半导体结晶层形成基板及转印目的基板的全部或一部分浸渍于刻蚀液中对牺牲层进行刻蚀，在使半导体结晶层保留在转印目的基板侧的状态下将转印目的基板与半导体结晶层形成基板相分离的步骤。
在第一方式及第二方式中，作为半导体结晶层可例举出由GexSi1-x(0<x≤1)构成。半导体结晶层的厚度优选为0.1nm以上且不足1μm。形成牺牲层及半导体结晶层的步骤之后且在将半导体结晶层形成基板与转印目的基板相贴合的步骤之前，可以具有在半导体结晶层上形成由有机物构成的粘合层的步骤，此时，粘合层的表面可以为第一表面。在形成牺牲层及半导体结晶层的步骤之后且在将半导体结晶层形成基板与转印目的基板相贴合的步骤之前可以进一步具有至少刻蚀半导体结晶层，将半导体结晶层分割成多个分割体，使得牺牲层的一部分露出的步骤。
可以进一步包括：在将转印目的基板与半导体结晶层形成基板相分离的步骤之后，将转印目的基板与第二转印目的基板相贴合，使得转印目的基板的半导体结晶层侧与第二转印目的基板的表面侧相面对的步骤；改变位于转印目的基板与半导体结晶层之间的有机物层的物性的步骤；以及在使半导体结晶层保留在第二转印目的基板侧的状态下将转印目的基板与第二转印目的基板相分离的步骤。作为改变物性的步骤可以举出：将贴合后的转印目的基板与第二转印目的基板浸渍于有机溶剂中，使有机物层发生溶胀的步骤；或者为通过热或紫外线使有机物层硬化的步骤。另外，在将转印目的基板与第二转印目的基板分离的步骤之前可以进一步包括对从以下物性中选择的一个以上的物性进行改变的步骤：支配转印目的基板与半导体结晶层的粘合性的界面的物性；位于半导体结晶层与第二转印目的基板之间的层的物性；以及支配半导体结晶层与第二转印目的基板的粘合性的界面的物性。另外，在形成牺牲层及半导体结晶层的步骤之后且在将半导体结晶层形成基板与转印目的基板相贴合的步骤之前可以进一步包括：将以半导体结晶层的一部分作为有源区域的电子器件形成于半导体结晶层上的步骤。
本发明的第三方式中提供一种复合基板，包括：非柔性基板、单结晶的半导体结晶层、以及位于非柔性基板与半导体结晶层之间的有机物层。作为半导体结晶层可以举出由GexSi1-x(0<x≤1)构成的物质。半导体结晶层的厚度优选为为0.1nm以上且不足1μm。作为半导体结晶层可以举出单结晶Ge层，此时，由X射线衍射法得到的单结晶Ge层的衍射光谱的半值宽度可以举出为40arcsec以下。可以在单结晶Ge层上形成有以单结晶Ge层的一部分为有源区域的电子器件。
附图说明
图1为以工序顺序表示的实施形态1所述复合基板的制造方法的剖面图。
图2为以工序顺序表示的实施形态1所述复合基板的制造方法的剖面图。
图3为以工序顺序表示的实施形态1所述复合基板的制造方法的剖面图。
图4为以工序顺序表示的实施形态1所述复合基板的制造方法的剖面图。
图5为以工序顺序表示的实施形态1所述复合基板的制造方法的剖面图。
图6为以工序顺序表示的实施形态2所述复合基板的制造方法的剖面图。
图7为以工序顺序表示的实施形态2所述复合基板的制造方法的剖面图。
图8为以工序顺序表示的实施形态2所述复合基板的制造方法的剖面图。
图9为以工序顺序表示的实施形态3所述复合基板的制造方法的剖面图。
图10为以工序顺序表示的实施形态3所述复合基板的制造方法的剖面图。
图11为以工序顺序表示的实施形态3所述复合基板的制造方法的剖面图。
图12为以工序顺序表示的实施形态4所述复合基板的制造方法的剖面图。
图13为以工序顺序表示的实施形态4所述复合基板的制造方法的平面图。
图14为表示实施形态4中的沟110的图案的变更例的平面图。
图15为以工序顺序表示的实施形态4所述复合基板的制造方法的剖面图。
图16为以工序顺序表示的实施形态4所述复合基板的制造方法的剖面图。
图17为以工序顺序表示的实施形态4所述复合基板的制造方法的剖面图。
图18为以工序顺序表示的实施形态4所述复合基板的制造方法的剖面图。
图19为以工序顺序表示的实施形态5所述复合基板的制造方法的剖面图。
图20为以工序顺序表示的实施形态5所述复合基板的制造方法的剖面图。
图21为以工序顺序表示的实施形态5所述复合基板的制造方法的剖面图。
图22为以工序顺序表示的实施形态6所述复合基板的制造方法的剖面图。
图23为以工序顺序表示的实施形态6所述复合基板的制造方法的剖面图。
图24为以工序顺序表示的实施形态6所述复合基板的制造方法的剖面图。
图25为以工序顺序表示的实施形态6所述复合基板的制造方法的剖面图。
图26为对GaAs基板上的AlAs结晶层及Ge结晶层的剖面所观察到的SEM照片。
图27为对GaAs基板上的AlAs结晶层及Ge结晶层的剖面所观察到的SEM照片。
图28为表示GaAs基板上的AlAs结晶层及Ge结晶层的(004)面中的X射线摇摆曲线测定的结果的曲线图。
图29为表示将形成有AlAs结晶层及Ge结晶层的GaAs基板浸渍于49％HF溶液中，以室温中经过5小时后的样子的照片。
图30表示粘合于塑料基板上的Ge结晶层(左侧照片)及将Ge结晶层分离后的GaAs基板(右侧照片)。
图31表示实施例1所述半导体基板的制造过程中的剖面。
图32表示实施例1所述半导体基板的制造过程中的剖面。
图33为对构图后的Ge结晶层借助于聚酰亚胺膜被转印到硅基板上之后的状态所观察到的光学显微镜照片。
图34表示将图33所示Ge结晶层适用于霍尔器件的例子。
图35表示实施例2所述半导体基板的制造过程中的剖面。
图36表示实施例2所述半导体基板的制造过程中的剖面。
图37表示实施例2所述半导体基板的制造过程中的剖面。
图38表示实施例2所述半导体基板的制造过程中的剖面。
图39表示被转印到玻璃基板上之后的形成于Ge结晶层上的元件302之一的P沟道型MOSFET的IDs-VG特性。
具体实施方式
(实施形态1)
图1～图5为以工序顺序表示的实施形态1所述复合基板的制造方法的剖面图。首先，如图1所示，实施形态1所述制造方法按照牺牲层104、半导体结晶层106的顺序在半导体结晶层形成基板102上形成牺牲层104及半导体结晶层106。
半导体结晶层形成基板102为用于形成高品质的半导体结晶层106的基板。较佳的半导体结晶层形成基板102的材料取决于半导体结晶层106的材料、
形成方法等。一般地，半导体结晶层形成基板102最好由与要形成的半导体结晶层106晶格匹配或准晶格匹配的材料构成。例如，当用外延生长法形成GaAs层作为半导体结晶层106时，半导体结晶层形成基板102较佳为GaAs单结晶基板，可以从InP、蓝宝石、Ge或SiC的单结晶基板选择。当半导体结晶层形成基板102为GaAs单结晶基板时，作为形成半导体结晶层106的面方向可以举出(100)面或(111)面。
牺牲层104是用于将半导体结晶层形成基板102与半导体结晶层106相分离的层。通过刻蚀去除牺牲层104，从而将半导体结晶层形成基板102与半导体结晶层106相分离。在进行牺牲层104的刻蚀时，由于要保留半导体结晶层形成基板102及半导体结晶层106，因此牺牲层104的刻蚀速度必须比半导体结晶层形成基板102及半导体结晶层106的任一刻蚀速度更大，较佳为大数倍以上。当选择GaAs单结晶基板作为半导体结晶层形成基板102并选择GaAs层作为半导体结晶层106时，牺牲层104较佳为AlAs层，可以选择InAlAs层、InGaP层、InAlP层、InGaAlP层或AlSb层。当牺牲层104的厚度变大时，半导体结晶层106的结晶性趋于下降，因此只要能够确保作为牺牲层的功能，牺牲层104的厚度可尽量薄。牺牲层104的厚度可以在0.1nm～10μm的范围内进行选择。另外，牺牲层104可以比半导体结晶层形成基板102及半导体结晶层106的任一更薄。
牺牲层104能够采用外延生长法、CVD(Chemical VaporDeposition，化学汽相沉积)法、溅射法或ALD(Atomic Layer Deposition，原子层沉积)法形成。在外延生长法中能够利用MOCVD(Metal Organic Chemical VaporDeposition，金属有机化学汽相沉积)法或MBE(Molecular Beam Epitaxy，分子束外延)法。当采用MOCVD法形成牺牲层104时，可以使用TMGa(三甲基镓)、TMA(三甲基铝)、TMIn(三甲基铟)、AsH3(胂)或PH3(膦)等作为源气体。可以将氢气用于载流气体。也可以使用将源气体的多个氢原子基的一部分置换成氯原子或烃基后的化合物。反应温度可以在300℃～900℃的范围内，较佳为400～800℃的范围内进行适当选择。通过适当选择源气体的供应量和反应时间能够控制牺牲层104的厚度。
半导体结晶层106是被转印到此后将说明的转印目的基板上的转印对象层。半导体结晶层106被用于半导体器件的有源层等。通过用外延生长法等使半导体结晶层106形成于半导体结晶层形成基板102上，从而实现了半导体结晶层106的高品质的结晶性，另一方面，通过将半导体结晶层106转印到转印目的基板上，能够将半导体结晶层106形成于任意转印目的基板上而不必考虑与转印目的基板的晶格匹配等。
作为半导体结晶层106可以举出：由III-V族化合物半导体构成的结晶层、由IV族半导体构成的结晶层或由II-VI族化合物半导体构成的结晶层、或者将多个这些结晶层层叠的层叠体。作为III-V族化合物半导体可以举出：GaAs、InxGa1-xAs(0<x<1)、InP或GaSb。作为IV族半导体可以举出：Ge或GexSi1-x(0<x<1)。作为II-VI族化合物半导体可以举出：ZnO、ZnSe、ZnTe、CdS、
CdSe或CdTe等。当IV族半导体为GexSi1-x时，GexSi1-x的Ge组成比x较佳为0.9以上。通过使Ge组成比x为0.9以上，能够得到与Ge接近的半导体特性。作为半导体结晶层106，通过使用上述结晶层或层叠体，可以将半导体结晶层106用于高迁移率的场效应晶体管、尤其是高迁移率的互补型场效应晶体管的有源层。
半导体结晶层106的厚度可以在0.1nm～500μm的范围内进行适当选择。半导体结晶层106的厚度较佳为0.1nm以上且不到1μm。通过使半导体结晶层106不到1μm，可以用于适合于制造例如极薄体MISFET等高性能晶体管的复合基板。
半导体结晶层106可以采用外延生长法或ALD法形成。可以采用MOCVD法或MBE法用于外延生长法。当采用MOCVD法形成由III-V族化合物半导体构成的半导体结晶层106时，作为源气体可以使用：TMGa(三甲基镓)、TMA(三甲基铝)、TMIn(三甲基铟)、AsH3(胂)或PH3(膦)等。当采用MOCVD法形成由IV族化合物半导体构成的半导体结晶层106时，作为源气体可以使用：GeH4(锗烷)、SiH4(硅烷)或Si2H6(二硅烷)等。可以将氢气用于载流气体。也可以使用将源气体的多个氢原子基的一部分置换成氯原子或烃基后的化合物。反应温度可以在300℃～900℃的范围内，较佳为400～800℃的范围内进行适当选择。通过适当选择源气体的供应量和反应时间能够控制半导体结晶层106的厚度。
如图2所示，使转印目的基板120的表面侧与半导体结晶层形成基板102的半导体结晶层106侧相面对，如图3所示，将转印目的基板120与半导体结晶层形成基板102相贴合。
转印目的基板120具有非柔性基板126和有机物层128。非柔性基板126为半导体结晶层106被转印到的目的基板。非柔性基板126可以是将半导体结晶层106用作有源层的电子器件被最终配置的目标基板，也可以是半导体结晶层106被转印到其他目标基板之前的中间状态中的临时基板。非柔性基板126可以由有机物或无机物的任一构成。作为非柔性基板126例如可以为：硅基板、SOI基板、玻璃基板、蓝宝石基板、SiC基板、AlN基板。除此之外，非柔性基板126可以为：陶瓷基板、塑料基板等绝缘体基板或金属基板等导电体基板。当将硅基板或SOI基板用于非柔性基板126时，可以利用现有硅工艺中使用的制造装置，利用已知硅工艺中的知识，从而能够提高研发及制造的效率。由于非柔性基板126是不容易弯曲的硬基板，因此能够保护所转印的半导体结晶层106避免机械性振动等，从而能够较高地保持半导体结晶层106的结晶品质。
有机物层128能够发挥提高半导体结晶层106与非柔性基板126的粘合性的粘合层的功能。另外，即使半导体结晶层106的表面上有凹凸，一定程度的凹凸也会被有机物层128吸收，从而与非柔性基板126良好地接合。作为有机物层128例如可以为聚酰亚胺膜或抗蚀膜。此时，有机物层128可以采用旋涂法等涂布法形成。有机物层128的厚度可以为0.1nm～100μm的范围。
在将半导体结晶层形成基板102与转印目的基板120相贴合时，半导体结晶层形成基板102上的半导体结晶层106的表面112成为与转印目的基板120或形成在转印目的基板120上的层相接触的“第一表面”的一例。另外，当在半导体结晶层106上进一步形成其他层时，“第一表面”是指最上层的表面。另外，在将半导体结晶层形成基板102与转印目的基板120相贴合时，转印目的基板120的有机物层128的表面122成为与半导体结晶层106的表面112相接触的“第二表面”的一例。在贴合中，将转印目的基板120与半导体结晶层形成基板102相贴合，使得作为第一表面的半导体结晶层106的表面112与作为第二表面的有机物层128的表面122相接合。
然后，如图4所示，将半导体结晶层形成基板102及转印目的基板120的全部或一部分(最好为全部)浸渍于刻蚀液中对牺牲层104进行刻蚀。通过牺牲层104的刻蚀，如图5所示，使半导体结晶层106保留在转印目的基板120侧的状态下，将转印目的基板120与半导体结晶层形成基板102相分离。
另外，牺牲层104可以进行选择性地刻蚀。此处，“选择性地刻蚀”包括与牺牲层104同样暴露于刻蚀液的其他部件，例如半导体结晶层106虽然也与牺牲层104同样被刻蚀，但对刻蚀液的材料等其他条件进行选择，使牺牲层104的刻蚀速度高于其他部件的刻蚀速度，从而实际上仅对牺牲层104进行“选择性地”刻蚀。当牺牲层104为AlAs层时，作为刻蚀液142可以例示出：HCl、HF、磷酸、柠檬酸、双氧水、氨水、氢氧化钠水溶液或水。刻蚀中的温度最好控制在10～90℃的范围内。刻蚀时间可以适当地控制在1分钟～200小时的范围内。
另外，可以对刻蚀液一边施加超声波一边进行牺牲层104的刻蚀。通过施加超声波可以提高刻蚀速度。另外，可以在刻蚀处理中照射紫外线，搅拌刻蚀液。
如此一来，如果通过刻蚀去除牺牲层104，如图5所示，在使半导体结晶层106保留于转印目的基板120侧的状态下，将转印目的基板120与半导体结晶层形成基板102相分离。据此，将半导体结晶层106转印到转印目的基板120上，制成在转印目的基板120上具有半导体结晶层106的复合基板。
通过上述实施形态1的复合基板的制造方法，能够将半导体结晶层106转印于在非柔性基板126上具有有机物层128的转印目的基板120上。
(实施形态2)
图6～图8为以工序顺序表示实施形态2的复合基板的制造方法的剖面图。在实施形态2中使用由实施形态1所述方法制造的将半导体结晶层106转印于在非柔性基板126上具有有机物层128的转印目的基板120上的复合基板。在实施例2中说明了将转印目的基板120上的半导体结晶层106进一步转印于第二转印目的基板150上，制成在第二转印目的基板150上具有半导体结晶层106的复合基板的方法。
如图6所示，将具有粘合层170的第二转印目的基板150与具有半导体结晶层106的转印目的基板120相贴合。进行贴合以使转印目的基板120的半导体结晶层106与第二转印目的基板150的粘合层170互相面对。
第二转印目的基板150为半导体结晶层106被转印到的目的基板。第二转印目的基板150可以为最终的目标基板，也可以为临时基板。第二转印目的基板150可以由有机物或无机物的任一构成。作为第二转印目的基板150可以例示出：硅基板、SOI(Silicon on Insulator，绝缘体上硅)基板、玻璃基板、蓝宝石基板、SiC基板、AlN基板。另外，第二转印目的基板150可以为：陶瓷基板、塑料基板等绝缘体基板，金属基板等导电体基板。在将硅基板或SOI基板用于第二转印目的基板150时，可以利用现有硅工艺中使用的制造装置，并利用已知硅工艺中的知识，从而能够提高研发及制造的效率。当第二转印目的基板150为硅基板等不容易弯曲的硬基板时，能够保护被转印的半导体结晶层106避免机械性振动等，从而使半导体结晶层106保持较高的结晶品质。
粘合层170为提高半导体结晶层106与第二转印目的基板150的粘合性的层，可以由有机物或无机物的任一构成。另外，粘合层170并不是必需的。当粘合层170为有机物时，即使在半导体结晶层106的表面存在凹凸，一定程度的凹凸被粘合层170吸收，从而与第二转印目的基板150良好接合。另一方面，粘合层170为无机物时，即使在后续工序中存在数百℃左右的高温工序，也能够进行稳定地处理。当粘合层170为无机物时，可以转用为此后制成的器件的绝缘层等，从而能够简化工艺。
当粘合层170为有机物时，作为粘合层170可以例示出聚酰亚胺膜或抗蚀膜。此时，粘合层170可以采用旋涂法等涂布法形成。当粘合层170为无机物时，作为粘合层170可以为由Al2O3、AlN、Ta2O5、ZrO2、HfO2、SiOx(例如SiO2)、SiNx(例如Si3N4)及SiOxNv中至少之一构成的层，或者为从其中选出的至少两层的层叠。此时，粘合层170可以采用ALD法、热氧化法、蒸镀法、CVD法、溅射法形成。粘合层170的厚度可以为0.1nm～100μm的范围。
如图7所示，改变支配转印目的基板120与半导体结晶层106的粘合性的有机物层128的物性，使该粘合性下降。通过由例如有机溶剂使有机物层128发生溶胀来改变有机物层128的物性。通过使有机物层128发生溶胀而使转印目的基板120(非柔性基板126)与半导体结晶层106的粘合性下降。
如上所述，当转印目的基板120(非柔性基板126)与半导体结晶层106的粘合力下降时，如图8所示，能够在将半导体结晶层106保留于第二转印目的基板150侧的状态下，将转印目的基板120(非柔性基板126)与第二转印目的基板150相分离。从而将半导体结晶层106转印于第二转印目的基板150上，制成在第二转印目的基板150上具有半导体结晶层106的复合基板。
通过上述实施形态2所述复合基板的制造方法，在将转印目的基板120与第二转印目的基板150相贴合后，由于通过改变物性而使转印目的基板120(非柔性基板126)与半导体结晶层106的粘合性下降，因此使对应于转印阶段的粘合力控制成为可能，从而能够稳定地实施在多个阶段中的转印工序。
另外，在上述实施形态中对在转印目的基板120(非柔性基板126)与半导体结晶层106之间具有作为粘合层的有机物层128的情形进行了说明，但也可以改变支配转印目的基板120与半导体结晶层106的粘合性的界面物性。界面物性的改变例如可以例示出当转印目的基板120为有机物时，由有机溶剂使转印目的基板120发生溶胀等。另外，在实施形态2中，为使转印目的基板120与半导体结晶层106的粘合性下降而改变了物性，但也可以改变支配半导体结晶层106与第二转印目的基板150的粘合性的界面、即半导体结晶层106与第二转印目的基板150的接合界面的物性以提高粘合性。如果半导体结晶层106与第二转印目的基板150之间具有粘合层，则可以改变该粘合层的物性。物性的改变可以是改变界面处的粘合性。
作为增加粘合性的物性改变的例子可以例示出：激活界面；作为降低粘合性的物性改变的例子可以例示出：由有机溶剂使有机物发生溶胀、由热或紫外线使有机物硬化等。
(实施形态3)
图9～图11为以工序顺序表示的实施形态3所述复合基板的制造方法的剖面图。在本实施形态3中说明在半导体结晶层106与转印目的基板120之间形成有粘合层160的情形的例子。实施形态3所述制造方法由于在很多情形下与实施形态1的制造方法相同，因此仅对主要的不同部分进行说明而省略了对相同部分的说明。
如图9所示，在半导体结晶层形成基板102上形成牺牲层104及半导体结晶层106后进一步在半导体结晶层106上形成粘合层160。粘合层160为提高半导体结晶层106与转印目的基板120的粘合性的层，由有机物构成。由于粘合层160为有机物，因此即使在半导体结晶层106的表面上存在凹凸，一定程度的凹凸会被粘合层160吸收，从而与转印目的基板120良好接合，因此，半导体结晶层106所要求的表面平坦性水平可以较低。
作为粘合层160可以例示出聚酰亚胺膜或抗蚀膜。此时，粘合层160可以采用旋涂法等涂布法形成。粘合层160的厚度可以为0.1nm～100μm的范围。转印目的基板120较佳为与实施形态1说明的非柔性基板126相同的基板。在本实施形态3中，即使使用非柔性基板作为转印目的基板120，由于使用由有机物构成的层作为粘合层160，因此与实施形态1同样能够使半导体结晶层形成基板102与转印目的基板12良好地粘合。
如图10所示，使转印目的基板120的表面侧与半导体结晶层形成基板102的半导体结晶层106侧互相面对，将转印目的基板120与半导体结晶层形成基板102相贴合。此处，在将转印目的基板120与半导体结晶层形成基板102相贴合时，粘合层160的表面成为与转印目的基板120或形成在转印目的基板120上的层相接触的“第一表面”的一例。转印目的基板120的表面为成为与该第一表面相接触的“第二表面”的一例。在贴合中，将转印目的基板120与半导体结晶层形成基板102相贴合，使得作为第一表面的粘合层160的表面与作为第二表面的转印目的基板120的表面相接合。关于贴合，与实施形态1相同。
此后，对牺牲层104进行刻蚀，如图11所示，在粘合层160及半导体结晶层106保留在转印目的基板120侧的状态下，将转印目的基板120与半导体结晶层形成基板102相分离。关于分离，与实施形态1相同。据此，将粘合层160及半导体结晶层106转印到转印目的基板120上，制成在转印目的基板120上具有粘合层160及半导体结晶层106的复合基板。
通过上述实施形态3所述复合基板的制造方法，由于具有粘合层160，使得转印目的基板120与半导体结晶层106的粘合更加牢固。另外，由于作为有机物的粘合层160对半导体结晶层106表面的凹凸进行了吸收，因此半导体结晶层106所要求的平坦性水平变低。
另外，使用实施形态3所述复合基板能够将转印目的基板120上的半导体结晶层106进一步转印于第二转印目的基板150上，这与实施形态2相同。此时，粘合层160可以被用作将半导体结晶层106转印到第二转印目的基板150上之后将半导体结晶层106从转印目的基板120分离时的牺牲层。
另外，在半导体结晶层形成基板102上形成牺牲层104及半导体结晶层106之后，且在将半导体结晶层形成基板102与转印目的基板120相贴合之前，可以在半导体结晶层106上形成以半导体结晶层106的一部分作为有源区域的电子器件。此时，半导体结晶层106在此具有电子器件的状态下被进行转印。半导体结晶层106由于在每次转印时正面和背面都发生反转，因此通过该方法能够在半导体结晶层106的正反两面制成电子器件。
(实施形态4)
图12～图18为以工序顺序表示的实施形态4所述复合基板的制造方法的剖面图或平面图。本实施形态4所述制造方法首先如实施形态1的图1所示，按照牺牲层104、半导体结晶层106的顺序将牺牲层104及半导体结晶层106形成于半导体结晶层形成基板102上。关于半导体结晶层形成基板102、牺牲层104及半导体结晶层106，与实施形态1中所说明的相同。
然后，如图12所示，对半导体结晶层106进行刻蚀以使牺牲层104的一部分露出，将半导体结晶层106分割成多个分割体108。通过该刻蚀在分割体108与相邻分割体108之间形成沟110。此处，“使牺牲层104的一部分露出”包含可以认为在形成有沟110的刻蚀区域中牺牲层104实际露出的如下情形：即，在沟110的底部牺牲层104被完全刻蚀掉，使半导体结晶层形成基板102在沟110的底部露出，牺牲层104的剖面作为沟110的侧面的一部分露出的情形；在形成有沟110的区域中进行刻蚀直到牺牲层104的中途，使牺牲层104在沟110的底面上露出的情形；在沟110的底部的一部分残存有半导体结晶层106，使牺牲层104局部在沟110的底部露出的情形；或者，虽然在沟110的整个底部残存有极薄的半导体结晶层106，但残存的半导体结晶层106的厚度薄到使刻蚀液浸透的程度，从而可以认为牺牲层104实际上露出的情形。
形成沟110的刻蚀中可以采用干法或湿法的任一刻蚀方法。在采用干刻时，可以将SF6、或CH4-xFx(x=1～4的整数)等卤族气体用于刻蚀气体。在采用湿刻时，作为刻蚀液可以使用HCl、HF、磷酸、柠檬酸、双氧水、氨水、或氢氧化钠水溶液。可以在刻蚀的掩模中使用具有刻蚀选择比适当的有机物或无机物，通过对掩模进行构图，可以任意地形成沟110的图案。另外，在形成沟110的刻蚀中，虽然可以将半导体结晶层形成基板102用作刻蚀阻挡部，但如果考虑到要再次利用半导体结晶层形成基板102，则最好在牺牲层104的表面或途中停止刻蚀。
通过形成沟110，在牺牲层104的刻蚀中，从沟110供应刻蚀液，通过形成很多沟110，能够缩短刻蚀牺牲层104所需的距离，从而能够缩短去除牺牲层104所需的时间。图13为从上方看到的半导体结晶层形成基板102的平面图，表示沟110的图案。图13所示的沟110的图案为使多个直线状的沟110进行平行排列的条状图案。关于相邻沟110的间隔，从缩短去除牺牲层104所需时间的观点来看，只要满足半导体结晶层106(分割体108)所需的大小条件，越窄越好。沟110的宽度相对于平行排列的相邻沟110的距离较佳为0.00001～1倍的范围内。彼此相邻的沟110的距离是指相对向的两条边之间的最短距离。另外，如图14所示，沟110的图案可以为使两个条形直角相交而成的重叠格纹。从缩短去除牺牲层104所需时间的观点来看，还是图14所示格纹较佳。当沟110的图案为格纹时，两个条形相交的角度并不必须是直角，也可以以除0度及180度以外的任意角度相交。另外，格纹可以是局部的格纹。沟110的平面图案可以进一步为任意形状。即由沟110分离的半导体结晶层106的平面形状并不限于短条状、四边形、矩形等，也可以为任意形状。
然后，如图15所示，使转印目的基板120的表面侧与半导体结晶层形成基板102的半导体结晶层106侧相面对，如图16所示，将转印目的基板120与半导体结晶层形成基板102相贴合。通过该贴合，由沟110的内壁及有机物层128的表面形成空腔140。
转印目的基板120具有非柔性基板126和有机物层128。关于非柔性基板126及有机物层128，与实施形态1的情形相同。
在半导体结晶层形成基板102上的除沟110以外的部分的半导体结晶层106的表面112为形成于半导体结晶层形成基板102上的层的表面，成为与转印目的基板120或形成在转印目的基板120的层相接触的“第一表面”的一例。另外，与表面112相面对的有机物层128的表面122为转印目的基板120或形成在转印目的基板120上的层的表面，成为与表面112相接触的“第二表面”的一例。在贴合中，将转印目的基板120与半导体结晶层形成基板102相贴合，以便将作为第一表面的半导体结晶层106的表面112与作为第二表面的有机物层128的表面122相接合。
然后，如图17所示，向空腔140中供应刻蚀液142。作为向空腔140供应刻蚀液142的方法可以例举出：通过毛细作用将刻蚀液142供应到空腔140内的方法；将如图13所示从上方看半导体结晶层形成基板102时的空腔140的一端浸渍于刻蚀液142中，从另一端吸引刻蚀液142从而强制性地将刻蚀液142供应到空腔140内的方法；当空腔140的一端开放另一端闭塞时，将转印目的基板120及半导体结晶层形成基板102置于减压状态下，将空腔140的开放的一端浸渍于刻蚀液142中之后，使转印目的基板120及半导体结晶层形成基板102处于大气压状态，强制性地将刻蚀液142供应至空腔140内的方法。另外，在空腔140的一端开放另一端闭塞时，多个分割体108也可以不完全分离。例如，图13所示的条状图案的各沟110的一端到达半导体结晶层形成基板102的端部，另一端未到达半导体结晶层形成基板102的端部的情形下，多个分割体108在半导体结晶层形成基板102的端部互相连接，彼此不完全分离。在本说明书中，“将半导体结晶层106分割为多个分割体108”包括上述多个分割体108与半导体结晶层形成基板102的端部相连，彼此不完全分离的状态。
另外，在将转印目的基板120与半导体结晶层形成基板102贴合之前，可以对沟110的内部进行亲水化处理。在本例中，对沟110的内壁进行亲水化处理。另外，内壁是指在沟110的侧壁、底面等沟110的内侧露出的面。另外，也可以对空腔140的内壁进行亲水化处理。空腔140的内壁是指在侧壁、底面、上面等空腔140的内侧露出的面。通过对沟110或空腔140的内部进行亲水化处理，以便顺畅地将刻蚀液供应到空腔140内。作为对沟110的内部进行亲水化处理的方法可以例举出：将沟110的内部暴露于HCl气体中的方法、向沟110的内部离子注入亲水性离子(例如氢离子)的方法等。
由供应给空腔140的刻蚀液142对牺牲层104进行刻蚀。牺牲层104的刻蚀优选为选择性刻蚀。选择性的含义如上所述。当牺牲层104为AlAs层时，作为刻蚀液142可以例示出：HCl、HF、磷酸、柠檬酸、双氧水、氨水、氢氧化钠水溶液或水。刻蚀中的温度较佳为控制在10～90℃的范围内。刻蚀时间可以适当控制在1分钟～200小时的范围内。
另外，在刻蚀牺牲层104期间，一边在充满刻蚀液142的空腔140内施加超声波一边对牺牲层104进行刻蚀。通过施加超声波能够提高刻蚀速度。另外还可以在刻蚀处理中照射紫外线，搅拌刻蚀液。
如上所述，当通过刻蚀以去除牺牲层104时，如图18所示，在使半导体结晶层106保留于转印目的基板120侧的状态下，将转印目的基板120与半导体结晶层形成基板102相分离。从而将半导体结晶层106转印到转印目的基板120上，制成在转印目的基板120上具有半导体结晶层106的复合基板。
根据上述实施形态4所述复合基板的制造方法，能够将半导体结晶层106转印到在非柔性基板126上具有有机物层128的转印目的基板120上。另外，在实施形态4所述复合基板的制造方法中，由于在半导体结晶层形成基板102上形成有沟110，因此在将半导体结晶层形成基板102与转印目的基板120相贴合时形成空腔140，在刻蚀牺牲层104时，经由空腔140供应刻蚀液。因此，即使转印目的基板120具有非柔性基板126，也能够快速将牺牲层104刻蚀去除。从而能够快速地分离转印目的基板120与半导体结晶层形成基板102，以提高制造速度。
(实施形态5)
图19～图21为以工序顺序表示的实施形态5所述复合基板的制造方法的剖面图。在实施形态5中使用由实施形态4所述方法制造的在转印目的基板120上具有半导体结晶层106的复合基板，将转印目的基板120上的半导体结晶层106进一步转印到第二转印目的基板150上，从而制成在第二转印目的基板150上具有半导体结晶层106的复合基板。
如图19所示，将具有粘合层170的第二转印目的基板150与具有半导体结晶层106的转印目的基板120相贴合。进行贴合使得转印目的基板120的半导体结晶层106与第二转印目的基板150的粘合层170相面对。第二转印目的基板150及粘合层170与实施形态2相同。
如图20所示，改变支配转印目的基板120与半导体结晶层106的粘合性的有机物层128的物性。有机物层128的物性改变例如由有机溶剂使有机物层128发生溶胀而进行。通过使有机物层128发生溶胀，使得转印目的基板120(非柔性基板126)与半导体结晶层106的粘合性下降。
如上所述，当转印目的基板120(非柔性基板126)与半导体结晶层106的粘合力下降时，如图21所示，能够在将半导体结晶层106保留在第二转印目的基板150侧的状态下，将转印目的基板120(非柔性基板126)与第二转印目的基板150相分离。从而将半导体结晶层106转印于第二转印目的基板150上，制成在第二转印目的基板150上具有半导体结晶层106的复合基板。
根据上述实施形态5所述复合基板的制造方法，在将转印目的基板120与第二转印目的基板150相贴合之后，使物性发生改变以降低转印目的基板120(非柔性基板126)与半导体结晶层106的粘合性，使得与转印阶段相对应的粘合力控制成为可能，从而能够稳定地实施多个阶段中的转印工序。
另外，可以改变支配半导体结晶层106与第二转印目的基板150的粘合性的界面、即半导体结晶层106与第二转印目的基板150相接合界面的物性，使粘合性变高，当在半导体结晶层106与第二转印目的基板150之间具有粘合层时也可以改变该粘合层的物性，物性的改变除了是改变界面处的粘合性以外，也可以是改变刻蚀耐受性，关于此与实施形态2相同。
(实施形态6)
图22～图25为以工序顺序表示的实施形态6所述复合基板的制造方法的剖面图。在本实施形态6中说明了在半导体结晶层106与转印目的基板120之间形成有由有机物构成的粘合层160的情形的例子。实施形态6所述制造方法由于在很多情形下与实施形态4的制造方法相同，因此仅对主要的不同部分进行说明而省略了对相同部分的说明
如图22所示，在半导体结晶层形成基板102上形成有牺牲层104及半导体结晶层106之后进一步形成粘合层160。粘合层160为提高半导体结晶层106与转印目的基板120的粘合性的层，由有机物构成。由于粘合层160是有机物，因此即使在半导体结晶层106的表面上存在凹凸，一定程度的凹凸也会被粘合层160吸收，与转印目的基板120良好地接合。作为粘合层160可以例示出聚酰亚胺膜或抗蚀膜。粘合层160可以采用旋涂法等涂布法形成。粘合层160的厚度可以为0.1nm～100μm的范围。
如图23所示，对粘合层160及半导体结晶层106进行刻蚀使得牺牲层104的一部分露出，将半导体结晶层106分割成多个分割体108。通过该刻蚀在分割体108与相邻分割体108之间形成沟110。关于沟110的形成与实施形态4相同。
如图24所示，使转印目的基板120的表面侧与半导体结晶层形成基板102的半导体结晶层106侧相面对，将转印目的基板120与半导体结晶层形成基板102相贴合。此处，除沟110以外部分的粘合层160的表面为半导体结晶层形成基板102上形成的层的表面，成为与转印目的基板120或转印目的基板120上形成的层相接触的“第一表面”的一例。转印目的基板120的表面为转印目的基板120或转印目的基板120上形成的层的表面，成为与第一表面相接触的“第二表面”的一例。在贴合中，将转印目的基板120与半导体结晶层形成基板102相贴合，使得作为第一表面的粘合层160的表面与作为第二表面的转印目的基板120的表面相接合。有关于贴合，与实施形态4相同。另外，与实施形态4的情形不同，转印目的基板120不需要有机物层128。在实施形态6中，可以使用任意的转印目的基板120。
此后，对牺牲层104进行刻蚀，如图25所示，在将粘合层160及半导体结晶层106保留在转印目的基板120侧的状态下，使转印目的基板120与半导体结晶层形成基板102相分离。关于分离，与实施形态4相同。从而将粘合层160及半导体结晶层106转印到转印目的基板120上，制成在转印目的基板120上具有粘合层160及半导体结晶层106的复合基板。
根据上述实施形态6所述复合基板的制造方法，由于具有由有机物构成的粘合层160，在使转印目的基板120与半导体结晶层106的粘合变得更加牢固的同时，还由粘合层160吸收半导体结晶层106表面的凹凸。从而能够降低半导体结晶层106所要求的平坦性水平。
另外，使用实施形态6所述复合基板将转印目的基板120上的半导体结晶层106进一步转印到第二转印目的基板150上，这与实施形态5相同。此时，粘合层160可以用作将半导体结晶层106转印于第二转印目的基板150上时的牺牲层。
另外，可以在半导体结晶层形成基板102上形成牺牲层104及半导体结晶层106之后，且在将半导体结晶层形成基板102与转印目的基板120相贴合之前，在半导体结晶层106上形成以半导体结晶层106的一部分作为有源区域的电子器件，这与实施形态3相同。
(对照例)
使用GaAs基板作为半导体结晶层形成基板102，使用低压CVD法的外延结晶生长法在该GaAs基板上形成AlAs结晶层及Ge结晶层。AlAs结晶层对应于牺牲层104，Ge结晶层对应于半导体结晶层106。GaAs基板的大小为10mm×10mm，AlAs结晶层及Ge结晶层形成于GaAs基板的整个面上。AlAs结晶层及Ge结晶层的厚度分别为150nm及4.8μm。
图26及图27为对如上所制成的GaAs基板上的AlAs结晶层及Ge结晶层的剖面观察到的SEM照片，图27为将AlAs结晶层的部分放大观察到的SEM照片。图28为表示该GaAs基板上的AlAs结晶层及Ge结晶层的(004)面中的X射线摇摆曲线测定结果的曲线图。在图28中，读取由AlAs结晶层、Ge结晶层及GaAs基板引起的明显的峰值。由Ge结晶层引起的峰值的半值宽度为25.0(arc sec.)，可见Ge结晶层的结晶品质非常高。
图29为表示将形成有AlAs结晶层及Ge结晶层的GaAs基板浸渍于49％HF溶液中，在室温下经过5小时后的样子的照片。用49％HF溶液溶解AlAs结晶层，将Ge结晶层从GaAs基板剥离。可以看到剥离掉的Ge结晶层浮在HF溶液面上。即，即使是具有10mm×10mm左右的晶圆尺寸大小的Ge结晶层，通过将150nm厚度的AlAs结晶层用作牺牲层104，也能够由49％HF溶液进行干净地剥离，从而能够确认外延层剥离法(ELO法)的有效性。另外，由于剥离掉的Ge结晶层容易损坏，在将Ge结晶层转印于其他基板上时，较佳地在将Ge结晶层粘合到转印基板上之后适用外延层剥离法。
在GaAs基板上形成AlAs结晶层及Ge结晶层之后，在Ge结晶层侧上粘合柔性的塑料基板(转印目的基板120)，将粘合塑料基板之后的塑料基板/Ge结晶层/AlAs结晶层/GaAs基板浸渍于49％HF溶液中。使浸渍状态在室温下维持5小时，使AlAs结晶层溶解，将塑料基板/Ge结晶层与GaAs基板相分离。
图30表示粘合于塑料基板上的Ge结晶层(左侧照片)与将Ge结晶层分离之后的GaAs基板(右侧照片)。可以看到采用上述方法(外延层剥离法：ELO法)能够将具有10mm×10mm左右的晶圆尺寸大小的优质Ge结晶层形成于塑料基板上。另外，只要不溶于结晶性牺牲层(此处为AlAs结晶层)的刻蚀液(此处为HF溶液)，则对基板材料不做限定。因此可以说能够在任意基板上形成结晶性良好的Ge结晶层。
(实施例1)
在本实施例1中说明采用ELO法形成小于100μm×100μm的器件尺寸的Ge结晶层的例子。首先，如图31所示，采用外延结晶生长法在半导体结晶层形成基板102上依次形成牺牲层104及半导体结晶层106。此后，将半导体结晶层106构图成50μm×50μm的大小。使用GaAs基板作为半导体结晶层形成基板102，使用AlAs结晶层作为牺牲层104。AlAs结晶层的厚度为150nm。使用Ge结晶层作为半导体结晶层106。使用反应离子刻蚀法(RIE法)用于构图Ge结晶层。Ge结晶层的构图之后接着通过暴露在纯水中来对AlAs结晶层进行构图。
使用硅基板作为非柔性基板126，采用旋涂法在硅基板上形成聚酰亚胺膜作为有机物层128。聚酰亚胺膜也发挥作为粘合层的功能。将GaAs基板(半导体结晶层形成基板102)与非柔性基板126(转印目的基板)相贴合，使得构图后的Ge结晶层(半导体结晶层106)与聚酰亚胺膜(有机物层128)相接触。然后，如图32所述，用49％HF溶液将AlAs结晶层(牺牲层104)溶解，使Ge结晶层与GaAs基板相分离。另外，由49％HF溶液使AlAs结晶层的溶解(Ge结晶层与GaAs基板相分离)在10分钟以内完成。10分钟以内的刻蚀时间被认为是足够实用的水平。
图33为对被构图后的Ge结晶层借助于聚酰亚胺膜转被印到硅基板上之后的状态所观察到的光学显微镜照片。图33所示Ge结晶层具有50μm×50μm大小的器件区域，该器件区域的4个角呈现出与其他Ge结晶层区域相接触的平面形状。也就是说，即使在图33所示4个角这样的收窄部分，Ge结晶层也未发生损坏，可见能够维持精密的图案形状原封不动地实现转印。如果使用ELO法，即使在对Ge结晶层进行构图之后，也能够在维持该图案的状态下将Ge结晶层转印到转印目的基板120上。
另外，被转印的Ge结晶层可以加工成霍尔器件等半导体器件。图34表示将图33所示Ge结晶层适用于霍尔器件的例子。Ge结晶层具有50μm×50μm大小的器件区域402，并在器件区域402的4个角处形成了电极区域404。器件区域402与电极区域404通过线宽较窄的连接部406相连接。处于彼此对角位置关系的两个电极中，一方电极对的各个电极408上有流过电流，测量在另一方电极对的各个电极410上产生的电压，从而能够测量磁场B的强度。
(实施例2)
在本实施例2中说明在Ge结晶层上形成器件之后用ELO法将Ge结晶层转印到玻璃基板上的例子。如图35所示，在作为半导体结晶层形成基板102的GaAs基板上通过外延结晶生长法形成作为牺牲层104的AlAs结晶层以及作为半导体结晶层106的Ge结晶层。在Ge结晶层上形成P沟道型MOSFET、二极管、电阻等元件302，借助于粘合层304贴合转印用的硅基板306。另外，硅基板306为转印用中间基板。
如图36所示，由HF溶液将AlAs层(牺牲层104)溶解，将Ge结晶层与GaAs基板相分离。如图37所示，使用玻璃基板作为基底基板310，利用范德瓦尔斯力将玻璃基板(基底基板310)与Ge结晶层(半导体结晶层106)相粘合。进一步地，如图38所示，将粘合层304溶解或剥离，将转印用硅基板306从Ge结晶层分离。如此一来，在作为目标基板的基底基板310上经由作为中间基板的硅基板306通过转印而形成了形成有器件的Ge结晶层。
图39表示转印到玻璃基板上之后的作为形成在Ge结晶层上的元件302之一的P沟道型MOSFET的IDs-VG特性。P沟道型MOSFET的栅长为4μm。在图39中表示VDS为-1V的情形以及为-50mV的情形。如图39所示可以看到，源漏间电流的通断比为两位数以上，即使在采用了ELO法之后元件也未发生损坏，仍正常工作。
在上述实施形态及实施例中主要就制造方法进行了说明，但本发明也可以理解为由上述制造方法制造的复合基板。即本发明可以理解为包括由有机物构成的柔性基板(转印目的基板120)以及与柔性基板相接触配置的单结晶的半导体结晶层106的复合基板。或者理解为包括非柔性基板126、单结晶的半导体结晶层106、位于非柔性基板126与半导体结晶层106之间的有机物层128的复合基板。而且，其特征也可以在于，当半导体结晶层106为单结晶Ge层时，采用X射线衍射法得到的单结晶Ge层的衍射光谱的半值宽度为40arcsec以下。而且，也可以在单结晶Ge层上形成以单结晶Ge层的一部分为有源区域的电子器件。作为电子器件，例如可以举示出霍尔器件。
通过上述实施形态及实施例，虽然没有专门讲到半导体结晶层106被最终转印到的基板，但该基板可以是在硅晶片等半导体基板、SOI基板或绝缘体基板上形成有半导体层的基板，或者可以是预先在该半导体基板、SOI层或半导体层上形成有晶体管等电子器件的基板。也就是说，可以在已经形成有电子器件的基板上采用上述方法通过转印来形成半导体结晶层106。从而能够在单片上形成材料组分等差异较大的半导体器件。具体地，在半导体结晶层106上形成有电子器件之后，在如上所述的预先形成有电子器件的基板上通过转印形成半导体结晶层106时，能够很容易地将制造工艺差异较大的异种材料构成的电子器件形成于单片上。另外，在本说明书中表达为“基板上的层”时，不仅是指与基板相接触而形成的层，也包含在中间夹设着其他层而形成于基板上的层的情形。
符号说明
102半导体结晶层形成基板、104牺牲层、106半导体结晶层、108分割体、110沟、112表面、120转印目的基板、122表面、126非柔性基板、128有机物层、140空腔、142刻蚀液、150第二转印目的基板、160粘合层、170粘合层、302元件、304粘合层、306硅基板、310基底基板、402器件区域、404电极区域、406连接部、408电极、410电极

Claims (14)

1.一种具备半导体结晶层的复合基板的制造方法，包括：
在半导体结晶层形成基板上按照牺牲层、半导体结晶层的顺序形成所述牺牲层及所述半导体结晶层的步骤；
将所述半导体结晶层形成基板与转印目的基板相贴合，使得作为形成于所述半导体结晶层形成基板上的层的表面的第一表面与作为所述转印目的基板或形成于所述转印目的基板上的层的表面并要与所述第一表面相接触的第二表面相面对的步骤；以及
将所述半导体结晶层形成基板及所述转印目的基板的全部或一部分浸渍于刻蚀液中对所述牺牲层进行刻蚀，在使所述半导体结晶层保留在所述转印目的基板侧的状态下将所述转印目的基板与所述半导体结晶层形成基板相分离的步骤；
所述转印目的基板具有非柔性基板和有机物层，所述有机物层的表面为所述第二表面。
2.一种具有半导体结晶层的复合基板的制造方法，包括：
在半导体结晶层形成基板上按照牺牲层、半导体结晶层的顺序形成所述牺牲层及所述半导体结晶层的步骤；
在所述半导体结晶层上形成由有机物构成的粘合层的步骤；
将所述半导体结晶层形成基板与转印目的基板相贴合，使得作为所述粘合层的表面的第一表面与作为所述转印目的基板或形成于所述转印目的基板上的层的表面且要与所述第一表面相接触的第二表面相面对的步骤；以及
将所述半导体结晶层形成基板及所述转印目的基板的全部或一部分浸渍于刻蚀液中对所述牺牲层进行刻蚀，在使所述半导体结晶层保留在所述转印目的基板侧的状态下将所述转印目的基板与所述半导体结晶层形成基板相分离的步骤。
3.根据权利要求1所述的制造方法，其中，所述半导体结晶层由GexSi1-x构成，其中0<x≤1。
4.根据权利要求1所述的制造方法，其中，所述半导体结晶层的厚度为0.1nm以上且不足1μm。
5.根据权利要求1所述的制造方法，其中，在形成所述牺牲层及所述半导体结晶层的步骤之后，且在将所述半导体结晶层形成基板与所述转印目的基板相贴合的步骤之前，进一步具有至少刻蚀所述半导体结晶层，将所述半导体结晶层分割成多个分割体，使得所述牺牲层的一部分露出的步骤。
6.根据权利要求1所述的制造方法，其中进一步包括：
在将所述转印目的基板与所述半导体结晶层形成基板相分离的步骤之后，将所述转印目的基板与第二转印目的基板相贴合，使得所述转印目的基板的所述半导体结晶层侧与所述第二转印目的基板的表面侧相面对的步骤；
改变位于所述转印目的基板与所述半导体结晶层之间的所述有机物层的物性的步骤；以及
在使所述半导体结晶层保留在所述第二转印目的基板侧的状态下将所述转印目的基板与所述第二转印目的基板相分离的步骤。
7.根据权利要求6所述的制造方法，其中，改变所述物性的步骤为，将贴合后的所述转印目的基板与所述第二转印目的基板浸渍于有机溶剂中，使所述有机物层发生溶胀的步骤；或者为通过热或紫外线使所述有机物层硬化的步骤。
8.根据权利要求6所述的制造方法，其中，在将所述转印目的基板与所述第二转印目的基板分离的步骤之前进一步包括对从以下物性中选择的一个以上的物性进行改变的步骤：
支配所述转印目的基板与所述半导体结晶层的粘合性的界面的物性；
位于所述半导体结晶层与所述第二转印目的基板之间的层的物性；以及
支配所述半导体结晶层与所述第二转印目的基板的粘合性的界面的物性。
9.根据权利要求1所述的制造方法，其中，在形成所述牺牲层及所述半导体结晶层的步骤之后，且在将所述半导体结晶层形成基板与所述转印目的基板相贴合的步骤之前进一步包括：将以所述半导体结晶层的一部分作为有源区域的电子器件形成于所述半导体结晶层上的步骤。
10.一种复合基板，包括：
非柔性基板；
单结晶的半导体结晶层；
位于所述非柔性基板与所述半导体结晶层之间的有机物层。
11.根据权利要求10所述的复合基板，其中，所述半导体结晶层由GexSi1-x构成，其中0<x≤1。
12.根据权利要求10或权利要求11所述的复合基板，其中，所述半导体结晶层的厚度为0.1nm以上且不足1μm。
13.根据权利要求11或权利要求12所述的复合基板，其中：
所述半导体结晶层为单结晶Ge层；
由X射线衍射法得到的所述单结晶Ge层的衍射光谱的半值宽度为40arcsec以下。
14.根据权利要求13所述的复合基板，其中，在所述单结晶Ge层上形成有以所述单结晶Ge层的一部分为有源区域的电子器件。
CN201280045370.6A 2011-09-22 2012-09-21 复合基板的制造方法及复合基板 Pending CN103814437A (zh)

Applications Claiming Priority (9)

Application Number Priority Date Filing Date Title
JP2011208224 2011-09-22
JP2011-208225 2011-09-22
JP2011-208224 2011-09-22
JP2011208225 2011-09-22
JP2012-126621 2012-06-01
JP2012126621A JP2013080896A (ja) 2011-09-22 2012-06-01 複合基板の製造方法および複合基板
JP2012126622A JP2013080897A (ja) 2011-09-22 2012-06-01 複合基板の製造方法
JP2012-126622 2012-06-01
PCT/JP2012/006027 WO2013042381A1 (ja) 2011-09-22 2012-09-21 複合基板の製造方法および複合基板

Publications (1)

Publication Number Publication Date
CN103814437A true CN103814437A (zh) 2014-05-21

Family

ID=48527037

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201280045370.6A Pending CN103814437A (zh) 2011-09-22 2012-09-21 复合基板的制造方法及复合基板

Country Status (4)

Country Link
US (1) US20140203408A1 (zh)
JP (2) JP2013080896A (zh)
CN (1) CN103814437A (zh)
TW (2) TW201320198A (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110176433A (zh) * 2019-04-30 2019-08-27 杭州电子科技大学 一种柔性基复合衬底及其制备方法
CN111240150A (zh) * 2020-01-17 2020-06-05 大连理工大学 一种牺牲层辅助的纳米图形转印方法
CN112606586A (zh) * 2020-12-02 2021-04-06 潍坊歌尔微电子有限公司 器件转印处理方法及微型麦克风防尘装置转印处理方法

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014126041A1 (ja) * 2013-02-15 2014-08-21 株式会社ニコン 薄膜の転写方法、薄膜トランジスタの製造方法、液晶表示装置の画素電極形成方法
DE102014115799A1 (de) * 2014-10-30 2016-05-04 Osram Opto Semiconductors Gmbh Verfahren zur Ablösung eines Substrats, Vorrichtung zur Durchführung eines solchen Verfahrens und Pumpvorrichtung zum Pumpen von Ätzlösung
DE102015103323A1 (de) * 2015-03-06 2016-09-08 Infineon Technologies Austria Ag Verfahren zum Herstellen von Halbleitervorrichtungen durch Bonden einer Halbleiterscheibe auf ein Basissubstrat, zusammengesetzter Wafer und Halbleitervorrichtung
DE102015104147B4 (de) 2015-03-19 2019-09-12 Osram Opto Semiconductors Gmbh Verfahren zur Ablösung eines Aufwachssubstrats von einer Schichtenfolge
US9496260B1 (en) * 2015-12-09 2016-11-15 International Business Machines Corporation Tall strained high percentage silicon germanium fins for CMOS
KR101845756B1 (ko) * 2016-09-29 2018-04-05 아주대학교산학협력단 결정성 조절을 통한 유연 소자 제조방법
DE102017125217A1 (de) * 2017-10-27 2019-05-02 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung von zumindest einem optoelektronischen Bauelement und optoelektronisches Bauelement
FR3079660B1 (fr) * 2018-03-29 2020-04-17 Soitec Procede de transfert d'une couche
FR3094559B1 (fr) * 2019-03-29 2024-06-21 Soitec Silicon On Insulator Procédé de transfert de paves d’un substrat donneur sur un substrat receveur

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1256791A (zh) * 1998-02-27 2000-06-14 精工爱普生株式会社 3维器件的制造方法
CN1667839A (zh) * 2004-03-10 2005-09-14 精工爱普生株式会社 薄膜器件的供给体及其制造方法、转印方法
US20060202271A1 (en) * 2005-03-09 2006-09-14 Seiko Epson Corporation Semiconductor device and method of manufacturing semiconductor device
CN101236919A (zh) * 2007-01-31 2008-08-06 精工爱普生株式会社 半导体装置的制造方法
CN101529605A (zh) * 2006-10-27 2009-09-09 佳能株式会社 半导体构件、半导体物品制造方法以及使用该制造方法的led阵列

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7671448B2 (en) * 2005-03-24 2010-03-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including two organic semiconductor layers

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1256791A (zh) * 1998-02-27 2000-06-14 精工爱普生株式会社 3维器件的制造方法
CN1667839A (zh) * 2004-03-10 2005-09-14 精工爱普生株式会社 薄膜器件的供给体及其制造方法、转印方法
US20060202271A1 (en) * 2005-03-09 2006-09-14 Seiko Epson Corporation Semiconductor device and method of manufacturing semiconductor device
CN101529605A (zh) * 2006-10-27 2009-09-09 佳能株式会社 半导体构件、半导体物品制造方法以及使用该制造方法的led阵列
CN101236919A (zh) * 2007-01-31 2008-08-06 精工爱普生株式会社 半导体装置的制造方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
YU BAI AND EUGENE A. FITZGERALD: "《Ge/III-V Heterostructures and Their Applications in Fabricating Engineered Substrates》", 《ECS TRANSACTIONS》, vol. 33, no. 6, 31 December 2010 (2010-12-31) *

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110176433A (zh) * 2019-04-30 2019-08-27 杭州电子科技大学 一种柔性基复合衬底及其制备方法
CN110176433B (zh) * 2019-04-30 2020-12-18 杭州电子科技大学 一种柔性基复合衬底及其制备方法
CN111240150A (zh) * 2020-01-17 2020-06-05 大连理工大学 一种牺牲层辅助的纳米图形转印方法
CN111240150B (zh) * 2020-01-17 2021-10-15 大连理工大学 一种牺牲层辅助的纳米图形转印方法
CN112606586A (zh) * 2020-12-02 2021-04-06 潍坊歌尔微电子有限公司 器件转印处理方法及微型麦克风防尘装置转印处理方法
CN112606586B (zh) * 2020-12-02 2022-04-26 潍坊歌尔微电子有限公司 器件转印处理方法及微型麦克风防尘装置转印处理方法

Also Published As

Publication number Publication date
JP2013080897A (ja) 2013-05-02
TW201320198A (zh) 2013-05-16
US20140203408A1 (en) 2014-07-24
JP2013080896A (ja) 2013-05-02
TW201322449A (zh) 2013-06-01

Similar Documents

Publication Publication Date Title
CN103814437A (zh) 复合基板的制造方法及复合基板
US7504311B2 (en) Structure and method of integrating compound and elemental semiconductors for high-performance CMOS
TWI550828B (zh) 半導體裝置、半導體基板、半導體基板之製造方法及半導體裝置之製造方法
TWI801447B (zh) 使用工程設計過的基板結構來實施的功率及rf設備
US10796905B2 (en) Manufacture of group IIIA-nitride layers on semiconductor on insulator structures
WO2014017063A1 (ja) 半導体基板、半導体基板の製造方法及び複合基板の製造方法
JP2010021583A (ja) 半導体基板、半導体基板の製造方法および電子デバイス
TWI730186B (zh) 用於在陶瓷基板上整合元素及複合半導體的方法及系統
KR20150038335A (ko) 복합 기판의 제조 방법 및 반도체 결정층 형성 기판의 제조 방법
JP2009239268A (ja) 半導体基板、半導体基板の製造方法および電子デバイス
US20150155165A1 (en) Method of producing composite wafer and composite wafer
KR20120083307A (ko) 화합물 반도체 결정의 제조 방법, 전자 디바이스의 제조 방법, 및 반도체 기판
JP6525554B2 (ja) 基板構造体を含むｃｍｏｓ素子
WO2013187078A1 (ja) 半導体基板、半導体基板の製造方法および複合基板の製造方法
TW201308602A (zh) 半導體裝置、半導體基板、半導體基板之製造方法及半導體裝置之製造方法
WO2013042381A1 (ja) 複合基板の製造方法および複合基板
WO2013187076A1 (ja) 半導体基板、半導体基板の製造方法および複合基板の製造方法
JP2014003104A (ja) 複合基板の製造方法および複合基板
JP2014216356A (ja) 半導体基板、半導体基板の製造方法および複合基板の製造方法
JP2014090121A (ja) 複合基板の製造方法
TW201306236A (zh) 半導體裝置、半導體基板、半導體基板之製造方法及半導體裝置之製造方法
JP2014090122A (ja) 複合基板の製造方法
JP2014003106A (ja) 複合基板および複合基板の製造方法
JP2014209527A (ja) 複合基板の製造方法および複合基板
TW201310580A (zh) 半導體裝置、半導體基板、半導體基板之製造方法及半導體裝置之製造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20140521