KR20150038335A - 복합 기판의 제조 방법 및 반도체 결정층 형성 기판의 제조 방법 - Google Patents

복합 기판의 제조 방법 및 반도체 결정층 형성 기판의 제조 방법 Download PDF

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KR20150038335A
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다케츠구 야마모토
다케시 아오키
다츠로 마에다
에이코 미에다
도시유키 기쿠치
아리토 오가와
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스미또모 가가꾸 가부시키가이샤
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가부시키가이샤 히다치 고쿠사이 덴키
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Abstract

단결정층을 갖는 반도체 결정층 형성 기판을 이용한 복합 기판의 제조 방법으로서, (a) 반도체 결정층 형성 기판의 단결정층 위에 희생층 및 반도체 결정층을 순차에 형성하는 단계와, (b) 반도체 결정층 형성 기판 측의 표면인 제1 표면과, 전사처 기판 측의 표면이며 제1 표면에 접하게 되는 제2 표면을 마주보게 하여 반도체 결정층 형성 기판과 전사처 기판을 접합시키는 단계와, (c) 희생층을 에칭하여, 전사처 기판에 반도체 결정층을 남긴 상태에서 반도체 결정층 형성 기판과 전사처 기판을 분리하는 단계를 포함하고, (c) 단계에서 분리된 반도체 결정층 형성 기판을 이용하여, (a)부터 (c)의 각 단계를 반복하는, 복합 기판의 제조 방법을 제공한다.

Description

복합 기판의 제조 방법 및 반도체 결정층 형성 기판의 제조 방법{METHOD FOR MANUFACTURING COMPOSITE SUBSTRATE AND METHOD FOR MANUFACTURING SEMICONDUCTOR CRYSTAL LAYER FORMATION SUBSTRATE}
본 발명은 복합 기판의 제조 방법 및 반도체 결정층 형성 기판의 제조 방법에 관한 것이다.
GaAs, InGaAs, InP 등의 III-V족 화합물 반도체는 높은 전자 이동도를 가지며, Ge, SiGe 등의 IV족 반도체는 높은 정공 이동도를 가진다. 따라서, III-V족 화합물 반도체로 N 채널형의 MOSFET(Metal-Oxide-Semiconductor Field Effect Transistor, 본 명세서에서는 단순히 「nMOSFET」라고 하는 경우가 있음)를 구성하고, IV족 반도체로 P 채널형의 MOSFET(본 명세서에서는 단순히 「pMOSFET」라고 하는 경우가 있음)를 구성하면, 높은 성능을 가진 CMOSFET(Complementary Metal-Oxide-Semiconductor Field Effect Transistor)를 실현할 수 있다. 비특허문헌 1에는, III-V족 화합물 반도체를 채널로 하는 N 채널형 MOSFET과 Ge를 채널로 하는 P 채널형 MOSFET가 단일 기판에 형성된 CMOSFET 구조가 개시되어 있다.
단일 기판(예컨대 실리콘 기판) 상에, III-V족 화합물 반도체 결정층 및 IV족 반도체 결정층과 같은 이종 재료를 형성하는 기술로서, 반도체 결정층 형성 기판에 형성한 반도체 결정층을 전사처 기판에 전사하는 기술이 알려져 있다. 예컨대 비특허문헌 2에는, GaAs 기판 상에 희생층으로서 AlAs층을 형성하고, 이 희생층(AlAs층) 상에 형성한 Ge층을 실리콘 기판에 전사하는 기술이 개시되어 있다.
S. Takagi, et al., SSE, vol. 51, pp. 526-536, 2007. Y. Bai and E. A. Fitzgerald, ECS Transactions, 33(6) 927-932(2010)
III-V족 화합물 반도체를 채널로 하는 N 채널형 MISFET(Metal-Insulator-Semiconductor Field Effect Transistor, 본 명세서에서는 단순히 「nMISFET」라고 하는 경우가 있음)와, IV족 반도체를 채널로 하는 P 채널형 MISFET(본 명세서에서는 단순히 「pMISFET」라고 하는 경우가 있음)를, 하나의 기판 상에 형성하기 위해서는, nMISFET용의 III-V족 화합물 반도체 결정층과, pMISFET용의 IV족 반도체 결정층을 단일 기판 상에 형성하는 기술이 필요하게 된다. 또한, nMISFET와 pMISFET를 LSI(Large Scale Integration)로서 제조하는 것을 고려하면, 기존 제조 장치 및 기존 공정의 활용이 가능한 실리콘 기판 상에, nMISFET 혹은 pMISFET용의 반도체 결정층을 형성하는 것이 바람직하다. 비특허문헌 2의 기술을 이용함으로써, III-V족 화합물 반도체 결정층 및 IV족 반도체 결정층을 단일 기판 상에 형성할 수 있고, 이들 반도체 결정층을, 제조에 유리한 실리콘 기판 상에 형성할 수 있다.
전사 대상의 반도체 결정층을 형성하기 위한 반도체 결정층 형성 기판에는, 화합물 반도체의 단결정 기판(웨이퍼) 등, 고가의 재료가 이용된다. 비특허문헌 2에 기재된 희생층을 이용함으로써, 반도체 결정층 형성 기판의 재이용이 가능하게 되어, 제조 비용의 저감에 일정한 효과를 기대할 수 있다. 그러나, 더욱 더 비용 삭감이 요구되고 있다. 또한, 반도체 결정층 형성 기판으로서 대구경의 화합물 반도체 단결정 웨이퍼를 얻기는 곤란하기 때문에, 기판 사이즈의 대구경화에 의한 제조 비용의 저감을 도모할 수 없다. 또한, 반도체 결정층을 전사처 기판에 전사한 후의 평면 형상(패턴)을 고려하여 반도체 결정층을 반도체 결정층 형성 기판에 형성할 수 있으면, 프로세스를 간략화할 수 있게 되어, 제조 비용을 삭감할 수 있을 가능성이 높아진다.
본 발명의 목적은 여러 번 사용할 수 있는 대구경의 반도체 결정층 형성 기판을 제공하는 것이다. 또한, 이 대구경의 반도체 결정층 형성 기판을 이용하여 반도체 결정층을 형성하는 복합 기판의 제조 방법을 제공하는 것이다. 또한, 전사처 기판에 이용하는 반도체 결정층의 패턴을 미리 반도체 결정층의 형성 단계에서 만들어 넣을 수 있는 반도체 결정층 형성 기판을 제공하는 것이다. 더욱이, 여러 번의 사용에서도 안정적으로 사용할 수 있는 반도체 결정층 형성 기판을 제공하는 것이다.
상기 과제를 해결하기 위해서, 본 발명의 제1 양태에서는, 지지 기판과, 지지 기판의 표면 또는 이면 중 한쪽의 면에 직접 또는 중간층을 통해 지지된 단결정층을 갖는 반도체 결정층 형성 기판을 이용한, 복합 기판의 제조 방법으로서, (a) 반도체 결정층 형성 기판의 단결정층 위에, 희생층 및 반도체 결정층을, 단결정층, 희생층, 반도체 결정층의 순으로 형성하는 단계와, (b) 반도체 결정층 형성 기판에 형성된 층의 표면인 제1 표면과, 전사처 기판 또는 전사처 기판에 형성된 층의 표면이며 제1 표면에 접하게 되는 제2 표면을 마주보게 하여, 반도체 결정층 형성 기판과 전사처 기판을 접합시키는 단계와, (c) 희생층을 에칭하여, 전사처 기판에 반도체 결정층을 남긴 상태에서 반도체 결정층 형성 기판과 전사처 기판을 분리하는 단계를 포함하고, (c) 단계에서 분리된 반도체 결정층 형성 기판을 이용하여, (a)부터 (c)의 각 단계를 반복하는, 전사처 기판 위에 반도체 결정층을 갖는 복합 기판의 제조 방법을 제공한다.
(a) 단계 전에, 반도체 결정층 형성 기판의 단결정층의 표면을 평활화하는 단계를 더 포함하더라도 좋다. (a) 단계 후, (b) 단계 전에, 희생층의 일부가 노출되도록 반도체 결정층을 에칭하여, 반도체 결정층을 복수의 분할체로 분할하는 단계를 더 포함하더라도 좋다. (a) 단계 후, (b) 단계 전에, 제1 표면 및 제2 표면 중에서 선택된 하나 이상의 표면을 활성화하는 단계를 더 포함하더라도 좋다. (a) 단계 후, (b) 단계 전에, 반도체 결정층 위에 절연층을 형성하는 단계를 더 포함하더라도 좋다. (b) 단계 전에, 전사처 기판 또는 전사처 기판에 형성된 층의 표면이며 반도체 결정층 형성 기판 측에 위치하는 표면에 절연층을 형성하는 단계를 더 포함하더라도 좋다. 전사처 기판이, 직경 200 mm의 원 또는 그보다 면적이 큰 임의의 평면 형상을 갖더라도 좋다. (b) 단계 전에, 전사처 기판 또는 전사처 기판에 형성된 층의 표면이며 반도체 결정층 형성 기판 측에 위치하는 표면에 접착층을 형성하는 단계와, (c) 단계 후, 전사처 기판 상의 반도체 결정층의 표면 또는 반도체 결정층 위에 형성된 층의 표면인 제3 표면과, 제2 전사처 기판 또는 제2 전사처 기판에 형성된 층의 표면이며 제3 표면에 접하게 되는 제4 표면을 마주보게 하여, 전사처 기판과 제2 전사처 기판을 접합시키는 단계와, 전사처 기판의 접착층을 제거하고, 제2 전사처 기판에 반도체 결정층을 남긴 상태에서 전사처 기판과 제2 전사처 기판을 분리하는 단계를 더 포함하더라도 좋다.
본 발명의 제2 양태에서는, 상기한 복합 기판의 제조 방법에서 이용하는 반도체 결정층 형성 기판의 제조 방법으로서, 지지 기판의 단결정층과 접하게 되는 제5 표면, 및 단결정층의 지지 기판과 접하게 되는 제6 표면 중에서 선택된 하나 이상의 표면을 평활화하는 단계와, 제5 표면 및 제6 표면 중에서 선택된 하나 이상의 표면을 활성화하는 단계와, 제5 표면과 제6 표면을 마주보게 하여, 지지 기판과 단결정층을 접합시킴으로써 지지 기판 상에 단결정층을 형성하는 접합시키는 단계를 포함하는, 반도체 결정층 형성 기판의 제조 방법을 제공한다.
혹은 본 발명의 제3 양태에서는, 상기한 복합 기판의 제조 방법에서 이용하는 반도체 결정층 형성 기판의 제조 방법으로서, 지지 기판의 단결정층 측에 위치하는 표면, 및 단결정층의 지지 기판 측에 위치하는 표면 중에서 선택된 하나 이상의 표면에, 내열성의 중간층을 형성하는 단계와, 지지 기판 또는 지지 기판에 형성된 중간층의 표면인 제7 표면과, 단결정층 또는 단결정층에 형성된 중간층의 표면이며 제7 표면과 접하게 되는 제8 표면을 마주보게 하여, 지지 기판과 단결정층을 접합시킴으로써 지지 기판 상에 단결정층을 형성하는 접합시키는 단계를 포함하는, 반도체 결정층 형성 기판의 제조 방법을 제공한다.
제3 양태에서, 중간층을 형성하는 단계 후, 접합시키는 단계 전에, 제7 표면 및 제8 표면 중에서 선택된 하나 이상의 표면을 활성화하는 단계를 더 포함하더라도 좋다. 또한 중간층을 형성하는 단계 후, 활성화하는 단계 전에, 제7 표면 및 제8 표면 중에서 선택된 하나 이상의 표면을 평활화하는 단계를 더 포함하더라도 좋다.
제2 양태 및 제3 양태에서, 평활화하는 단계로서, 표면을 CMP법에 의해 연마하는 단계를 예시할 수 있다. 또한, 활성화하는 단계로서, 표면에 이온빔을 조사하는 단계를 예시할 수 있다. 접합시키는 단계에서, 지지 기판 및 단결정층을 100~200℃로 가열할 수 있다. 지지 기판은 직경 200 mm의 원 또는 그것보다 면적이 큰 임의의 평면 형상을 갖더라도 좋다. 지지 기판에 접합된 단결정층의 평면 형상이 코너부를 갖는 경우, 지지 기판과 단결정층을 접합시키는 단계 후, 단결정층의 코너부를 둥글게 하는 가공을 실시하는 단계를 더 포함하더라도 좋다.
혹은 본 발명의 제4 양태에서는, 상기한 복합 기판의 제조 방법에서 이용하는 반도체 결정층 형성 기판의 제조 방법으로서, 지지 기판 위에, 에피택셜 결정 성장법을 이용하여 단결정 성장층을 형성하는 단계와, 단결정 성장층을 패터닝함으로써 지지 기판 상에 단결정층을 형성하는 단계를 포함하는, 반도체 결정층 형성 기판의 제조 방법을 제공한다.
제2 양태, 제3 양태 및 제4 양태에서, 지지 기판 상에 단결정층을 형성하기 전에, 지지 기판 상에 오목부를 형성하는 단계를 더 포함할 수 있으며, 이 경우, 단결정층을 형성하는 단계에서, 단결정층을 오목부에 형성할 수 있다. 단결정층을 오목부에 형성하는 경우, 오목부에 형성된 단결정층의 표면과 지지 기판의 표면이 실질적으로 동일한 평면이 되도록, 단결정층 또는 지지 기판을 연마하는 단계를 더 포함할 수 있다.
제2 양태, 제3 양태 및 제4 양태에서, 지지 기판 상에 단결정층을 형성하는 경우에, 지지 기판 상에 단결정층을 형성하기 전에, 지지 기판의 단결정층을 형성하는 영역 또는 형성하지 않는 영역 중 어느 한쪽에 표면 처리를 실시하는 단계를 더 포함할 수 있으며, 이 경우, 단결정층을 형성하는 단계에서, 단결정층을, 표면 처리를 실시한 영역 또는 실시하지 않은 영역 중 어느 한쪽에 자기 정합시켜 형성할 수 있다. 이 경우, 지지 기판 상에 단결정층을 형성한 후, 단결정층을 박화(薄化)하는 단계를 더 포함할 수 있다. 단일의 지지 기판 상에 복수의 단결정층이 형성되는 경우에는, 단결정층을 박화하는 단계에서, 지지 기판 상의 모든 단결정층의 표면을 동시에 연마함으로써 단결정층을 박화할 수 있다.
제2 양태, 제3 양태 및 제4 양태에서, 단일의 지지 기판의 면 내에 복수의 단결정층이 형성되고, 인접한 2개의 단결정층과 지지 기판으로 홈이 구성되는 경우에, 홈을 메우는 충전층을 형성하는 단계를 더 포함할 수 있다. 이 경우, 단결정층의 표면과 충전층의 표면이 실질적으로 동일한 평면이 되도록, 단결정층 또는 충전층을 연마하는 단계를 더 포함할 수 있다.
지지 기판 상에 형성된 단결정층의 측면, 측면 위에 형성된 층의 표면, 단결정층이 형성되어 있지 않은 비형성 영역에 있어서의 지지 기판의 표면, 및 비형성 영역에 있어서 지지 기판 상에 형성된 층의 표면 중에서 선택된 하나 이상의 면에, 반도체 결정층의 성장을 저해하는 성장 저해층을 형성하는 단계를 더 포함할 수 있다. 지지 기판 상에 단결정층을 형성한 후, 단결정층 상에 버퍼층을 형성하는 단계를 더 포함할 수 있다. 지지 기판 상에 단결정층을 형성한 후, 단결정층을 덮는 보호층을, 단결정층이 형성된 지지 기판면의 전면(全面)에 걸쳐 형성하는 단계와, 단결정층 또는 단결정층 상에 형성된 층의 표면이 노출되도록 보호층의 일부를 제거하는 단계를 더 포함할 수 있다.
도 1은 실시형태 1의 복합 기판의 제조 방법에서 이용하는 반도체 결정층 형성 기판(100)의 평면도이다.
도 2는 실시형태 1의 복합 기판의 제조 방법에서 이용하는 반도체 결정층 형성 기판(100)의 단면도이다.
도 3은 실시형태 1의 복합 기판의 제조 방법을 공정 순으로 도시한 단면도이다.
도 4는 실시형태 1의 복합 기판의 제조 방법을 공정 순으로 도시한 단면도이다.
도 5는 실시형태 1의 복합 기판의 제조 방법을 공정 순으로 도시한 단면도이다.
도 6은 실시형태 1의 복합 기판의 제조 방법을 공정 순으로 도시한 단면도이다.
도 7은 실시형태 1의 복합 기판의 제조 방법을 공정 순으로 도시한 평면도이다.
도 8은 분할체(108)의 평면 형상의 예를 도시한 평면도이다.
도 9는 분할체(108)의 평면 형상의 예를 도시한 평면도이다.
도 10은 실시형태 1의 복합 기판의 제조 방법을 공정 순으로 도시한 단면도이다.
도 11은 실시형태 1의 복합 기판의 제조 방법을 공정 순으로 도시한 단면도이다.
도 12는 실시형태 1의 복합 기판의 제조 방법을 공정 순으로 도시한 단면도이다.
도 13은 실시형태 1의 복합 기판의 제조 방법을 공정 순으로 도시한 단면도이다.
도 14는 실시형태 1의 방법으로 제조한 복합 기판(200)의 평면도이다.
도 15는 실시형태 2의 복합 기판의 제조 방법을 공정 순으로 도시한 단면도이다.
도 16은 실시형태 2의 복합 기판의 제조 방법을 공정 순으로 도시한 단면도이다.
도 17은 실시형태 2의 복합 기판의 제조 방법을 공정 순으로 도시한 단면도이다.
도 18은 실시형태 3의 반도체 결정층 형성 기판의 제조 방법을 공정 순으로 도시한 단면도이다.
도 19는 실시형태 3의 반도체 결정층 형성 기판의 제조 방법을 공정 순으로 도시한 단면도이다.
도 20은 실시형태 3의 반도체 결정층 형성 기판의 제조 방법을 공정 순으로 도시한 단면도이다.
도 21은 실시형태 3의 반도체 결정층 형성 기판의 제조 방법을 공정 순으로 도시한 단면도이다.
도 22는 실시형태 3의 방법으로 제조한 반도체 결정층 형성 기판(100)의 단면도이다.
도 23은 실시형태 4의 반도체 결정층 형성 기판의 제조 방법을 공정 순으로 도시한 단면도이다.
도 24는 실시형태 4의 반도체 결정층 형성 기판의 제조 방법을 공정 순으로 도시한 단면도이다.
도 25는 실시형태 4의 방법으로 제조한 반도체 결정층 형성 기판(300)의 단면도이다.
도 26은 반도체 결정층 형성 기판(400)의 평면도이다.
도 27은 실시형태 5의 반도체 결정층 형성 기판의 제조 방법을 공정 순으로 도시한 단면도이다.
도 28은 실시형태 5의 반도체 결정층 형성 기판의 제조 방법을 공정 순으로 도시한 단면도이다.
도 29는 실시형태 5의 반도체 결정층 형성 기판의 제조 방법을 공정 순으로 도시한 단면도이다.
도 30은 실시형태 5의 반도체 결정층 형성 기판의 제조 방법을 공정 순으로 도시한 단면도이다.
도 31은 실시형태 5의 방법으로 제조한 반도체 결정층 형성 기판(500)의 단면도이다.
도 32는 실시형태 6의 반도체 결정층 형성 기판의 제조 방법을 공정 순으로 도시한 단면도이다.
도 33은 실시형태 6의 반도체 결정층 형성 기판의 제조 방법을 공정 순으로 도시한 단면도이다.
도 34는 실시형태 6의 반도체 결정층 형성 기판의 제조 방법을 공정 순으로 도시한 단면도이다.
도 35는 실시형태 6의 반도체 결정층 형성 기판의 제조 방법을 공정 순으로 도시한 단면도이다.
도 36은 실시형태 6의 방법으로 제조한 반도체 결정층 형성 기판(600)의 단면도이다.
도 37은 실시형태 7의 반도체 결정층 형성 기판의 제조 방법을 공정 순으로 도시한 단면도이다.
도 38은 실시형태 7의 반도체 결정층 형성 기판의 제조 방법을 공정 순으로 도시한 단면도이다.
도 39는 실시형태 7의 방법으로 제조한 반도체 결정층 형성 기판(700)의 단면도이다.
도 40은 반도체 결정층 형성 기판(800)의 단면도이다.
도 41은 반도체 결정층 형성 기판(900)의 제조 방법을 도시한 단면도이다.
도 42는 반도체 결정층 형성 기판(900)의 단면도이다.
도 43은 실시형태 8의 반도체 결정층 형성 기판(1000)의 평면도이다.
도 44는 실시형태 8의 반도체 결정층 형성 기판(1000)의 단면도이다.
도 45는 반도체 결정층 형성 기판(1000)을 이용한 복합 기판의 제조 방법을 공정 순으로 도시한 단면도이다.
도 46은 반도체 결정층 형성 기판(1000)을 이용한 복합 기판의 제조 방법을 공정 순으로 도시한 단면도이다.
도 47은 반도체 결정층 형성 기판(1000)을 이용한 복합 기판의 제조 방법을 공정 순으로 도시한 단면도이다.
도 48은 반도체 결정층 형성 기판(1000)을 이용한 복합 기판의 제조 방법을 공정 순으로 도시한 단면도이다.
(실시형태 1)
도 1은 실시형태 1의 복합 기판의 제조 방법에서 이용하는 반도체 결정층 형성 기판(100)의 평면도이다. 도 2는 상기 반도체 결정층 형성 기판(100)의 단면도이다. 도 2는 도 1의 A-A선에 있어서의 단면을 도시한다. 반도체 결정층 형성 기판(100)은 지지 기판(101)과 단결정층(102)을 갖는다. 단결정층(102)은 지지 기판(101)의 표면 또는 이면 중 한쪽의 면에 직접 지지되어 있다. 즉, 단결정층(102)은 지지 기판(101)의 표면 또는 이면 중 한쪽의 면에 접하여 형성되어 있다.
지지 기판(101)은 비가요성인 것이 바람직하다. 지지 기판(101)은 후에 설명하는 에피택셜 성장에 있어서 성장 온도에 견딜 수 있는 내열성을 갖는다. 지지 기판(101)의 재료로서, 실리콘, SiC, 석영, 사파이어, AlN, 다결정 알루미나, 다결정 AlN, 글래스 카본, 그래파이트, 다이아몬드형 카본 및 게르마늄 등을 예로 들 수 있다. 내열성, 비용, 반도체 프로세스에 있어서의 취급 용이성을 봤을 때, 지지 기판(101)의 재료는 실리콘 웨이퍼 또는 게르마늄 웨이퍼가 바람직하다. 또한, 실리콘 웨이퍼 또는 게르마늄 웨이퍼의 표면에 산화물층을 형성한 웨이퍼도 지지 기판(101)으로서 사용할 수 있다. 본 예의 지지 기판(101)은 직경 200 mm의 원 또는 그보다 면적이 큰 임의의 평면 형상을 갖는다. 큰 지지 기판(101)으로 함으로써, 복합 기판의 제조에 있어서의 생산성(스루풋)을 향상시킬 수 있다. 임의의 평면 형상에는, 원형, 장방형, 정방형, 능형 등이 포함된다. 한편, 본 명세서에서 평면 형상이란, 지지 기판(101) 등의 기판의 표면 또는 이면에 평행한 면에 있어서의 형상을 가리킨다.
지지 기판(101)에 지지되는 단결정층(102)은 지지 기판(101)의 한쪽의 면(표면 또는 이면)의 전부를 덮어도 좋고, 일부를 덮어도 좋다. 단결정층(102)은 단수개 또는 복수개 중 어느 것이라도 좋다. 즉, 단일의 지지 기판(101)의 면내에 복수의 단결정층(102)이 형성되어도 좋고, 단일의 지지 기판(101)에 단수의 단결정층(102)이 형성되어도 좋다. 단일의 지지 기판(101)에 복수의 단결정층(102)이 형성되는 경우, 단결정층(102)의 평면 형상의 크기를 다이 사이즈 정도의 크기, 예컨대 한 변이 0.5 cm~3 cm 정도인 정방형으로 할 수 있다. 혹은 긴 변 또는 짧은 변이 0.5 cm~3 cm 정도인 장방형으로 할 수 있다. 이에 따라, 하나의 단결정층(102) 위에 형성되는 반도체 결정층을, 하나의 다이에 대응하는 디바이스 형성용 기판으로서 취급할 수 있다. 단일의 지지 기판(101)에 단일의 단결정층(102)이 형성되는 경우, 예컨대, 지지 기판(101)으로서 실리콘 기판(웨이퍼)을 적용하고, 단결정층(102)으로서 게르마늄층을 적용할 수 있다. 즉, 지지 기판(101)으로서 취급에 충분히 익숙한 실리콘 기판을 이용하고, 단결정층(102)으로서 게르마늄을 적용함으로써, 단결정층(102) 상에 GaAs 등의 화합물 반도체의 에피택셜 성장을 가능하게 할 수 있다. 지지 기판(101)을 실리콘으로 함으로써 비용을 저감할 수도 있다.
단결정층(102)의 평면 형상은 상기한 것 외에, 한 변이 100 ㎛ 이상 0.5 cm 미만인 정방형으로 할 수 있다. 또한, 단결정층(102)의 평면 형상의 다른 예로서, 한 변이 100 ㎛~50 cm 정도이고 다른 한변이 50 cm~100 ㎛인 장방형을 들 수 있다. 또한, 단결정층(102)의 평면 형상을, 100 ㎛~5 mm 폭의 선(단결정층)과, 1 ㎛~20 mm의 폭의 홈을 교대로 배치하여 빈틈없이 형성한, 소위 라인 & 스페이스 패턴으로 하여도 좋다. 소위 라인의 길이로서는, 5 cm~50 cm, 혹은 지지 기판(101)의 크기로 제한되는 최대의 길이(지지 기판(101)의 단부면에서부터 단부면까지의 길이)를 들 수 있다. 본 명세서에서, 300 ㎛ 폭의 선과 200 ㎛ 폭의 홈을 빈틈없이 형성한, 소위 라인 & 스페이스 패턴을, 라인(선 부분)과 스페이스(홈 부분)의 폭을 이용하여 「300/200 ㎛ LS 패턴」이라고 부른다.
단결정층(102)은 에피택셜 성장 등의 막 성장법에 의해 형성된 박막 결정층(단결정 성장층)이라도 좋다. 또한, 단결정층(102)은, 벌크 성장법에 의해 형성된 벌크 결정을 웨이퍼 형상 등의 판 형상으로 정형(整形)하고, 이 판 형상 결정을 또한 벽개(劈開) 등에 의해 적절한 크기로 가공 형성된 것이라도 좋다. 단결정층(102)에, 에피택셜 성장법에 의해 형성된 박막 단결정층(단결정 성장층)을 이용하는 경우, 지지 기판(101) 위에, 에피택셜 결정 성장법을 이용하여 단결정 성장층을 형성하고, 그 단결정 성장층을 패터닝함으로써 지지 기판(101) 상에 단결정층(102)을 형성할 수 있다.
단결정층(102)은 고품위의 반도체 결정층을 에피택셜 성장에 의해 형성하기 위한 시드층이다. 바람직한 단결정층(102)의 재료는 에피택셜 성장시키는 반도체 결정층의 재료에 의존한다. 일반적으로, 단결정층(102)은 형성하고자 하는 반도체 결정층과 격자 정합 또는 준격자 정합하는 재료로 이루어지는 것이 바람직하다. 예컨대, 반도체 결정층으로서 InP층을 에피택셜 성장법에 의해 형성하는 경우, 단결정층(102)은 InP 단결정 기판이 바람직하다. 또한, 단결정층(102)으로서, 사파이어, Ge, SiC 등의 단결정 기판을 선택할 수 있다. 또한, 반도체 결정층으로서 GaAs층 또는 Ge층을 에피택셜 성장법에 의해 형성하는 경우, 단결정층(102)은 GaAs 단결정 기판이 바람직하고, InP, 사파이어, Ge, SiC의 단결정 기판이 선택 가능하다. 단결정층(102)이 GaAs 단결정 기판 또는 InP 단결정 기판인 경우, 반도체 결정층이 형성되는 면 방위로서 (100)면 또는 (111)면을 들 수 있다. 한편, 전술한 대로, 단결정층(102)으로서 단결정 기판을 선택할 수 있기 때문에, 본 명세서에서는 단결정층(102)을 기판으로서 취급하는 경우가 있다.
단결정층(102)의 두께는, 지지 기판(101)으로부터 박리하지 않는 한 두꺼운 쪽이 바람직하다. 단결정층(102)의 두께로서, 예컨대 0.1~600 ㎛를 들 수 있다. 단결정층(102)은, 지지 기판(101)의 면내에서, 미리 분할하여 배치하는 것이 바람직하다. 단결정층(102)을 분할하여 배치함으로써, 반도체 결정층 형성 기판(100) 전체의 휘어짐을 억제할 수 있다.
도 3 내지 도 13은 실시형태 1의 복합 기판의 제조 방법을 공정 순으로 도시한 단면도 또는 평면도이다. 이하 도면에 따라서 복합 기판의 제조 방법을 설명한다. 본 예의 단면도에서는, 도 2와 마찬가지로 하나의 단결정층(102)에 대응하는 부분을 나타내고 있다.
도 3에 도시하는 바와 같이, 반도체 결정층 형성 기판(100)의 단결정층(102)의 표면을 평활화한다. 단결정층(102)은, 예컨대 화학기계연마(CMP)법으로 연마할 수 있다. 화학기계연마법에 의한 연마에서는, 연마제 및 연마액을 혼합한 슬러리를 공급하면서 연마 패드(103)에 의해 단결정층(102)의 표면을 미끄럼 이동한다. 평활화 단계에 의해, 단결정층(102)의 표면을 평활하게 하고, 결정의 벽개 등에 의해 발생한 파티클을 제거할 수 있다. 한편, 본 평활화 단계는 필수는 아니다. 평활화 단계는 필요에 따라 실시하면 된다. 평활화에 이어서 단결정층(102)의 표면을 세정하여도 좋다.
이어서 도 4에 도시하는 바와 같이, 반도체 결정층 형성 기판의 단결정층(102) 위에, 희생층(104) 및 반도체 결정층(106)을, 단결정층(102), 희생층(104), 반도체 결정층(106)의 순으로 형성한다.
희생층(104)은 단결정층(102)과 반도체 결정층(106)을 분리하기 위한 층이다. 희생층(104)이 에칭에 의해 제거됨으로써, 단결정층(102)과 반도체 결정층(106)이 분리된다. 희생층(104)을 에칭할 때, 단결정층(102) 및 반도체 결정층(106)이 남을 필요가 있기 때문에, 희생층(104)의 에칭 속도는 단결정층(102) 및 반도체 결정층(106)의 에칭 속도보다 높다. 바람직하게는 수배 이상 높다. 단결정층(102)으로서 GaAs 단결정 기판이, 반도체 결정층(106)으로서 GaAs층이 선택되는 경우, 희생층(104)은 AlxGa1 - xAs(0.9≤x≤1)층이 바람직하고, 또한 AlAs층이 바람직하고, InAlAs층, InGaP층, InAlP층, InGaAlP층, AlSb층을 선택할 수 있다. 희생층(104)의 두께가 커지면, 반도체 결정층(106)의 결정성이 저하하는 경향이 있으므로, 희생층(104)의 두께는 희생층으로서의 기능을 확보할 수 있는 한 얇은 것이 바람직하다. 희생층(104)의 두께는 0.1 nm~10 ㎛의 범위에서 선택할 수 있다.
희생층(104)은 CVD(Chemical Vapor Deposition)법, 스퍼터법, MBE(Molecular Beam Epitaxy)법 또는 ALD(Atomic Layer Deposition)법에 의해 형성할 수 있다. CVD법으로서, MOCVD(Metal Organic Chemical Vapor Deposition)법을 들 수 있다. III-V족 화합물 반도체의 에피택셜 성장에는 MOCVD법이 이용되고, IV족 반도체의 에피택셜 성장에는 CVD법이 이용된다. 희생층(104)을 MOCVD법으로 형성하는 경우, 소스 가스로서, TMGa(트리메틸갈륨), TMA(트리메틸알루미늄), TMIn(트리메틸인듐), AsH3(아르신), PH3(포스핀) 등을 이용할 수 있다. 캐리어 가스에는 수소를 이용할 수 있다. 소스 가스의 복수의 수소 원자기의 일부를 염소 원자 또는 탄화수소기로 치환한 화합물을 이용할 수도 있다. 반응 온도는, 300℃부터 900℃의 범위에서, 바람직하게는 400~800℃의 범위 내에서 적절하게 선택할 수 있다. 소스 가스 공급량이나 반응 시간을 적절하게 선택함으로써 희생층(104)의 두께를 제어할 수 있다.
반도체 결정층(106)은 후에 설명하는 전사처 기판에 전사되는 전사 대상층이다. 반도체 결정층(106)은 반도체 디바이스의 활성층 등에 이용된다. 반도체 결정층(106)이 단결정층(102) 상에 에피택셜 성장법 등에 의해 형성됨으로써, 반도체 결정층(106)의 결정성이 고품위로 실현된다. 또한, 반도체 결정층(106)이 전사처 기판에 전사됨으로써, 기판과의 격자 정합 등을 고려하는 일없이, 반도체 결정층(106)을 임의의 기판 상에 형성할 수 있게 된다.
반도체 결정층(106)으로서, Ge 결정층 또는 GexSi1 -x(0<x<1) 결정층을 들 수 있다. GexSi1 -x 결정층의 Ge 조성비 x는 0.9 이상인 것이 바람직하다. Ge 조성비 x를 0.9 이상으로 함으로써, Ge층에 가까운 반도체 특성을 얻을 수 있다. 반도체 결정층(106)으로서 GexSi1 -x(0<x≤1) 결정층, 바람직하게는 GexSi1 -x(0.9<x≤1) 결정층, 보다 바람직하게는 Ge 결정층을 이용함으로써, 반도체 결정층(106)을 높은 이동도의 전계 효과 트랜지스터, 특히 높은 이동도의 상보형 전계 효과 트랜지스터의 활성층에 이용할 수 있게 된다.
반도체 결정층(106)의 두께는 0.1 nm~500 ㎛의 범위에서 적절하게 선택할 수 있다. 반도체 결정층(106)의 두께는 0.1 nm 이상 1 ㎛ 미만인 것이 바람직하다. 반도체 결정층(106)을 1 ㎛ 미만으로 함으로써, 더욱 바람직하게는 200 nm 미만으로 함으로써, 특히 바람직하게는 20 nm 미만으로 함으로써, 예컨대 극박 보디 MISFET 등의 고성능 트랜지스터의 제조에 알맞은 복합 기판에 이용할 수 있다.
반도체 결정층(106)은 CVD법, 스퍼터법, MBE법 또는 ALD법에 의해 형성할 수 있다. CVD법으로서 MOCVD법을 들 수 있다. 반도체 결정층(106)이 III-V족 화합물 반도체로 이루어지고, MOCVD법으로 형성하는 경우, 소스 가스로서, TMGa(트리메틸갈륨), TMA(트리메틸알루미늄), TMIn(트리메틸인듐), AsH3(아르신), PH3(포스핀) 등을 이용할 수 있다. 반도체 결정층(106)이 IV족 화합물 반도체로 이루어지고, CVD법으로 형성하는 경우, 소스 가스로서, GeH4(게르마늄), SiH4(실란) 또는 Si2H6(디실란) 등을 이용할 수 있다. 캐리어 가스에는 수소를 이용할 수 있다. 소스 가스의 복수의 수소 원자기의 일부를 염소 원자 또는 탄화수소기로 치환한 화합물을 이용할 수도 있다. 반응 온도는 300℃부터 900℃의 범위에서, 바람직하게는 400~800℃의 범위 내에서 적절하게 선택할 수 있다. 소스 가스 공급량이나 반응 시간을 적절하게 선택함으로써 반도체 결정층(106)의 두께를 제어할 수 있다.
이어서 도 5에 도시하는 바와 같이, 반도체 결정층(106) 위에 절연층(107)을 형성한다. 절연층(107)은 전사처 기판에의 접착층으로서 기능하게 할 수 있다. 절연층(107)으로서, ALD법에 의한 산화알루미늄층을 예시할 수 있다. 절연층(107)으로서, CVD법에 의한 실리콘 산화물층 또는 실리콘 질화물층을 적용하여도 좋다. 한편, 절연층(107)은 필수는 아니고, 필요에 따라서 절연층(107)을 형성하면 된다.
이어서, 도 6에 도시하는 바와 같이, 희생층(104)의 일부가 노출되도록 절연층(107) 및 반도체 결정층(106)을 에칭하여, 절연층(107) 및 반도체 결정층(106)을 복수의 분할체(108)로 분할한다. 분할체(108)는 직경 30 mm의 원 또는 그보다 작은 임의의 평면 형상을 갖는다. 이 에칭에 의해 분할체(108)와 인접한 분할체(108)의 사이에 홈(110)이 형성된다. 여기서, 「희생층(104)의 일부를 노출하도록」이란, 홈(110)이 형성되는 에칭 영역에 있어서, 희생층(104)이 실질적으로 노출되어 있다고 말할 수 있는 다음과 같은 경우를 포함한다. 즉, (1) 홈(110)의 바닥부에서 희생층(104)이 완전히 에칭되어, 홈(110)의 바닥부에 단결정층(102)이 노출되어, 희생층(104)의 단면이 홈(110)의 측면의 일부로서 노출되는 것과 같은 경우, (2) 단결정층(102)에 홈(110)이 파여 들어가, 희생층(104)의 단면이 홈(110)의 측면의 일부로서 노출되는 것과 같은 경우, (3) 홈(110)이 형성되는 영역에서 희생층(104)의 도중까지 에칭되어, 홈(110)의 바닥면에 희생층(104)이 노출되는 것과 같은 경우, (4) 홈(110)의 바닥부의 일부에 반도체 결정층(106)이 잔존하여, 홈(110)의 바닥부에 있어서 희생층(104)이 일부 노출되어 있는 것과 같은 경우, (5) 홈(110)의 바닥부 전체에 매우 얇은 반도체 결정층(106)이 잔존하지만, 잔존하는 반도체 결정층(106)의 두께는 에칭액이 침투할 정도로 얇아, 실질적으로 희생층(104)이 노출되어 있다고 말할 수 있는 경우를 포함한다.
홈(110)을 형성하는 에칭에는, 드라이 방식 또는 웨트 방식 중 어느 에칭 방식이나 채용할 수 있다. 드라이 에칭의 경우, 에칭 가스에는, SF6, CH4 - xFx(x=1~4의 정수) 등의 할로겐 가스를 이용할 수 있다. 웨트 에칭의 경우, 에칭액으로서, HCl, HF, 인산, 시트르산, 과산화수소수, 암모니아, 수산화나트륨의 수용액을 이용할 수 있다. 에칭의 마스크에는, 에칭 선택비를 갖는 적당한 유기물 또는 무기물을 이용할 수 있고, 마스크를 패터닝함으로써, 홈(110)의 패턴을 임의로 형성할 수 있다. 한편, 홈(110)을 형성하는 에칭에 있어서, 단결정층(102)을 에칭 스토퍼에 이용할 수 있지만, 단결정층(102)을 재이용하는 것을 고려하면, 희생층(104)의 표면 또는 도중에 에칭을 정지하는 것이 바람직하다. 반도체 결정층(106)이 얇은 경우, 예컨대 반도체 결정층(106)의 두께가 2 ㎛ 이하인 경우, 단결정층(102)까지 홈(110)을 파들어가는 것이 바람직한 경우도 있다.
홈(110)을 형성함으로써, 희생층(104)의 에칭에 있어서, 에칭액이 홈(110)으로부터 공급되어, 홈(110)을 많이 형성함으로써, 희생층(104)의 에칭이 필요한 거리를 짧게 하여, 희생층(104)의 제거에 필요한 시간을 단축할 수 있다. 도 7은 반도체 결정층 형성 기판(100)을 위쪽에서 본 평면도이며, 지지 기판(101) 상의 단결정층(102)에 분할체(108)가 다수 형성되어 있다.
홈(110)의 패턴에 의해서 분리되는 반도체 결정층(106)의 평면 형상(분할체(108)의 평면 형상)은, 분할체(108)의 가장자리의 점으로부터 그 점에 있어서의 법선 방향으로 등속도로 그 평면 형상이 축소하여 소멸한다고 가정한 경우에, 축소하여 소멸하기 직전의 도형이 단일의 점이 아니라, 단일의 선, 복수의 선 또는 복수의 점으로 되는 평면 형상인 것이 바람직하다. 또한, 이 가정에 있어서, 평면 형상의 축소는 각 점에서 동시에 시작한다. 여기서, 가장자리란, 평면 형상의 외형을 나타내는 선을 가리킨다. 또한, 평면 형상은 각 층의 적층 방향과는 수직인 면에 있어서의 형상을 가리킨다. 또한, 평면 형상의 축소 및 소멸의 가정이란, 반도체 결정층(106)을 실제로 축소 및 소멸시키는 것이 아니라, 평면 형상의 형태를 정의하기 위해, 가상적으로 평면 형상을 축소 및 소멸시키는 조작을 가리킨다. 본 예에서는, 이 조작에 의해서 평면 형상이 소멸하기 직전의 형상을 이용하여, 축소시키기 전의 평면 형상(즉, 실제의 반도체 결정층(106)의 평면 형상)을 정의하고 있다. 분할체(108)의 바람직한 평면 형상으로서, 평행한 2 라인의 선분과, 이 2 라인의 선분의 각각의 끝점 사이를 연결하는 2 라인의 선으로 둘러싸인 평면의 형상을 예로 들 수 있다. 단, 반도체 결정층(106)의 평면 형상은 정원(正圓) 및 정n각형(n은 3 이상의 정수) 이외의 형상이다. 예컨대, 이 4 라인의 선 중, 적어도 하나의 선의 길이는 다른 선의 길이와 다르더라도 좋다. 또한, 반도체 결정층(106)의 평면 형상의 변 중, 가장 긴 긴 변은, 가장 짧은 짧은 변에 대하여, 2배 이상 커도 좋고, 4배 이상 커도 좋고, 10배 이상 커도 좋다. 또한, 끝점 사이를 연결하는 선으로서, 직선, 곡선 또는 절선을 예로 들 수 있다. 도 8의 (a)는 상호 평행한 2 라인의 선분의 끝점을 직선으로 연결한 평면 형상의 예를 도시한다. 도 8의 (b)는 상호 평행한 2 라인의 선분의 끝점을 곡선으로 연결한 평면 형상의 예를 도시한다. 도 8의 (c)는 상호 평행한 2 라인의 선분의 끝점을 절선으로 연결한 평면 형상의 예를 도시한다. 끝점을 연결하는 2 라인의 선이 어느 것이나 직선이며, 평행한 2 라인의 선분과 끝점을 연결하는 직선이 수직의 관계에 있는 경우, 평면 형상은 장방형이 된다. 평면 형상이 장방형인 경우, 도 9의 (a)의 화살표에 나타내는 것과 같이 등속도로 분할체의 평면 형상이 축소되면, 파선으로 나타내는 축소된 분할체의 평면 형상은 소멸 직전에는 직선으로 된다. 가늘고 긴 라인 형상의 분할체(108)를 반복하여 배치하는 라인 & 스페이스 패턴의 경우나, 도 9의 (b)에 도시하는 바와 같은 각(角)이 곡선으로 치환된 장방형(rounded rectangle)도, 도 9의 (a)의 장방형과 마찬가지로 소멸 직전의 도형은 직선으로 된다. 도 9의 (c)에 도시하는 바와 같은 I형의 경우, 소멸 직전의 평면 형상은 2점에 집약된다. 도 9의 (d)에 도시하는 바와 같은 T형 혹은 도 9의 (e)에 도시하는 바와 같은 걸윙(gull wing)형의 경우, 소멸 직전의 평면 형상은 직선의 조합 혹은 곡선이 된다.
희생층(104)의 에칭 공정에서는, 가스상의 생성물에 의해, 반도체 결정층(106)은 단결정층(102)으로부터 멀어지는 방향으로 힘을 받는다. 그리고, 희생층(104)이 전부 용해되기 직전에 희생층(104)의 나머지가 단일의 점에 집중되면, 그 희생층(104)의 잔존 부분의 한 점에 힘이 집중된다. 이러한 상황에서는 비교적 큰 힘으로 반도체 결정층(106)과 단결정층(102)이 분리되고, 분리시의 충격에 의해서 반도체 결정층(106)이 손상을 받는다. 이것이 원인으로, 전사된 반도체 결정층(106)의 패턴 중앙 부근에 구멍 또는 오목부가 발생하는 경우가 있다. 그러나, 분할체(108)의 평면 형상을 도 8 또는 도 9에 도시하는 바와 같은 형상으로 함으로써, 희생층(104)의 잔존 부분을 한 점이 아니라, 복수의 점 또는 직선으로 할 수 있어, 반도체 결정층(106)이 단결정층(102)으로부터 분리될 때의 충격을 완화할 수 있다. 이에 따라 전사된 반도체 결정층(106)의 평면 형상의 패턴 중앙 부근의 구멍 또는 오목부의 발생을 억제할 수 있어, 전사 불량을 줄일 수 있다.
이어서, 도 10에 도시하는 바와 같이, 전사처 기판(120)과 절연층(107) 및 반도체 결정층(106)과의 접착성을 강화하는 접착성 강화 처리를 전사처 기판(120)의 표면 및 절연층(107)의 표면에 실시한다. 여기서, 단결정층(102) 상의, 홈(110) 이외 부분의 절연층(107)의 표면은 단결정층(102)에 형성된 층의 표면이며 전사처 기판(120) 또는 전사처 기판(120)에 형성된 층에 접하게 되는 「제1 표면(112)」의 일례이다. 또한, 전사처 기판(120)의 표면은 전사처 기판(120) 또는 전사처 기판(120)에 형성된 층의 표면이며 제1 표면(112)에 접하게 되는 「제2 표면(122)」의 일례이다.
접착성 강화 처리는, 전사처 기판(120)의 표면(제2 표면(122)) 또는 절연층(107)의 표면(제1 표면(112)) 중 어느 한쪽에만 실시하여도 좋다. 접착성 강화 처리로서, 이온빔 생성기(130)에 의한 이온빔 활성화를 예시할 수 있다. 조사하는 이온은 예컨대 아르곤 이온이다. 접착성 강화 처리로서, 플라즈마 활성화를 실시하여도 좋다. 플라즈마 활성화의 처리로서, 산소 플라즈마 처리를 예시할 수 있다. 접착성 강화 처리에 의해, 전사처 기판(120)과 절연층(107)과의 접착성을 강화할 수 있다. 한편, 접착성 강화 처리는 필수는 아니다. 접착성 강화 처리 대신에, 전사처 기판(120) 상에, 접착층을 미리 형성해 두더라도 좋다.
전사처 기판(120)은 반도체 결정층(106)이 전사되는 곳의 기판이다. 전사처 기판(120)은 반도체 결정층(106)을 활성층으로서 이용하는 전자 디바이스가 최종적으로 배치되는 타겟 기판이라도 좋고, 반도체 결정층(106)이 타겟 기판에 전사될 때까지의 중간 상태에 있어서의, 임시 기판이라도 좋다. 전사처 기판(120)은 유기물, 무기물 중 어느 것이라도 좋다. 전사처 기판(120)으로서, 실리콘 기판, SOI(Silicon on Insulator) 기판, 유리 기판, 사파이어 기판, SiC 기판, AlN 기판을 예시할 수 있다. 그 밖에, 세라믹스 기판, 플라스틱 기판 등의 절연체 기판, 금속 등의 도전체 기판이라도 좋다. 전사처 기판(120)에 실리콘 기판 또는 SOI 기판을 이용하는 경우, 기존의 실리콘 프로세스에서 이용되는 제조 장치를 이용할 수 있으며, 이미 알려진 실리콘 프로세스에서의 지견을 이용하여, 연구 개발 및 제조의 효율을 높일 수 있다. 전사처 기판(120)이 실리콘 기판 등, 용이하게는 구부러지지 않는 딱딱한 기판인 경우, 전사하는 반도체 결정층(106)이 기계적 진동 등으로부터 보호되어, 반도체 결정층(106)의 결정 품질을 높게 유지할 수 있다.
한편, 전사처 기판(120)에 내열성의 절연층을 형성하여도 좋다. 내열성의 절연층으로서, ALD법에 의한 Al2O3, CVD법에 의한 SiO2, Si3N4을 예시할 수 있다. 전사처 기판(120)은 직경 200 mm의 원 또는 그보다 면적이 큰 임의의 평면 형상을 갖는 것이 바람직하다. 전사처 기판(120)을 크게 함으로써 생산성을 높일 수 있다. 한편, 임의의 평면 형상에는 원형, 장방형, 정방형, 능형 등이 포함된다.
이어서, 도 11에 도시하는 바와 같이, 전사처 기판(120)의 표면(제2 표면(122))과 절연층(107)의 표면(제1 표면(112))을 마주보게 하여, 전사처 기판(120)과 반도체 결정층 형성 기판(100)을 접합시킨다. 접합에 있어서, 제1 표면(112)인 절연층(107)의 표면과, 제2 표면(122)인 전사처 기판(120)의 표면이 접합되도록 전사처 기판(120)과 반도체 결정층 형성 기판(100)을 접합시킨다. 접착성 강화 처리를 실시하는 경우, 접합은 실온에서 행할 수 있다. 접합에 있어서, 반도체 결정층 형성 기판(100)과 전사처 기판(120)을 압착하여도 좋다. 이 경우의 압력 범위는 0.01 MPa~1 GPa의 범위에서 적절하게 선택할 수 있다. 압착에 의해 접착 강도를 향상시킬 수 있다. 압착할 때 또는 압착한 후에 가열하여도 좋다. 가열 온도로서 50~600℃가 바람직하고, 더욱 바람직하게는 100℃~400℃가 좋다. 한편, 반도체 결정층 형성 기판(100)과 전사처 기판(120)은 접합되는 동시에 상기한 압력 범위에서 압착되어도 좋다.
접합에 의해, 도 12에 도시하는 바와 같이, 홈(110)의 내벽과 전사처 기판(120)의 표면에 의해서 공동(140)이 형성된다. 공동(140)에 에칭액(142)을 공급하여, 희생층(104)을 에칭한다. 한편, 에칭은 에칭 가스에 의한 드라이 에칭이라도 좋다. 희생층(104)이 AlAs층인 경우, 에칭액(142)으로서, HCl, HF, 인산, 시트르산, 과산화수소수, 암모니아, 수산화나트륨의 수용액 또는 물을 예시할 수 있다. 에칭 중의 온도는 10~90℃의 범위에서 제어하는 것이 바람직하다. 에칭 시간은 1분~200시간의 범위에서 적절하게 제어할 수 있다.
공동(140)에 에칭액(142)을 공급하는 방법으로서, 모세관 현상에 의해 에칭액(142)을 공동(140) 내에 공급하는 방법, 공동(140)의 일단을 에칭액(142)에 침지하고, 타단으로부터 에칭액(142)을 흡인함으로써 강제적으로 에칭액(142)을 공동(140) 내에 공급하는 방법, 공동(140)의 일단이 개방되고 타단이 폐색되어 있는 경우에, 전사처 기판(120) 및 반도체 결정층 형성 기판(100)을 감압 상태에 놓고, 공동(140)의 개방되어 있는 일단을 에칭액(142)에 침지한 후, 전사처 기판(120) 및 반도체 결정층 형성 기판(100)을 대기압 상태로 함으로써, 강제적으로 에칭액(142)을 공동(140) 내에 공급하는 방법을 예로 들 수 있다.
모세관 현상에 의해 에칭액(142)을 공동(140) 내에 공급하는 방법의 구체예 로서, 공동(140)의 일단에 에칭액(142)을 마이크로 피페터 등에 의해 적하하는 방법을 들 수 있다. 모세관 현상을 이용하여 에칭액(142)을 공동(140) 내에 공급하기 위해서는, 공동(140)의 타단은 개방되어 있을 필요가 있다. 공동(140)의 일단에 에칭액(142)을 적하하여 공동(140) 내의 에칭액(142)을 공급하는 경우, 에칭액(142)을 간편하고 또 확실하게 공동(140) 내에 공급할 수 있다. 한편, 공동(140)의 내부가 에칭액(142)으로 채워진 후, 전사처 기판(120) 및 반도체 결정층 형성 기판(100) 전체를, 에칭액(142)으로 채운 에칭조에 침지하여 에칭을 진행할 수 있다. 혹은, 공동(140)의 일단에 에칭액(142)을 계속해서 공급하여 에칭을 진행할 수 있다. 공동(140)의 일단에 에칭액(142)을 적하에 의해 계속해서 공급하는 경우, 사용하는 에칭액(142)의 양은 극히 미량으로 끝나기 때문에, 에칭액(142)의 삭감이 가능하게 되어, 비용의 저감 및 에칭액(142)의 폐기에 따른 환경 부하의 저감을 도모할 수 있다.
또한, 공동(140)을 에칭액(142)에 침지하는 경우, 접합된 기판의 측면의 일부에 그리스를 부착시킬 수도 있다. 이 경우, 기판의 측면에 그리스를 부착함으로써, 에칭액이 측면으로부터 공동(140)의 내부에 침투하는 것이 억제된다. 모세관 현상에 의해 공동(140)의 내부에 에칭액을 충전하고자 하는 경우, 측면으로부터의 에칭액의 침투가 있으면, 모세관 현상이 저해되어, 공동(140)의 내부에 에칭액이 충분히 충전되지 않는 경우가 있다. 그러나, 기판 측면에 그리스를 부착시킴으로써 측면으로부터의 에칭액의 침투가 억제되어, 공동(140) 내부에 에칭액이 확실하게 충전된다. 한편, 측면으로부터의 에칭액의 침투를 억제할 수 있는 것이라면, 그리스에 한정되지 않고, 다른 물질을 이용할 수도 있다.
희생층(104)이 에칭에 의해 제거되면, 도 13에 도시하는 바와 같이, 반도체 결정층(106)을 전사처 기판(120) 측에 남긴 상태에서, 전사처 기판(120)과 단결정층(102)(반도체 결정층 형성 기판(100))이 분리된다. 이에 따라, 반도체 결정층(106)이 전사처 기판(120)에 전사되어, 전사처 기판(120) 상에 반도체 결정층(106)을 갖는 복합 기판이 제조된다. 전사처 기판(120) 상의 반도체 결정층(106)은 도 14에 도시하는 바와 같이, 다수의 분할체로서 형성된다.
또한, 분리된 반도체 결정층 형성 기판(100)은 재이용되며, 도 3에 도시하는 평활화 단계부터 같은 식으로 이용된다. 반도체 결정층 형성 기판(100)은 단결정층(102)이 소모되어 쓸 수 없게 될 때까지 재이용 가능하며, 재이용에 의한 대폭적인 제조 비용의 삭감을 기대할 수 있다.
(실시형태 2)
도 15 내지 도 17은 실시형태 2의 복합 기판의 제조 방법을 공정 순으로 도시한 단면도이다. 실시형태 2에서는, 실시형태 1의 방법으로 제조한 복합 기판(전사처 기판(120) 상에 반도체 결정층(106)을 갖는 복합 기판)을 이용한다. 실시형태 2에서는, 전사처 기판(120) 상의 반도체 결정층(106)을, 또한 제2 전사처 기판(150)에 전사하여, 제2 전사처 기판(150) 상에 반도체 결정층(106)을 갖는 복합 기판의 제조 방법에 관해서 설명한다.
도 15에 도시하는 바와 같이, 전사처 기판(120) 상의 반도체 결정층(106)의 표면(제3 표면(124))과, 제2 전사처 기판(150)의 표면(제4 표면(152))을 마주보게 하여, 도 16에 도시하는 바와 같이, 전사처 기판(120)과 제2 전사처 기판(150)을 접합시킨다. 한편, 반도체 결정층(106)의 표면은 전사처 기판(120) 상의 반도체 결정층(106)의 표면 또는 반도체 결정층(106) 위에 형성된 층의 표면이며 제2 전사처 기판(150) 또는 제2 전사처 기판(150)에 형성된 층에 접하게 되는 제3 표면(124)의 일례이다. 또한, 제2 전사처 기판(150)의 표면은, 제2 전사처 기판(150) 또는 제2 전사처 기판(150)에 형성된 층의 표면이며 제3 표면(124)에 접하게 되는 제4 표면(152)의 일례이다.
이어서, 도 17에 도시하는 바와 같이, 절연층(107)을 제거하여, 제2 전사처 기판(150)에 반도체 결정층(106)을 남긴 상태에서 전사처 기판(120)과 제2 전사처 기판(150)을 분리한다. 한편, 절연층(107)은, 실시형태 1에서는 접착층으로서 기능하게 했지만, 여기서는 박리에 이용하는 희생층으로서 기능하게 했다. 제2 실시형태에서는, 접착층 및 희생층 양쪽으로서 기능하는 절연층(107)을 형성하여도 좋고, 절연층(107)과는 별도로 희생층을 형성하여도 좋다.
이상과 같이 하여, 반도체 결정층(106)을 제2 전사처 기판에 전사할 수 있다. 또 다른 전사처 기판에 전사하여도 되는 것은 물론이다. 한편, 전사처 기판(120)은, 필름 등의 가요성을 갖는 유기물 기판이라도 좋다. 이 경우, 유기물 기판을 유기 용제 등에 의해 용해 혹은 팽윤시켜, 박리를 용이하게 행할 수 있다.
(실시형태 3)
도 18 내지 도 21은 실시형태 3의 반도체 결정층 형성 기판의 제조 방법을 공정 순으로 도시한 단면도이다. 실시형태 3에서는, 실시형태 1에서 이용한 반도체 결정층 형성 기판(100)의 제조 방법을 설명한다.
우선, 도 18에 도시하는 바와 같이, 지지 기판(101)의 단결정층(102)과 접하는 제5 표면(162) 및 단결정층(102)의 지지 기판(101)과 접하는 제6 표면(164) 중에서 선택된 하나 이상의 표면을 평활화한다. 본 예의 단결정층(102)은 단결정 기판이다. 평활화 처리에는, 앞서 설명한 것과 같이 CMP법을 예시할 수 있다. 이어서, 도 19에 도시하는 바와 같이, 제5 표면(162) 및 제6 표면(164) 중에서 선택된 하나 이상의 표면을 활성화한다. 활성화에는, 앞서 설명한 것과 같이 아르곤 이온빔을 이용할 수 있다. 이어서, 도 20에 도시하는 바와 같이, 제5 표면(162)과 제6 표면(164)을 마주보게 하여, 도 21에 도시하는 바와 같이, 지지 기판(101)과 단결정층(102)을 접합시킨다. 접합에 있어서의 지지 기판(101) 및 단결정층(102)의 온도로서, 본 발명의 실시형태에 따른 복합 기판을 이용하여 제조되는 부품의 사용 온도 범위와 같은 -20℃~80℃를 들 수 있고, 바람직하게는 통상의 장치의 사용 온도 범위인 0℃~60℃를 들 수 있어, 더욱 바람직하게는 접합 프로세스 중의 상온의 온도 범위인 20~30℃를 들 수 있다. 지지 기판(101) 및 단결정층(102)을 압착하여도 좋으며, 이 경우의 압력 범위는 0.01 MPa~1 GPa가 바람직하다. 이상의 공정을 복수의 단결정층(102)에 대해서 실시하면, 도 22에 도시하는 바와 같이, 반도체 결정층 형성 기판(100)을 제조할 수 있다.
이상과 같은 반도체 결정층 형성 기판(100)의 제조 방법에 따르면, 지지 기판(101)과 단결정층(102) 사이를 평활화하면서 또한 활성화하기 때문에, 지지 기판(101)과 단결정층(102)이 강고히 접착되어, 에피택셜 성장법 등의 층 형성 프로세스에 있어서의 승온·강온 등, 열 스트레스를 받더라도 용이하게는 박리되지 않는 반도체 결정층 형성 기판(100)을 제조할 수 있다. 한편, CMP법에 의한 평활화에 의해, 지지 기판(101) 또는 단결정층(102)의 평탄성은 제곱 평균 평방근 거칠기(RRMS)를 0.5 nm 이하로 할 수 있다.
(실시형태 4)
도 23 및 도 24는 실시형태 4의 반도체 결정층 형성 기판의 제조 방법을 공정 순으로 도시한 단면도이다. 실시형태 3에서는, 지지 기판(101)과 단결정층(102)을 직접 접촉시킨 경우를 설명했지만, 도 23에 도시하는 바와 같이, 지지 기판(101) 상에 내열성의 중간층(302)을 형성하고, 도 24에 도시하는 바와 같이, 중간층(302)에 단결정층(102)을 접합시키더라도 좋다. 복수의 단결정층(102)에 관해서 같은 식으로 접합을 실시하면, 도 25에 도시하는 바와 같이, 반도체 결정층 형성 기판(300)을 제조할 수 있다. 즉, 지지 기판(101)의 단결정층(102) 측에 위치하는 표면, 및 단결정층(102)의 지지 기판(101) 측에 위치하는 표면 중에서 선택된 하나 이상의 표면에, 내열성의 중간층(302)을 형성한다. 그리고, 지지 기판(101) 또는 지지 기판(101)에 형성된 중간층(302)의 표면이며 단결정층(102) 또는 단결정층(102)에 형성된 중간층(302)에 접하게 되는 제7 표면(166)과, 단결정층(102) 또는 단결정층(102)에 형성된 중간층(302)의 표면이며 제7 표면(166)과 접하게 되는 제8 표면(168)을 마주보게 하여, 지지 기판(101)과 단결정층(102)을 접합시킬 수 있다. 한편, 실시형태 1에서, 본 실시형태 4의 반도체 결정층 형성 기판(300)을 이용하여도 좋은 것은 물론이다.
중간층(302)에는, 예컨대 ALD법에 의한 산화알루미늄층, CVD법에 의한 산화실리콘층 또는 질화실리콘층을 이용할 수 있다. 본 실시형태 4에서, 중간층(302)을 형성한 후, 접합시키기 전에, 제7 표면(166) 및 제8 표면(168) 중에서 선택된 하나 이상의 표면을 활성화할 수 있다. 또한, 중간층(302)을 형성한 후, 활성화하기 전에, 제7 표면(166) 및 제8 표면(168) 중에서 선택된 하나 이상의 표면을 평활화할 수 있다.
한편, 상기한 실시형태에서는, 단결정층(102)의 평면 형상으로서, 정방형을 나타냈지만, 정방형에 한정되지 않고, 장방형, 그 밖의 다각형, 원형, 타원형 등, 임의의 형상이 가능하다. 단, 지지 기판(101)에 접합된 단결정층(102)의 평면 형상이 코너부(402)를 갖는 경우, 도 26에 도시하는 바와 같이, 지지 기판(101)과 단결정층(102)을 접합시킨 후, 단결정층(102)의 코너부(402)를, 평면 형상에 있어서 둥글게 하는 가공을 행하는 것이 바람직하다. 코너부(402)를 둥글게 함으로써, 코너부(402)로부터의 박리를 적게 할 수 있다. 코너부(402)를 둥글게 하는 가공의 방법으로서, 등방성 에칭, 마스크 형성한 후의 웨트 또는 드라이 에칭을 예시할 수 있다.
(실시형태 5)
도 27 내지 도 30은 실시형태 5의 반도체 결정층 형성 기판의 제조 방법을 공정 순으로 도시한 단면도이다. 도 31은 실시형태 5의 방법으로 제조한 반도체 결정층 형성 기판(500)의 단면도이다. 실시형태 5에서는, 실시형태 3 및 실시형태 4와는 다른 반도체 결정층 형성 기판의 제조 방법을 설명한다.
지지 기판(101) 상에 단결정층(102)을 형성하기 전에, 도 27에 도시하는 바와 같이, 지지 기판(101) 상에 오목부(502)를 형성한다. 오목부(502)는, 예컨대, 지지 기판(101) 상에 포토레지스트 등의 마스크를 형성하고, 이 마스크로 차폐되지 않는 영역의 지지 기판(101)을 드라이 에칭 등에 의해 에칭하여 형성할 수 있다.
그리고, 도 28에 도시하는 바와 같이, 오목부(502)에 단결정층(102)을 형성한다. 오목부(502)에의 단결정층(102)의 형성은, 예컨대 실시형태 3 또는 실시형태 4와 마찬가지로, 단결정층(102)을 지지 기판(101)에 접합시켜 형성한다. 단결정층(102)의 크기를, 미리 오목부(502)에 적합한 크기로 가공해 두면, 접합시의 위치맞춤이 용이하게 되어, 정확하게 접합할 수 있다.
도 29에 도시하는 바와 같이, 모든 오목부(502)에 단결정층(102)을 접합시켜 형성하고, 도 30에 도시하는 바와 같이, 단결정층(102)의 표면을 연마 패드(103)에 의해 연마한다. 이 연마는, 오목부(502)에 형성된 단결정층(102)의 표면과 지지 기판(101)의 표면이 실질적으로 동일한 평면이 되도록 연마한다. 즉, 단결정층(102)의 표면과 지지 기판(101)의 표면이 실질적으로 동일한 평면으로 된 단계에서 연마를 종료한다. 이에 따라, 도 31에 도시하는 바와 같이, 반도체 결정층 형성 기판(500)이 형성된다.
반도체 결정층 형성 기판(500)은, 단결정층(102)의 표면과 지지 기판(101)의 표면이 실질적으로 동일한 평면이 되도록 형성되어 있기 때문에, 반도체 결정층 형성 기판(500)을 에피택셜 성장 등에 이용하여 반도체 결정층(106) 등을 형성하는 경우, 에피택셜 성장에 있어서의 가스 흐름에 혼란이 생기지 않고, 균일한 반도체 결정층(106)을 형성할 수 있다. 또한, 연마에 의해 단결정층(102)을 박화하는 것으로도 되기 때문에, 에피택셜 성장 등에 있어서의 기판 온도의 상승에 의해 단결정층(102)에 휘어짐 등의 스트레스가 발생하더라도, 박리되기 어렵고, 반도체 결정층 형성 기판(500)을 열적으로 안정적이게 할 수 있다.
한편, 도 30에서의 설명에서는, 연마 전의 단결정층(102)의 표면이 지지 기판(101)의 표면에서 돌출되어 있는 경우를 설명했기 때문에, 연마 패드(103)에 의해 연마되는 대상은 단결정층(102)의 표면이었다. 반면, 단결정층(102)이 얇게 형성되고, 단결정층(102)의 표면이 지지 기판(101)의 표면보다 우묵하게 들어가 있더라도 좋다. 이 경우, 연마 패드(103)에 의해 연마되는 대상은 지지 기판(101)의 표면이다.
상기한 실시형태 5에서는, 오목부(502)에 단결정층(102)을 형성하는 예를 설명했지만, 지지 기판(101) 상에 단결정층(102)을 형성하기 전에, 지지 기판(101) 상에 볼록부를 형성하고, 이 볼록부에 단결정층(102)을 형성하여도 좋다. 이 경우, 지지 기판(101) 상에 단결정층(102)을 접합시켜 형성하는 경우에는, 단결정층(102)을 볼록부에 자기 정합시켜 형성할 수 있다.
(실시형태 6)
도 32 내지 도 35는 실시형태 6의 반도체 결정층 형성 기판의 제조 방법을 공정 순으로 도시한 단면도이다. 도 36은 실시형태 6의 방법으로 제조한 반도체 결정층 형성 기판(600)의 단면도이다. 실시형태 6에서는, 실시형태 3 내지 실시형태 5와는 또 다른 반도체 결정층 형성 기판의 제조 방법을 설명한다.
도 32에 도시하는 바와 같이, 지지 기판(101) 상에 절연층(602)을 형성한다. 절연층(602)은 예컨대 자연 산화층이다. 절연층(602)은, 예컨대 ALD법에 의해 형성된 Al2O3, HfO2, ZrO2, La2O3, MOCVD법에 의해 형성된 HfO2, ZrO2, La2O3, SiO2의 층이라도 좋다. 절연층(602)의 두께는, 예컨대 1 nm 내지 15 nm의 범위로 할 수 있다.
도 33에 도시하는 바와 같이, 절연층(602)의 일부를 패터닝에 의해 제거한다. 절연층(602)의 일부의 제거는 지지 기판(101)의 단결정층(102)을 형성하는 영역 또는 형성하지 않는 영역에의 표면 처리의 일례이며, 지지 기판(101) 표면의 친수화 또는 소수화의 일례이다. 절연층(602)의 재료에 의해, 절연층(602)의 유무에 의해 친수화 또는 소수화된 영역으로 할 수 있다. 즉, 지지 기판(101) 표면의 일부 영역을 친수화하고 싶은 경우, 지지 기판(101)보다도 친수성이 높은 절연층(602)을, 그 일부의 영역에 형성한다. 또한, 지지 기판(101) 표면의 일부 영역을 소수화하고 싶은 경우, 지지 기판(101)보다도 소수성이 높은 절연층(602)을, 그 일부의 영역에 형성한다. 본 예에서는, 지지 기판(101)보다도 친수성이 높은 절연층(602)을, 지지 기판(101) 표면의 일부 영역에 형성한다.
이어서 도 34에 도시하는 바와 같이, 절연층(602)의 표면과 단결정층(102)의 표면을 마주보게 하여, 지지 기판(101)과 단결정층(102)을 접합시킨다. 이때, 단결정층(102)은, 칩 소터 등으로 핸들링하여, 거칠게 위치맞춤한다. 이 접합시에, 지지 기판(101)의 표면이 절연층(602)에 의해 친수화되어 있기 때문에, 도 35에 도시하는 바와 같이, 지지 기판(101) 표면의 친수화된 부분 또는 소수화되어 있지 않은 부분과 단결정층(102) 표면과의 사이에 존재하는 물의 표면장력 작용에 의해, 단결정층(102)이 지지 기판(101)에 대하여 자기 정합하여 위치맞춤된다. 이 물은, 절연층(602)의 형성 후에, 지지 기판(101)의 표면에 공급되어도 좋다. 이에 따라, 칩 소터에 의한 거친 위치맞춤이라도, 정확하게 위치맞춤할 수 있어, 위치의 틀어짐에서 기인한 결정 방위의 차이 등, 전자 디바이스의 성능 저하로 이어질 가능성이 있는 위치 변동을 저감할 수 있다.
도 36에 도시하는 바와 같이, 지지 기판(101) 상에 필요한 단결정층(102)을 전부 배치한다. 한편, 복수 개의 단결정층(102)은, 개개로 픽업하여 배치하여도 좋고, 복수 개를 동시에 핸들링하여도 좋다. 이상과 같이 하여 반도체 결정층 형성 기판(600)이 형성된다. 즉, 지지 기판(101) 상에 단결정층(102)을 형성하기 전에, 지지 기판(101)의 단결정층(102)을 형성하는 영역 또는 형성하지 않는 영역 중 어느 한쪽에 표면 처리를 실시한다. 그리고, 단결정층(102)을 형성하는 단계에서, 단결정층(102)을, 표면 처리를 실시한 영역 또는 실시하지 않은 영역 중 어느 한쪽에 자기 정합시켜 형성한다.
이상과 같이 하여 형성한 반도체 결정층 형성 기판(600)은, 단결정층(102)이 지지 기판(101)에 대하여 자기 정합하여 형성되기 때문에, 단결정층(102)이 지지 기판(101) 상에 정확히 위치맞춤되어 형성된다. 단결정층(102)의 위치 틀어짐에서 기인한 결정 방위의 차이 등이 있으면, 반도체 결정층 형성 기판(600)을 이용하여 형성된 반도체 결정층(106)에도 결정 방위의 차이 등이 발생하여, 전자 디바이스의 성능 저하로 이어질 가능성이 있다. 그러나, 반도체 결정층 형성 기판(600)의 경우, 그와 같은 문제점은 억제된다.
한편, 지지 기판(101) 상에 단결정층(102)을 형성한 후, 단결정층(102)을 박화하여도 좋다. 단결정층(102)을 박화함으로써, 지지 기판(101) 및 단결정층(102)이 열 스트레스를 받더라도 박리 등이 발생하기 어렵게 된다. 또한, 단일의 지지 기판(101) 상에 복수의 단결정층(102)이 형성되고, 그 복수의 단결정층(102)을 박화할 때, 지지 기판(101) 상의 모든 단결정층(102)의 표면을 동시에 연마함으로써 단결정층(102)을 박화하는 것이 바람직하다. 모든 단결정층(102)의 표면을 동시에 연마함으로써, 각각의 단결정층(102)의 표면을 실질적으로 동일한 평면으로 할 수 있다.
(실시형태 7)
도 37 및 도 38은 실시형태 7의 반도체 결정층 형성 기판의 제조 방법을 공정 순으로 도시한 단면도이다. 도 39는 실시형태 7의 방법으로 제조한 반도체 결정층 형성 기판(700)의 단면도이다. 실시형태 7에서는, 도 22에 도시한 반도체 결정층 형성 기판(100)과 같이, 단일의 지지 기판(101) 상에 복수의 단결정층(102)이 형성되어, 인접한 2개의 단결정층(102)과 지지 기판(101)으로 홈이 구성되는 경우의 형태를 나타낸다.
도 22에 도시하는 반도체 결정층 형성 기판(100)을 형성한 후, 도 37에 도시하는 바와 같이, 충전층(702)을 형성하고, 인접한 2개의 단결정층(102)과 지지 기판(101)으로 구성되는 홈을 충전층(702)으로 메운다. 충전층(702)으로서, 스텝 커버리지(홈을 매립하는 특성)가 우수한 절연층, 예컨대, TEOS(테트라에톡시실란) 또는 TMOS(테트라메톡시실란)을 원료 가스로 하는 CVD법에 의해 형성된 산화실리콘층, SOG(스핀 온 글라스) 등을 예시할 수 있다. 본 예에서는, 단결정층(102)의 표면도 충전층(702)으로 덮여 있다.
도 38에 도시하는 바와 같이, 충전층(702)을 연마 패드(103)로 연마한다. 한편, 도 39에 도시하는 바와 같이, 단결정층(102)의 표면과 충전층(702)의 표면이 실질적으로 동일한 평면이 되도록 충전층(702)을 연마한다. 이와 같이 하여 반도체 결정층 형성 기판(700)이 형성된다.
반도체 결정층 형성 기판(700)은, 단결정층(102)의 표면과 충전층(702)의 표면이 실질적으로 동일한 평면이 되도록 형성되어 있다. 이 때문에, 반도체 결정층 형성 기판(700)을 에피택셜 성장 등에 이용하여 반도체 결정층(106) 등을 형성하는 경우, 에피택셜 성장에 있어서의 가스 흐름에 혼란이 생기지 않고, 균일한 반도체 결정층(106)을 형성할 수 있다.
한편, 상기한 각 실시형태에서, 도 40에 도시하는 바와 같이, 단결정층(102)이 형성되어 있지 않은, 예컨대 단결정층(102) 사이의 홈 부분에, 반도체 결정층(106)의 성장을 저해하는 성장 저해층(802)을 형성하여도 좋다. 실시형태 7에서는, 성장 저해층(802)은 충전층(702) 대신에 형성되어도 좋다. 성장 저해층(802)에 의해, 원하는 부분에만 반도체 결정층(106)을 형성할 수 있게 된다. 한편, 성장 저해층(802)을 형성하여도 좋은 영역은, 지지 기판(101) 상에 형성된 단결정층(102)의 측면, 측면 위에 형성된 층의 표면(즉, 단결정층(102)의 측면에 대하여 지지 기판(101)의 표면과 평행한 방향으로 연장되어 형성된 층의, 노출되어 있는 면), 단결정층(102)이 형성되어 있지 않은 비형성 영역에 있어서의 지지 기판(101)의 표면 및 비형성 영역에 있어서 지지 기판(101) 상에 형성된 층의 표면이다. 성장 저해층(802)은 단결정층(102)의 형성 전에 형성되어도 좋고, 단결정층(102)의 형성 후에 형성되어도 좋다.
상기한 각 실시형태에서, 지지 기판(101) 상에 단결정층(102)을 형성한 후, 단결정층(102) 상에 버퍼층을 형성하여도 좋다. 버퍼층을 형성함으로써, 반도체 결정층(106)의 형성을 용이하게 할 수 있는 경우가 있다. 버퍼층은, 예컨대 단결정층(102) 및 반도체 결정층(106) 사이의 격자 상수를 갖는 층이다.
상기한 각 실시형태에서, 도 41에 도시하는 바와 같이, 지지 기판(101) 상에 단결정층(102)을 형성한 후, 단결정층(102)을 덮는 보호층(902)을, 단결정층(102)이 형성된 지지 기판(101)면의 전면(全面)에 걸쳐 형성한다. 그리고, 도 42에 도시하는 바와 같이, 단결정층(102) 또는 단결정층(102) 상에 형성된 층(예컨대 버퍼층)의 표면이 노출되도록 보호층(902)의 일부를 제거한다. 보호층(902)은, 버퍼층 등의 단결정층(102) 상의 층을 형성한 후에, 지지 기판(101)의 전면을 덮도록 형성하여도 좋다. 보호층(902)의 제거에는, 포토리소그래피와 에칭을 이용한 방법 또는 연마를 이용할 수 있다.
접합시키기 전의 단결정층(102)을 벽개로 형성하는 경우에는, 벽개부에 발생하는 버어(burr)의 제거, 벽개시에 발생하는 가루의 제거, 액 속에서의 벽개, 벽개 전에 레지스트 등에 의한 보호 등에 의해, 분진의 부착을 방지할 수 있다. 분진의 부착에 의해 접착성이 저하될 우려가 있기 때문에, 이들 대책에 의해서 접착성을 높이는 것을 기대할 수 있다.
(실시형태 8)
도 43은 반도체 결정층 형성 기판(1000)의 평면도이다. 도 44는 반도체 결정층 형성 기판(1000)의 단면도이다. 도 44는 도 43의 B-B선에 있어서의 단면을 도시한다. 본 실시형태 8에서는, 지지 기판(101) 상의 단결정층(102)의 평면 형상이, 도 7 등에서 도시한 분할체(108)의 평면 형상과 일치하는 경우를 설명한다. 즉, 본 예에서의 각각의 단결정층(102)은 복수의 분할체(108)로 분할되지 않는다.
본 실시형태 8의 반도체 결정층 형성 기판(1000)은 지지 기판(101) 및 단결정층(102)을 갖는다. 반도체 결정층 형성 기판(1000)의 지지 기판(101) 및 단결정층(102)은, 이하에 설명하는 점을 제외하고 상기한 각 실시형태와 마찬가지다. 단, 반도체 결정층 형성 기판(1000)의 단결정층(102)의 평면 형상은 100 ㎛~5 mm 폭의 선(단결정층)과 1 ㎛~20 mm 폭의 홈을 교대로 빈틈없이 형성한 LS 패턴이다. 소위 라인의 길이는 5 cm~50 cm로 할 수 있다. 라인의 길이는 도 43에 도시하는 바와 같이, 지지 기판(101)의 면적(또는 구경)으로 제한되는 최대의 길이(지지 기판(101)의 단부면에서부터 단부면까지의 길이)로 할 수도 있다.
반도체 결정층 형성 기판(1000)은 다음과 같이 하여 제조할 수 있다. 즉, 반도체 결정층의 성장용 기판의 전면에, 희생층과 단결정층(102)으로 되는 결정층을, 예컨대 에피택셜 성장법을 이용하여 순차 형성한다. 성장용 기판의 전면에 형성한 결정층을 에칭하여, 희생층 또는 성장용 기판의 일부를 노출시킨다. 이에 따라, 결정층을 복수의 분할체로 분할한다. 성장용 기판에 형성된 결정층의 분할체는 후에 지지 기판(101)에 전사되어 단결정층(102)으로 된다.
결정층의 분할체의 형성 방법은 다음과 같다. 분할체의 크기 및 홈의 폭을 갖는 마스크 패턴을 이용하고, 포지티브형 레지스트를 이용하여 결정층 위에 레지스트 마스크를 형성한다. 이 레지스트 마스크를 마스크로 하여, 결정층을 에칭하여, 결정층의 분할체를 형성한다. 이 에칭에서는, 성장용 기판에 이를 때까지 에칭하는 것이 바람직하다. 즉, 이 에칭에 의해, 희생층을 관통하여 성장용 기판이 노출되는 것이 바람직하다.
결정층의 분할체가 형성된 성장용 기판과, 전사처의 지지 기판(101)의 표면을, 이온빔을 이용하여 활성화함으로써, 접착성을 강화한다. 그 후, 결정층의 분할체를 갖는 성장용 기판 및 지지 기판(101)의 표면을 마주보게 하여 접합시켜, 접합 기판을 얻는다. 접합시에는, 필요에 따라서 성장용 기판 및 지지 기판(101)을 압착한다. 이 접합에 의해, 인접한 분할체 사이에 형성되어 있는 홈의 내벽과, 지지 기판(101)에 의해서 공동이 형성된다.
상기한 접합에 의해 형성된 공동에 에칭제를 도입하여, 성장용 기판의 희생층을 에칭함으로써, 결정층의 분할체(단결정층(102))를 지지 기판(101)에 남긴 상태에서, 지지 기판(101)과 성장용 기판을 분리한다. 이와 같이 하여 지지 기판(101) 상에 단결정층(102)을 갖는 반도체 결정층 형성 기판(1000)을 제조할 수 있다.
도 45~도 48은 반도체 결정층 형성 기판(1000)을 이용한 복합 기판의 제조 방법을 공정 순으로 도시한 단면도이다. 상기한 것과 같이 형성한 반도체 결정층 형성 기판(1000)의 전면에, 도 45에 도시하는 바와 같이, 희생층(104) 및 반도체 결정층(106)을, 예컨대 에피택셜 성장법에 의해 순차 형성한다.
희생층(104)과 반도체 결정층(106)을 형성한 반도체 결정층 형성 기판(1000)에 대하여, 희생층(104)의 일부가 노출되도록 반도체 결정층(106)을 에칭한다. 본 예에서는, 도 46에 도시하는 바와 같이, 단결정층(102)의 LS 패턴과 같은 LS 패턴으로, 반도체 결정층(106)을 에칭한다. 이에 따라, 반도체 결정층(106)이 복수의 분할체(108)로 분할되고, 인접한 분할체(108)와의 사이에는 홈이 형성된다.
분할체(108)는 다음과 같이 형성할 수 있다. 단결정층(102)과 동일한 선 폭 및 홈 폭의 LS 패턴의 포지티브형 레지스트 마스크를 단결정층(102)의 패턴에 맞춰 반도체 결정층(106) 상에 형성한다. 이어서, 이 포지티브형 레지스트 마스크를 마스크로 하여, 반도체 결정층(106) 및 희생층(104)을 에칭한다. 이 에칭에서는, 지지 기판(101)에 이를 때까지 에칭하는 것이 바람직하다.
반도체 결정층(106)을 갖는 반도체 결정층 형성 기판(1000)과 전사처 기판(120)의 표면을, 이온빔을 이용하여 활성화함으로써 접착성을 강화한다. 이어서, 반도체 결정층(106)의 표면과 전사처 기판(120)의 표면을 마주보게 하여 접합시켜, 도 47에 도시하는 바와 같이, 접합 기판을 얻는다. 접합시에는, 필요에 따라서 압착한다. 이 접합에 의해, 인접한 분할체(108) 사이의 홈과, 전사처 기판(120)의 표면에 의해서 공동이 형성된다.
도 48에 도시하는 바와 같이, 공동에 에칭제를 도입함으로써 희생층(104)을 에칭한다. 희생층(104)을 에칭에 의해 제거함으로써, 반도체 결정층(106)을 전사처 기판(120)에 남긴 상태에서, 전사처 기판(120)과 반도체 결정층 형성 기판(1000)을 분리할 수 있다. 희생층(104)의 에칭은, 접합 기판의 측면을, 에칭액(제)에 침지시켜, 공동 내에 모세관 현상에 의해 에칭액을 공급하고, 정치시킴으로써 실행할 수 있다. 이에 따라 희생층(104)의 에칭이 진행되고, 전사처 기판(120)과 반도체 결정층 형성 기판(1000)이 분리되어, 전사처 기판(120) 상에 반도체 결정층(106)을 갖는 복합 기판을 얻을 수 있다. 한편, 반도체 결정층 형성 기판(1000)은 재이용된다.
상기한 실시형태 5~8에서, 실시형태 3의 평활화 및 활성화를 적용하여도 좋고, 실시형태 4의 중간층(302)을 적용하여도 좋다. 또한, 도 26에 도시하는 코너부(402)를 적용하여도 좋다.
상기한 실시형태에서, 전사처 기판(120) 혹은 제2 전사처 기판(150)에는, 반도체 소자 등으로 구성된 전자 회로가 형성되어 있어도 좋다. 전자 회로가 형성된 기판의 표면 전체에 절연층을 형성한 후, 전사처 기판(120) 혹은 제2 전사처 기판(150)은 평탄화되어 있어도 좋다. 전사처 기판(120) 혹은 제2 전사처 기판(150)의 전자 회로가 형성된 영역과는 별도의 영역에 반도체 결정층(106)을 접합시키더라도 좋고, 전자 회로가 형성된 영역에 거듭 반도체 결정층(106)을 접합시키더라도 좋다.
(실시예 1)
실시형태 8에서 설명한 반도체 결정층 형성 기판(1000)의 제조 방법을 구체적으로 설명한다. 반도체 결정층 형성 기판(1000)의 단결정층(102)으로 되는 반도체 결정층의 성장용 기판으로서 4 인치 GaAs 기판을 이용했다. 반도체 결정층 형성 기판(1000)의 지지 기판(101)으로서 4 인치 Si 기판을 이용하고, 단결정층(102)이 되는 반도체 결정층으로서 GaAs 결정층을 이용했다.
성장용 기판인 4 인치 GaAs 기판의 전면에, 희생층으로 되는 AlAs 결정층 및 단결정층(102)으로 되는 GaAs 결정층을, 저압 MOCVD법에 의한 에피택셜 결정 성장법을 이용하여 순차 형성했다. AlAs 결정층 및 GaAs 결정층의 두께는 각각 7 nm 및 1.0 ㎛로 했다.
300/200 ㎛ LS 패턴의 포지티브형 레지스트막을 GaAs 결정층 상에 형성하고, 이 레지스트막을 마스크로 하여, AlAs 결정층 및 GaAs 결정층을 4 인치 GaAs 기판에 이를 때까지 에칭했다. 이 에칭에 의해 GaAs 결정층을 복수의 분할체로 분할했다. GaAs 결정층에 대한 에칭제로서 인산계 에칭제를 이용했다.
4 인치 GaAs 기판의 GaAs 결정층 표면과 지지 기판(101)인 4 인치 Si 기판의 표면에 진공 속에서 아르곤 이온빔을 조사하여, 그 표면을 활성화했다. 그 후, 진공 속에서 GaAs 결정층의 표면과 4 인치 Si 기판의 표면을 마주보게 하여, 4 인치 GaAs 기판과 4 인치 Si 기판을 접합시켰다. 접합시에, 100000 N의 하중(압력: 12.3 MPa)을 가하여 양 기판을 압착했다. 압착은 상온에서 행했다.
GaAs 결정층의 인접한 분할체 사이의 홈에 의한 공동에 에칭액을 도입하고, 희생층인 AlAs 결정층을 에칭에 의해 제거하여, 4 인치 Si 기판 상에 GaAs 결정층을 남긴 상태에서 4 인치 GaAs 기판과 4 인치 Si 기판을 분리했다. AlAs 결정층의 에칭은, 접합 기판의 측면을, 23℃, HCl 농도가 10 질량%인 에칭액(10% 염화수소 수용액)에 침지시키고, 공동 내에 모세관 현상에 의해 에칭액을 공급하여, 정치시킴으로써 실행했다. 이상과 같이 하여, 4 인치 Si 기판 상에, 두께 1.0 ㎛, 300/200 ㎛ LS 패턴의 GaAs 결정층을 갖는 반도체 결정층 형성 기판을 얻을 수 있었다.
(실시예 2)
실시예 1에서 얻어진 반도체 결정층 형성 기판(1000)을 이용하여, 실시형태 8에서 설명한 방법에 의해 복합 기판을 제조했다. 희생층(104)으로서 두께 7 nm의 AlAs 결정층을 이용하고, 반도체 결정층(106)으로서 두께 100 nm의 GaAs 결정층을 이용했다. 전사처 기판(120)으로서 4 인치 Si 기판을 이용했다.
반도체 결정층 형성 기판(1000)의 전면에, 두께 7 nm의 AlAs 결정층 및 두께 100 nm의 GaAs 결정층을, 저압 MOCVD법에 의한 에피택셜 결정 성장법을 이용하여, 순차 형성했다. 단결정층(102)인 GaAs 결정층의 300/200 ㎛ LS 패턴에 맞춰, 300/200 ㎛ LS 패턴의 포지티브형 레지스트막을 두께 100 nm의 GaAs 결정층 상에 형성하고, 이 포지티브형 레지스트막을 마스크로 하여, GaAs 결정층 및 AlAs 결정층을 지지 기판(101)인 Si 기판에 이를 때까지 에칭했다. GaAs 결정층의 에칭에는 인산계 에칭제를 이용했다.
반도체 결정층(106)인 GaAs 결정층의 표면과 전사처 기판(120)인 4 인치 Si 기판의 표면에 진공 속에서 아르곤 이온빔을 조사하여, 그 표면을 활성화했다. 그 후, 진공 속에서 GaAs 결정층의 표면과 4 인치 Si 기판의 표면을 마주보게 하여, 반도체 결정층 형성 기판(1000)과 4 인치 Si 기판을 접합시켰다. 접합시에, 100000 N의 하중(압력: 12.3 MPa)을 가하여 양 기판을 압착했다. 압착은 상온에서 행했다.
반도체 결정층(106)(분할체(108)) 사이의 홈에 의한 공동에 에칭액을 도입하여, 희생층(104)인 AlAs 결정층을 에칭에 의해 제거하고, 4 인치 Si 기판 상에 반도체 결정층(106)인 GaAs 결정층을 남긴 상태에서 반도체 결정층 형성 기판(1000)과 4 인치 Si 기판을 분리했다. 이상과 같이 하여, 전사처 기판(120)인 4 인치 Si 기판 상에, 두께 100 nm, 300/200 ㎛ LS 패턴의 GaAs 결정층을 갖는 복합 기판을 얻을 수 있었다. 여기서 얻어진 반도체 결정층 형성 기판을 성장용 기판으로서 이용하여, 전술한 공정을 복수의 전사처 기판(120)에 대하여 반복함으로써, 4 인치 Si 기판 상에, 두께 100 nm, 300/200 ㎛ LS 패턴의 GaAs 결정층을 갖는 복합 기판을 반복하여 얻었다.
(실시예 3)
지지 기판(101)으로서 12 인치 Si 기판을 이용한 것 이외에는 실시예 1과 같은 식으로 반도체 결정층 형성 기판을 형성했다. 지지 기판(101)으로서 12 인치 Si 기판을 이용한 경우도 실시예 1과 마찬가지로, 12 인치 Si 기판 상에, 두께 1.0 ㎛, 300/200 ㎛ LS 패턴의 GaAs 결정층을 갖는 반도체 결정층 형성 기판을 얻을 수 있었다.
(실시예 4)
반도체 결정층 형성 기판(1000)으로서 실시예 3에서 얻어진 반도체 결정층 형성 기판을 이용하고, 전사처 기판(120)으로서 12 인치 Si 기판을 이용한 것 이외에는 실시예 2와 같은 식으로 복합 기판을 형성한다. 단, 접합시의 하중은 100000 N(압력: 1.37 MPa)으로 한다. 전사처 기판(120)으로서 12 인치 Si 기판을 이용한 경우도, 실시예 2와 마찬가지로, 12 인치 Si 기판 상에, 두께 100 nm, 300/200 ㎛ LS 패턴의 GaAs 결정층을 갖는 복합 기판을 얻을 수 있다.
(실시예 5)
반도체 결정층(106)으로서 두께 100 nm의 GaAs 결정층 대신에 두께 1 ㎛의 Ge 결정층을 이용하는 것 이외에는, 실시예 2와 같은 방법으로 복합 기판을 제조했다. 이에 따라, 실시예 1에서 얻어진 반도체 결정층 형성 기판(1000)을 이용하여, 실시예 2와 같은 방법으로, 전사처 기판(120)인 4 인치 Si 기판 상에, 두께 1 ㎛, 300/200 ㎛ LS 패턴의 Ge 결정층을 갖는 복합 기판을 얻을 수 있었다.
여기서 얻어진 반도체 결정층 형성 기판을 성장용 기판으로서 이용하여, 전술한 공정을 복수의 전사처 기판(120)에 대하여 반복함으로써, 4 인치 Si 기판 상에, 두께 1 ㎛, 300/200 ㎛ LS 패턴의 Ge 결정층을 갖는 복합 기판을 반복하여 얻었다.
(실시예 6)
반도체 결정층 형성 기판(1000)의 제조 방법을 구체적으로 설명한다. 반도체 결정층 형성 기판(1000)의 단결정층(102)으로 되는 반도체 결정층의 성장용 기판으로서, 4 인치 GaAs 기판을 이용했다. 반도체 결정층 형성 기판(1000)의 지지 기판(101)으로서 4 인치 Si 기판을 이용하고, 단결정층(102)으로 되는 반도체 결정층으로서 GaAs 결정층을 이용했다.
4 인치 GaAs 기판의 표면을 레지스트로 보호한 후, 한 변이 2 cm인 정방형의 판형으로 벽개하여, 평면 형상이 2 cm×2 cm인 샘플을 4개 얻었다. 표면의 레지스트를 아세톤으로 제거한 후, 2 cm×2 cm의 GaAs 기판 표면과 지지 기판(101)인 4 인치 Si 기판의 표면에 진공 속에서 아르곤 이온빔을 조사하여, 그 표면을 활성화했다. 그 후, 진공 속에서 GaAs 결정층의 표면과 4 인치 Si 기판의 표면을 마주보게 하여, 2 cm×2 cm의 GaAs 기판 4장과 4 인치 Si 기판을 접합시켰다. 접합시에, 3000 N의 하중(압력: 1.88 MPa)을 가하여 양 기판을 압착했다. 압착은 상온에서 행했다. 4 인치 Si 기판 상에, 2 cm×2 cm의 GaAs 기판을 4개 갖는 반도체 결정층 형성 기판을 얻을 수 있었다. 또한 이 반도체 결정층 형성 기판의 GaAs 기판 표면을 CMP 처리했다.
(실시예 7)
실시예 6에서 얻어진 반도체 결정층 형성 기판(1000)을 이용하여, 실시예 2와 같은 방법으로 복합 기판을 제조했다. 이에 따라, 전사처 기판(120)인 4 인치 Si 기판 상에, 두께 100 nm, 300/200 ㎛ LS 패턴의 GaAs 결정층을 갖는 복합 기판을 얻을 수 있었다. 여기서 얻어지는 반도체 결정층 형성 기판을 성장용 기판으로서 이용하여, 전술한 공정을 복수의 전사처 기판(120)에 대하여 반복함으로써, 4 인치 Si 기판 상에, 두께 100 nm, 300/200 ㎛ LS 패턴의 GaAs 결정층을 갖는 복합 기판을 반복하여 얻었다.
한편 본 명세서에서, 층 또는 기판 등의 제1 요소 「위」에 제2 요소가 있다고 하는 경우는, 제2 요소가 제1 요소 위에 직접적으로 배치되는 경우뿐만 아니라, 제2 요소 및 제1 요소 사이에 그 밖의 요소가 개재하여, 제2 요소가 제1 요소 위에 간접적으로 배치되는 경우도 포함할 수 있다. 제1 요소 「위」에 제2 요소를 형성하는 경우도, 상기와 마찬가지로, 제1 요소 위에 직접적 또는 간접적으로 제2 요소를 형성하는 경우를 포함할 수 있다. 또한, 「위」, 「아래」 등의 방향을 가리키는 어구는 반도체 기판, 복합 기판 및 디바이스에 있어서의 상대적인 방향을 나타내고, 지면 등의 외부의 기준면에 대한 절대적인 방향을 나타내지 않아도 된다.
100: 반도체 결정층 형성 기판, 101: 지지 기판, 102: 단결정층, 103: 연마패드, 104: 희생층, 106: 반도체 결정층, 107: 절연층, 108: 분할체, 110: 홈, 112: 제1 표면, 120: 전사처 기판, 122: 제2 표면, 124: 제3 표면, 130: 이온빔 생성기, 140: 공동, 142: 에칭액, 150: 제2 전사처 기판, 152: 제4 표면, 162: 제5 표면, 164: 제6 표면, 166: 제7 표면, 168: 제8 표면, 200: 복합 기판, 300: 반도체 결정층 형성 기판, 302: 중간층, 400: 반도체 결정층 형성 기판, 402: 코너부, 500: 반도체 결정층 형성 기판, 502: 오목부, 600: 반도체 결정층 형성 기판, 602: 절연층, 700: 반도체 결정층 형성 기판, 702: 충전층, 800: 반도체 결정층 형성 기판, 802: 성장 저해층, 900: 반도체 결정층 형성 기판, 902: 보호층, 1000: 반도체 결정층 형성 기판.

Claims (21)

  1. 지지 기판과, 상기 지지 기판의 표면 또는 이면 중 한쪽의 면에 직접 또는 중간층을 통해 지지된 단결정층을 갖는 반도체 결정층 형성 기판을 이용한, 복합 기판의 제조 방법에 있어서,
    (a) 상기 반도체 결정층 형성 기판의 상기 단결정층 위에, 희생층 및 반도체 결정층을, 상기 단결정층, 상기 희생층, 상기 반도체 결정층의 순으로 형성하는 단계와,
    (b) 상기 반도체 결정층 형성 기판에 형성된 층의 표면인 제1 표면과, 전사처 기판 또는 상기 전사처 기판에 형성된 층의 표면이며 상기 제1 표면에 접하게 되는 제2 표면을 마주보게 하여, 상기 반도체 결정층 형성 기판과 상기 전사처 기판을 접합시키는 단계와,
    (c) 상기 희생층을 에칭하여, 상기 전사처 기판에 상기 반도체 결정층을 남긴 상태에서 상기 반도체 결정층 형성 기판과 상기 전사처 기판을 분리하는 단계
    를 포함하고,
    상기 (c) 단계에서 분리된 상기 반도체 결정층 형성 기판을 이용하여, 상기 (a)부터 상기 (c)의 각 단계를 반복하는, 상기 전사처 기판 위에 상기 반도체 결정층을 갖는 복합 기판의 제조 방법.
  2. 제1항에 있어서, 상기 (a) 단계 전에, 상기 반도체 결정층 형성 기판의 상기 단결정층의 표면을 평활화하는 단계를 더 포함하는 복합 기판의 제조 방법.
  3. 제1항에 있어서, 상기 (a) 단계 후, 상기 (b) 단계 전에, 상기 희생층의 일부가 노출되도록 상기 반도체 결정층을 에칭하여, 상기 반도체 결정층을 복수의 분할체로 분할하는 단계를 더 포함하는 복합 기판의 제조 방법.
  4. 제1항에 있어서, 상기 (a) 단계 후, 상기 (b) 단계 전에, 상기 제1 표면 및 상기 제2 표면 중에서 선택된 하나 이상의 표면을 활성화하는 단계를 더 포함하는 복합 기판의 제조 방법.
  5. 제1항에 있어서, 상기 (a) 단계 후, 상기 (b) 단계 전에, 상기 반도체 결정층 위에 절연층을 형성하는 단계를 더 포함하는 복합 기판의 제조 방법.
  6. 제1항에 있어서, 상기 (b) 단계 전에, 상기 전사처 기판 또는 상기 전사처 기판에 형성된 층의 표면이며 상기 반도체 결정층 형성 기판 측에 위치하는 표면에 절연층을 형성하는 단계를 더 포함하는 복합 기판의 제조 방법.
  7. 제1항에 있어서, 상기 전사처 기판은, 직경 200 mm의 원 또는 그보다 면적이 큰 임의의 평면 형상을 갖는 것인 복합 기판의 제조 방법.
  8. 제1항에 있어서, 상기 (b) 단계 전에, 상기 전사처 기판 또는 상기 전사처 기판에 형성된 층의 표면이며 상기 반도체 결정층 형성 기판 측에 위치하는 표면에 접착층을 형성하는 단계와,
    상기 (c) 단계 후, 상기 전사처 기판 상의 상기 반도체 결정층의 표면 또는 상기 반도체 결정층 위에 형성된 층의 표면인 제3 표면과, 제2 전사처 기판 또는 상기 제2 전사처 기판에 형성된 층의 표면이며 상기 제3 표면에 접하게 되는 제4 표면을 마주보게 하여, 상기 전사처 기판과 상기 제2 전사처 기판을 접합시키는 단계와,
    상기 전사처 기판의 상기 접착층을 제거하고, 상기 제2 전사처 기판에 상기 반도체 결정층을 남긴 상태에서 상기 전사처 기판과 상기 제2 전사처 기판을 분리하는 단계를 더 포함하는 복합 기판의 제조 방법.
  9. 제1항에 기재한 복합 기판의 제조 방법에서 이용하는 반도체 결정층 형성 기판의 제조 방법에 있어서,
    상기 지지 기판의 상기 단결정층과 접하게 되는 제5 표면, 및 상기 단결정층의 상기 지지 기판과 접하게 되는 제6 표면 중에서 선택된 하나 이상의 표면을 평활화하는 단계와,
    상기 제5 표면 및 상기 제6 표면 중에서 선택된 하나 이상의 표면을 활성화하는 단계와,
    상기 제5 표면과 상기 제6 표면을 마주보게 하여, 상기 지지 기판과 상기 단결정층을 접합시킴으로써 상기 지지 기판 상에 상기 단결정층을 형성하는 접합시키는 단계
    를 포함하는 반도체 결정층 형성 기판의 제조 방법.
  10. 제1항에 기재한 복합 기판의 제조 방법에서 이용하는 반도체 결정층 형성 기판의 제조 방법에 있어서,
    상기 지지 기판의 상기 단결정층 측에 위치하는 표면, 및 상기 단결정층의 상기 지지 기판 측에 위치하는 표면 중에서 선택된 하나 이상의 표면에, 내열성의 중간층을 형성하는 단계와,
    상기 지지 기판, 또는 상기 지지 기판에 형성된 상기 중간층의 표면인 제7 표면과, 상기 단결정층 또는 상기 단결정층에 형성된 상기 중간층의 표면이며 상기 제7 표면과 접하게 되는 제8 표면을 마주보게 하여, 상기 지지 기판과 상기 단결정층을 접합시킴으로써 상기 지지 기판 상에 상기 단결정층을 형성하는 접합시키는 단계
    를 포함하는 반도체 결정층 형성 기판의 제조 방법.
  11. 제10항에 있어서, 상기 중간층을 형성하는 단계 후, 상기 접합시키는 단계 전에, 상기 제7 표면 및 상기 제8 표면 중에서 선택된 하나 이상의 표면을 활성화하는 단계를 더 포함하는 반도체 결정층 형성 기판의 제조 방법.
  12. 제11항에 있어서, 상기 중간층을 형성하는 단계 후, 상기 활성화하는 단계 전에, 상기 제7 표면 및 상기 제8 표면 중에서 선택된 하나 이상의 표면을 평활화하는 단계를 더 포함하는 반도체 결정층 형성 기판의 제조 방법.
  13. 제9항에 있어서, 상기 접합시키는 단계에서, 상기 지지 기판 및 상기 단결정층을 100~200℃로 가열하는 것인 반도체 결정층 형성 기판의 제조 방법.
  14. 제9항에 있어서, 상기 지지 기판은, 직경 200 mm의 원, 또는 그보다 면적이 큰 임의의 평면 형상을 갖는 것인 반도체 결정층 형성 기판의 제조 방법.
  15. 제9항에 있어서, 상기 지지 기판에 접합된 상기 단결정층의 평면 형상이 코너부를 가지며,
    상기 지지 기판과 상기 단결정층을 접합시키는 단계 후, 상기 단결정층의 상기 코너부를 둥글게 하는 가공을 실시하는 단계를 더 포함하는 반도체 결정층 형성 기판의 제조 방법.
  16. 제1항에 기재한 복합 기판의 제조 방법에서 이용하는 반도체 결정층 형성 기판의 제조 방법에 있어서,
    상기 지지 기판 위에, 에피택셜 결정 성장법을 이용하여 단결정 성장층을 형성하는 단계와,
    상기 단결정 성장층을 패터닝함으로써 상기 지지 기판 상에 상기 단결정층을 형성하는 단계
    를 포함하는 반도체 결정층 형성 기판의 제조 방법.
  17. 제9항에 있어서, 상기 지지 기판 상에 상기 단결정층을 형성하기 전에, 상기 지지 기판 상에 오목부를 형성하는 단계를 더 포함하고,
    상기 단결정층을 형성하는 단계에서, 상기 단결정층을 상기 오목부에 형성하는 것인 반도체 결정층 형성 기판의 제조 방법.
  18. 제17항에 있어서, 상기 오목부에 형성된 상기 단결정층의 표면과 상기 지지 기판의 표면이 실질적으로 동일한 평면이 되도록, 상기 단결정층 또는 상기 지지 기판을 연마하는 단계를 더 포함하는 반도체 결정층 형성 기판의 제조 방법.
  19. 제9항에 있어서, 상기 지지 기판 상에 상기 단결정층을 형성하기 전에, 상기 지지 기판의 상기 단결정층을 형성하는 영역 또는 형성하지 않는 영역 중 어느 한쪽의 영역에 표면 처리를 실시하는 단계를 더 포함하고,
    상기 단결정층을 형성하는 단계에서, 상기 단결정층을, 상기 표면 처리를 실시한 영역 또는 실시하지 않은 영역 중 어느 한쪽의 영역에 자기 정합시켜 형성하는 것인 반도체 결정층 형성 기판의 제조 방법.
  20. 제9항에 있어서, 단일의 상기 지지 기판의 면 내에 복수의 상기 단결정층이 형성되고, 인접한 2개의 상기 단결정층과 상기 지지 기판으로 홈이 구성되며, 상기 홈을 메우는 충전층을 형성하는 단계를 더 포함하는 반도체 결정층 형성 기판의 제조 방법.
  21. 제20항에 있어서, 상기 단결정층의 표면과 상기 충전층의 표면이 실질적으로 동일한 평면이 되도록, 상기 단결정층 또는 상기 충전층을 연마하는 단계를 더 포함하는 반도체 결정층 형성 기판의 제조 방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014126041A1 (ja) * 2013-02-15 2014-08-21 株式会社ニコン 薄膜の転写方法、薄膜トランジスタの製造方法、液晶表示装置の画素電極形成方法
JP6117134B2 (ja) * 2014-03-13 2017-04-19 信越化学工業株式会社 複合基板の製造方法
KR101743017B1 (ko) 2015-05-19 2017-06-05 한국과학기술연구원 고속 에피택셜 리프트오프와 iii-v족 직접 성장용 템플릿을 이용한 반도체 소자의 제조 방법 및 이에 의해 제조된 반도체 소자
US9881956B2 (en) * 2016-05-06 2018-01-30 International Business Machines Corporation Heterogeneous integration using wafer-to-wafer stacking with die size adjustment
CN109328393B (zh) * 2018-09-26 2020-03-27 长江存储科技有限责任公司 3d nand存储器中存储沟道层的阶梯覆盖改进
JP2021027301A (ja) * 2019-08-08 2021-02-22 信越半導体株式会社 半導体基板の仮接合方法
US10910272B1 (en) * 2019-10-22 2021-02-02 Sandisk Technologies Llc Reusable support substrate for formation and transfer of semiconductor devices and methods of using the same
FR3108777A1 (fr) * 2020-03-24 2021-10-01 Commissariat à l'Energie Atomique et aux Energies Alternatives procede de fabrication d’une structure semiconductrice par report de vignettes sur un substrat support
JP7367743B2 (ja) 2021-10-18 2023-10-24 信越半導体株式会社 接合型半導体ウェーハの製造方法
JP2023066285A (ja) 2021-10-28 2023-05-15 信越半導体株式会社 接合型半導体ウェーハの製造方法
JP7136311B1 (ja) 2021-12-03 2022-09-13 信越半導体株式会社 接合型半導体ウェーハの製造方法
JP7272412B1 (ja) 2021-12-03 2023-05-12 信越半導体株式会社 接合型半導体ウェーハの製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000277405A (ja) * 1999-03-29 2000-10-06 Meidensha Corp 半導体素子の製造方法
JP4103447B2 (ja) * 2002-04-30 2008-06-18 株式会社Ｉｈｉ 大面積単結晶シリコン基板の製造方法
JP2004047691A (ja) * 2002-07-11 2004-02-12 Seiko Epson Corp 半導体装置の製造方法、電気光学装置、及び電子機器
EP2128891B1 (en) * 2007-02-28 2015-09-02 Shin-Etsu Chemical Co., Ltd. Process for producing laminated substrate
TW200914653A (en) * 2007-08-24 2009-04-01 Sumco Corp Semiconductor wafer and its manufacturing method
JP2010080937A (ja) * 2008-08-29 2010-04-08 Sumitomo Electric Ind Ltd ＡｌＧａＡｓ支持基板の製造方法、エピタキシャルウエハの製造方法、ＬＥＤの製造方法、ＡｌＧａＡｓ支持基板、エピタキシャルウエハおよびＬＥＤ
WO2010070782A1 (ja) * 2008-12-17 2010-06-24 シャープ株式会社 半導体装置及びその製造方法
TW201040331A (en) * 2009-02-27 2010-11-16 Alta Devices Inc Tiled substrates for deposition and epitaxial lift off processes
CN102498542B (zh) * 2009-09-04 2016-05-11 住友化学株式会社 半导体基板、场效应晶体管、集成电路和半导体基板的制造方法
US8021960B2 (en) * 2009-10-06 2011-09-20 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102322540B1 (ko) * 2021-06-17 2021-11-09 한국과학기술원 InP 기판을 이용한 소자 제조 방법

Also Published As

Publication number Publication date
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