JP7136311B1 - 接合型半導体ウェーハの製造方法 - Google Patents
接合型半導体ウェーハの製造方法 Download PDFInfo
- Publication number
- JP7136311B1 JP7136311B1 JP2021197075A JP2021197075A JP7136311B1 JP 7136311 B1 JP7136311 B1 JP 7136311B1 JP 2021197075 A JP2021197075 A JP 2021197075A JP 2021197075 A JP2021197075 A JP 2021197075A JP 7136311 B1 JP7136311 B1 JP 7136311B1
- Authority
- JP
- Japan
- Prior art keywords
- layer
- semiconductor wafer
- epitaxial
- manufacturing
- visible light
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 91
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 53
- 239000010410 layer Substances 0.000 claims abstract description 226
- 238000000034 method Methods 0.000 claims abstract description 77
- 239000000758 substrate Substances 0.000 claims abstract description 72
- 239000000463 material Substances 0.000 claims abstract description 41
- 239000002346 layers by function Substances 0.000 claims abstract description 34
- 238000005530 etching Methods 0.000 claims abstract description 32
- 229920001187 thermosetting polymer Polymers 0.000 claims abstract description 28
- 238000007788 roughening Methods 0.000 claims abstract description 26
- 238000000926 separation method Methods 0.000 claims abstract description 21
- 150000001875 compounds Chemical class 0.000 claims abstract description 20
- 238000001312 dry etching Methods 0.000 claims abstract description 18
- 230000003746 surface roughness Effects 0.000 claims abstract description 7
- UMIVXZPTRXBADB-UHFFFAOYSA-N benzocyclobutene Chemical compound C1=CC=C2CCC2=C1 UMIVXZPTRXBADB-UHFFFAOYSA-N 0.000 claims description 42
- QTBSBXVTEAMEQO-UHFFFAOYSA-N Acetic acid Chemical compound CC(O)=O QTBSBXVTEAMEQO-UHFFFAOYSA-N 0.000 claims description 18
- 229910052594 sapphire Inorganic materials 0.000 claims description 15
- 239000010980 sapphire Substances 0.000 claims description 15
- 239000000243 solution Substances 0.000 claims description 13
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 claims description 12
- 239000011259 mixed solution Substances 0.000 claims description 10
- 239000011521 glass Substances 0.000 claims description 8
- ZCYVEMRRCGMTRW-UHFFFAOYSA-N 7553-56-2 Chemical compound [I] ZCYVEMRRCGMTRW-UHFFFAOYSA-N 0.000 claims description 6
- 239000004642 Polyimide Substances 0.000 claims description 6
- 239000011630 iodine Substances 0.000 claims description 6
- 229910052740 iodine Inorganic materials 0.000 claims description 6
- 229920001721 polyimide Polymers 0.000 claims description 6
- 239000003822 epoxy resin Substances 0.000 claims description 4
- 229920000647 polyepoxide Polymers 0.000 claims description 4
- 239000010453 quartz Substances 0.000 claims description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 4
- 229920002050 silicone resin Polymers 0.000 claims description 4
- 229910003327 LiNbO3 Inorganic materials 0.000 claims 1
- 229910012463 LiTaO3 Inorganic materials 0.000 claims 1
- 229910003465 moissanite Inorganic materials 0.000 claims 1
- 229910010271 silicon carbide Inorganic materials 0.000 claims 1
- 230000003247 decreasing effect Effects 0.000 abstract description 3
- 235000012431 wafers Nutrition 0.000 description 95
- 238000002161 passivation Methods 0.000 description 29
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 26
- 238000005253 cladding Methods 0.000 description 26
- 238000002955 isolation Methods 0.000 description 22
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 16
- 230000000052 comparative effect Effects 0.000 description 14
- 230000000694 effects Effects 0.000 description 13
- 238000000206 photolithography Methods 0.000 description 13
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 12
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 8
- 229910052801 chlorine Inorganic materials 0.000 description 8
- 239000000460 chlorine Substances 0.000 description 8
- 229910004298 SiO 2 Inorganic materials 0.000 description 7
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 6
- VEXZGXHMUGYJMC-UHFFFAOYSA-N Hydrochloric acid Chemical compound Cl VEXZGXHMUGYJMC-UHFFFAOYSA-N 0.000 description 6
- 229910052731 fluorine Inorganic materials 0.000 description 6
- 239000011737 fluorine Substances 0.000 description 6
- 238000004528 spin coating Methods 0.000 description 6
- 238000001020 plasma etching Methods 0.000 description 5
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 4
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 4
- 238000004380 ashing Methods 0.000 description 4
- 238000010030 laminating Methods 0.000 description 4
- 239000007788 liquid Substances 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 238000001039 wet etching Methods 0.000 description 4
- 229910013641 LiNbO 3 Inorganic materials 0.000 description 3
- 238000000231 atomic layer deposition Methods 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 238000004549 pulsed laser deposition Methods 0.000 description 3
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 description 2
- 238000010521 absorption reaction Methods 0.000 description 2
- 239000002253 acid Substances 0.000 description 2
- 229910021529 ammonia Inorganic materials 0.000 description 2
- SWXQKHHHCFXQJF-UHFFFAOYSA-N azane;hydrogen peroxide Chemical compound [NH4+].[O-]O SWXQKHHHCFXQJF-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 125000005842 heteroatom Chemical group 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 229910017604 nitric acid Inorganic materials 0.000 description 2
- 229920005989 resin Polymers 0.000 description 2
- 239000011347 resin Substances 0.000 description 2
- 238000003980 solgel method Methods 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 238000002834 transmittance Methods 0.000 description 2
- 230000001747 exhibiting effect Effects 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 238000005304 joining Methods 0.000 description 1
- 230000000704 physical effect Effects 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 238000009966 trimming Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
- H01L33/20—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate
- H01L33/22—Roughened surfaces, e.g. at the interface between epitaxial layers
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Led Devices (AREA)
- Element Separation (AREA)
Abstract
【課題】 マイクロＬＥＤデバイスを基板上に作製した際、輝度低下の発生が抑制されたマイクロＬＥＤとすることができる接合型半導体ウェーハの製造方法を提供する。【解決手段】 出発基板上にエッチストップ層を成長する工程と、前記エッチストップ層上に化合物半導体機能層を有するエピタキシャル層を成長することによりエピタキシャルウェーハを作製する工程と、前記化合物半導体機能層に素子を形成するための分離溝をドライエッチング法にて形成する工程と、前記エピタキシャル層の表面に対し、粗面化エッチングを行うことで、表面粗さを算術平均粗さＲａで０．１μｍ以上とする工程と、可視光透過性基板を、前記エピタキシャルウェーハの前記出発基板とは反対の表面と、可視光透過性熱硬化性接合材を介して接合する工程と、前記出発基板を除去する工程とを有する接合型半導体ウェーハの製造方法。【選択図】図１
Description
本発明は、接合型半導体ウェーハの製造方法に関する。
出発基板からエピタキシャル機能層等の半導体機能層のみを分離し、別の基板へ移載する技術は、出発基板の物性に起因する制約を緩和し、デバイスシステムの設計自由度を上げるために重要な技術である。
特に、マイクロＬＥＤデバイスにおいては、出発基板のままでは駆動回路に移載するのが難しく、移載技術が必須である。マイクロＬＥＤデバイスに適した駆動回路への移載を可能とするドナー基板を作製するためには、エピタキシャル機能層を永久基板に接合後、出発基板を除去し、移載を実現する技術が必要である。
また、マイクロＬＥＤデバイスにおいては、ドナー基板作製の問題と同時に、マイクロＬＥＤサイズを小さくすることで輝度低下が発生する問題がある。
特許文献１では、半導体エピタキシャル基板と仮支持基板とを誘電体層を介して熱圧着接合する技術とウェットエッチングで仮支持基板とエピタキシャル機能層を分離する技術が開示されている。
特許文献２では、分離溝を形成して犠牲層露出後、接合を行い、犠牲層エッチングを実施して出発基板を分離する技術が開示されている。
特許文献１に開示された技術では、エピタキシャルウェーハ表面に酸化物層を形成して仮支持処理を行った後犠牲層エッチングを行って出発基板を剥離している。しかし、この技術を用いて小サイズ化したマイクロＬＥＤは実現可能だが、特許文献１には、輝度低下に対する改善策は示されていない。
また、特許文献２では、分離溝を形成し、分離溝を介して犠牲層エッチングを行っている。しかし、この技術を用いて小サイズ化したマイクロＬＥＤは実現可能だが、特許文献２には、輝度低下に対する改善策は示されていない。
本発明は上記課題を解決するためになされたもので、小さいサイズの発光素子を基板上に作製した際、輝度低下の発生が抑制された小さいサイズの発光素子とすることができる接合型半導体ウェーハの製造方法を提供することを目的とする。
本発明は、上記目的を達成するためになされたものであり、出発基板上にエッチストップ層をエピタキシャル成長する工程と、前記エッチストップ層上に化合物半導体機能層を有するエピタキシャル層をエピタキシャル成長することによりエピタキシャルウェーハを作製する工程と、前記化合物半導体機能層に素子を形成するための分離溝をドライエッチング法にて形成する工程と、前記エピタキシャル層の表面に対し、粗面化エッチングを行うことで、前記エピタキシャル層の表面の表面粗さを算術平均粗さＲａで０．１μｍ以上とする工程と、前記エピタキシャル層と異なる材料である可視光透過性基板を、前記エピタキシャルウェーハの前記出発基板とは反対の表面と、可視光透過性熱硬化性接合材を介して接合する工程と、前記出発基板を除去する工程とを有することを特徴とする接合型半導体ウェーハの製造方法を提供する。
このような接合型半導体ウェーハの製造方法であれば、エピタキシャル層（エピタキシャル成長層）の表面に対して粗面化エッチングを行うことで、表面粗さをＲａで０．１μｍ以上とするので、小さいサイズの発光素子の輝度低下を抑制した素子を移載することができる。
また、本発明の接合型半導体ウェーハの製造方法では、前記粗面化エッチングを、前記分離溝の形成より前に行うことができる。また、前記粗面化エッチングを、前記分離溝の形成より後に行うこともできる。
このように、粗面化エッチングは、分離溝の形成より前でも後でも行うことができる。
また、前記化合物半導体機能層に前記分離溝を形成することにより、前記素子の一辺を１００μｍ以下とすることができる。
このような、化合物半導体機能層に分離溝を形成した結果、素子の一辺が１００μｍ以下となるような発光素子に対し、本発明は、特に輝度低下抑制効果が顕著となる。
また、前記素子を、発光層と窓層を有するマイクロＬＥＤ構造体とすることができる。
本発明は、素子が発光層と窓層を有するマイクロＬＥＤ構造体であるものに対し、特に有効である。
また、本発明の接合型半導体ウェーハの製造方法では、前記粗面化エッチングを、酢酸溶液、フッ酸溶液、ヨウ素溶液のうち、少なくとも２種類を混合した溶液を用いて行うことができる。
これらの溶液のうち、少なくとも２種類を混合した溶液を用いることで、エピタキシャル層の表面をより確実に粗面化することができる。
また、前記可視光透過性基板を、サファイア、石英、ガラス、ＳｉＣ、ＬｉＴａＯ３、ＬｉＮｂＯ３のいずれかとすることが好ましい。
このような可視光透過性基板は、特にレーザーに対する透過性が高くするように選択することができ、本発明の接合型半導体ウェーハの製造方法の被接合基板に適している。
また、前記可視光透過性熱硬化性接合材を、ベンゾシクロブテン（ＢＣＢ）、シリコーン樹脂、エポキシ樹脂、スピンオングラス、ポリイミド、フッ素樹脂のいずれか一種類以上の材料とすることが好ましい。
これらのような可視光透過性熱硬化性接合材は、接合型半導体ウェーハの製造方法における接合材として好適に用いることができる。
また、前記可視光透過性熱硬化性接合材の厚さを、０．０１μｍ以上０．６μｍ以下とすることができる。
このような接合材の厚さであれば、接合材の厚さ分布を比較的小さくできるので好ましい。
本発明の接合型半導体ウェーハの製造方法であれば、エピタキシャル層（エピタキシャル成長層）の表面に対して粗面化エッチングを行うことで、表面粗さをＲａで０．１μｍ以上とするので、小さいサイズの発光素子（特にマイクロＬＥＤデバイス）の輝度低下を抑制した素子を移載することができる。
以下、本発明を詳細に説明するが、本発明はこれらに限定されるものではない。
本発明は、出発基板上にエッチストップ層をエピタキシャル成長する工程と、前記エッチストップ層上に化合物半導体機能層を有するエピタキシャル層をエピタキシャル成長することによりエピタキシャルウェーハを作製する工程と、前記化合物半導体機能層に素子を形成するための分離溝をドライエッチング法にて形成する工程と、前記エピタキシャル層の表面に対し、粗面化エッチングを行うことで、前記エピタキシャル層の表面の表面粗さを算術平均粗さＲａで０．１μｍ以上とする工程と、前記エピタキシャル層と異なる材料である可視光透過性基板を、前記エピタキシャルウェーハの前記出発基板とは反対の表面と、可視光透過性熱硬化性接合材を介して接合する工程と、前記出発基板を除去する工程とを有することを特徴とする接合型半導体ウェーハの製造方法である。
以下、本発明の態様を第一の実施形態、第二の実施形態を例示して説明する。それぞれの実施形態で類似の構成要素は図面中に同一の符号を付して説明する。また、重複する説明は一部省略する。
［第一の実施形態］
まず、第一の実施形態を説明する。この実施形態は、粗面化エッチングを、分離溝の形成より前に行う形態である。
まず、第一の実施形態を説明する。この実施形態は、粗面化エッチングを、分離溝の形成より前に行う形態である。
まず、図１に示すように出発基板１１上に、順次エピタキシャル成長を行い、各層を形成し、エピタキシャルウェーハ２０を作製する。これにより、エッチストップ層１２や、化合物半導体機能層１８を有するエピタキシャル層を作製する。より具体的には、以下のようにして各層のエピタキシャル成長を行うことができる。
図１に示すように第一導電型の例えばＧａＡｓからなる出発基板１１上にエッチストップ層１２をエピタキシャル成長させる。エッチストップ層１２は、例えば、第一導電型のＧａＡｓバッファ層を積層した後、第一導電型のＧａｘＩｎ１－ｘＰ（０．４≦ｘ≦０．６）第一エッチストップ層を例えば０．３μｍ、第一導電型のＧａＡｓ第二エッチストップ層を例えば０．３μｍ成長させることにより形成することができる。さらに、エッチストップ層１２上に、例えば、第一導電型の（ＡｌｙＧａ１－ｙ）ｘＩｎ１－ｘＰ（０．４≦ｘ≦０．６，０＜ｙ≦１）第一クラッド層１３を例えば１．０μｍ、ノンドープの（ＡｌｙＧａ１－ｙ）ｘＩｎ１－ｘＰ（０．４≦ｘ≦０．６，０≦ｙ≦０．６）活性層１４、第二導電型の（ＡｌｙＧａ１－ｙ）ｘＩｎ１－ｘＰ（０．４≦ｘ≦０．６，０＜ｙ≦１）第二クラッド層１５を例えば１．０μｍ、第二導電型のＧａＩｎＰ中間層（不図示）を例えば０．１μｍ、第二導電型のＧａＰ窓層１６を例えば４μｍ、順次成長した半導体機能層（エピタキシャル機能層）１８としての発光素子構造を有するエピタキシャルウェーハ２０を準備する。ここでＡｌＧａＩｎＰ第一クラッド層１３からＡｌＧａＩｎＰ第二クラッド層１５までをダブルヘテロ（ＤＨ）構造部と称する（図１）。なお、半導体機能層（エピタキシャル機能層）１８の材料はこれらに限定されず、上記のように発光素子構造を有するものとすればよい。
次に図２に示すようにエピタキシャルウェーハ２０のエピタキシャル層の表面に対し、粗面化エッチング（フロスト）処理を行うことで、エピタキシャルウェーハ２０のエピタキシャル層の表面に微小凹凸を形成し、その表面粗さを算術平均粗さＲａで０．１μｍ以上とする（図２）。ここで、表面粗さをＲａで０．１μｍ以上とする理由は、光取り出し面を荒らすことにより、半導体表面／大気界面での散乱を増加させることで、屈折率差に起因する界面での全反射を減らし、外部量子効率を高めるためである。このＲａ値より低くても散乱効果、言い換えると外部量子効率向上効果はゼロにはならないが、その効果が著しく低くなるためである。図２中には、窓層１６のウェーハ表面部に位置する粗面１６ａを示している。この粗面化エッチング処理は、酢酸溶液、フッ酸溶液、ヨウ素溶液のうち、少なくとも２種類を混合した混合溶液を用いて行うことが好ましい。
次に図３に示すように、化合物半導体機能層１８に素子を形成するための分離溝２１をドライエッチング法にて形成する。より具体的には、フォトリソグラフィー法にて、レジストマスクまたはハードマスクを形成し、例えば塩素系プラズマを用いたドライエッチング法にて、窓層１６から第一クラッド層１３までをエッチングし、素子分離溝２１を形成する素子分離工程を実施する（図３）。
本発明では、より小さな素子サイズの輝度低下を抑制することができるので、この分離溝２１の形成の際に、素子の一辺を１００μｍ以下とすること（すなわち、製造する発光素子の大きさも同等となる）ができる。特に、この素子の一辺は５０μｍ以下とすることもできる。ここでの素子の設計サイズをダイス設計サイズとも称する。
次に、図４、図５に示すように、エピタキシャル層と異なる材料である可視光透過性基板３１を、エピタキシャルウェーハ２０の出発基板１１とは反対の表面と、可視光透過性熱硬化性接合材２４を介して接合する。より具体的には、例えば以下の通りである。まず、図４に示すようにエピタキシャルウェーハ２０上に可視光透過性を有する熱硬化型接合部材２４として例えばベンゾシクロブテン（ＢＣＢ）をスピンコートし（図４）、例えば可視光透過性を有する異種基板であるサファイアウェーハ３１と対向させて重ね合わせ、熱圧着することでエピタキシャルウェーハ２０とサファイアウェーハ３１とを可視光透過性熱硬化性接合材２４であるＢＣＢを介して接合した接合基板３０を作製する。スピンコートにてＢＣＢを塗布する際、膜厚は例えば０．０１μｍ以上０．６μｍ以下とすることができる（図５）。
なお、図４、図５に図示したように、可視光透過性熱硬化性接合材２４は、分離溝２１の内部にも塗布されることがあるが、可視光透過性基板３１とエピタキシャルウェーハ２０の接着には特に問題は無い。
なお、可視光透過性熱硬化性接合材２４であるＢＣＢ膜の厚さは、この厚さに限定されるものではないが、ＢＣＢ膜をスピンコート等で形成する場合、より好ましい範囲が存在する。可視光透過性熱硬化性接合材２４（特にＢＣＢ）の厚さは、好ましい範囲では、接合材の厚さ分布を比較的小さくでき、また、接合処理後の面積歩留まりが向上する傾向がある。０．０１μｍ以上の可視光透過性熱硬化性接合材２４（特にＢＣＢ）の厚さの設計としておけば、例えば、７０％以上の接合面積歩留まりとすることができる。また、この厚さを０．０５μｍ以上とすれば、例えば、９０％以上の面積歩留まりとすることができる。また、この膜厚は、上記のように０．６μｍ以下であれば十分である。
また、可視光透過性基板３１である異種基板は、サファイアに限定されるものではなく、平坦性が担保されて、かつエキシマレーザー光の吸収率の低い材料であればどのような材料も選択可能である。サファイアの他、石英、ガラス、ＳｉＣ、ＬｉＴａＯ３、ＬｉＮｂＯ３を選択することができる。
また、可視光透過性熱硬化型接合材としてはＢＣＢに限定されるものではなく、熱硬化性を有するものであれば、どのような材料でも選択可能である。ＢＣＢの他、シリコーン樹脂、エポキシ樹脂、スピンオングラス（ＳＯＧ、ｓｐｉｎ－ｏｎ－ｇｌａｓｓ）、ポリイミド（ＰＩ、Ｐｏｌｙｉｍｉｄｅ）、フッ素樹脂のいずれか一種類以上の材料とすることができる。フッ素樹脂としては、サイトップ（登録商標）等のアモルファスフッ素系樹脂を用いることができる。
次に図６、図７に示すように、出発基板１１を除去する。より具体的には以下の通りである。上記の例のように、ＧａＡｓ基板を出発基板１１として用いた場合には、図６のように、アンモニア過水（アンモニアと過酸化水素の混合溶液）にてウェットエッチングで除去（図６）し、エッチストップ層１２のうち、ＧａＩｎＰ第一エッチストップ層を露出させる。次に図７に示すようにエッチャントを塩酸系に切り替えてエッチストップ層１２のうちＧａＩｎＰ第一エッチストップ層を選択的に除去し、エッチストップ層１２のうちＧａＡｓ第二エッチストップ層を露出させ、次にエッチャントを硫酸過水（硫酸と過酸化水素の混合溶液）系に切り替えてＧａＡｓ第二エッチストップ層を選択的に除去し、第一クラッド層１３を露出させる。以上の処理を行うことにより、ＤＨ層と窓層のみを保持するエピタキシャル接合基板を作製することができる（図７）。
以上のようにして、接合型半導体ウェーハを製造することができる。図７に示した接合型半導体ウェーハは、発光層と窓層を有するマイクロＬＥＤ構造体用とすることができる。また、以下のように、続けて各素子の電極等を形成することができる。
次に図８に示すようにフォトリソグラフィー法にて、レジストマスクまたはハードマスクを形成し、例えばフッ素系プラズマを用いたドライエッチング法にて、素子分離溝２１中に存在する可視光透過性熱硬化性接合材２４（ＢＣＢ部）の一部をエッチングし、島状パターンを形成する（図８）。
次に図９に示すようにフォトリソグラフィー法にて、レジストマスクまたはハードマスクを形成し、例えば塩素系プラズマを用いたドライエッチング法にて、第一クラッド層１３から第二クラッド層１５までエッチングし、第二クラッド層１５の一部を露出させることができる（図９）。
なお、図９においては、第二クラッド層１５の中間部分までエッチングされた状態を図示しているが、この深さに限定されるものではなく、活性層１４を通り過ぎてエッチングされていればどのような深さであってもよい。例えば、活性層１４が完全になくなった状態、かつ、第二クラッド層１５がほとんどエッチングされない状態、あるいは、第二クラッド層１５部分が完全にエッチングされ、窓層１６が露出した状態でも、同様な効果が得られる。
次に図１０に示すようにスパイク状になった可視光透過性熱硬化性接合材２４（ＢＣＢ硬化部）をリフトオフ等の方法で物理的に除去する（図１０）。例えば、５ｋｇｆ／ｃｍ２程度の圧力の液流でスパイク状ＢＣＢ硬化部を除去できるが、この方法に限定されず、アッシング法を用いてもよいし、ＲＩＥ法を用いてもよい。アッシング法やＲＩＥ（反応性イオンエッチング）法では等方的にＢＣＢ硬化膜が侵されるが、スパイク状になっているＢＣＢ硬化部は膜状のＢＣＢ硬化部より侵食速度が速いため、時間条件を整えれば、スパイク状ＢＣＢ硬化部のみを除去することは可能である。
次に図１１に示すように、表面にＳｉＯ２などのパッシベーション（ＰＳＶ）膜４２を形成し、素子分離端部、露出した活性層の側面を被覆し、第一クラッドおよび第二クラッドの一部が露出するように加工したＰＳＶパターン膜を作製する（図１１）。
なお、パッシベーション膜４２はＳｉＯ２膜に限定されるものではなく、絶縁性を有する材料であれば、どのような材料も選択可能である。
例えばパッシベーション膜４２はＴＥＯＳ（テトラエトキシシラン）とＯ２を用いたＰ－ＣＶＤ法（プラズマＣＶＤ）にて成膜することができる。しかし、この方法に限定されるものではなく、パッシベーション膜４２を形成できればどのような方法も選択可能である。たとえば、スパッタ法、ＰＬＤ法（パルスレーザー堆積法、Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）、ＡＬＤ法（原子層堆積法、Ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ）、ゾルゲル法などの方法で形成しても良い。
次に図１２に示すようにパッシベーション膜４２の露出部に電極４４を形成し、熱処理を施してオーミック接触を実現する（図１２）。
また、電極４４はＡｕ系材料を採用することができ、Ｐ型層の近傍に電極を設ける場合は半導体層近傍（０．５μｍ以内）にＢｅまたはＺｎ含有Ａｕ金属層を設けることが好ましい。Ｎ型層の近傍に電極を設ける場合は半導体層近傍（０．５μｍ以内）にＧｅまたはＳｉ含有Ａｕ金属層を設けることが好ましい。
また、ここでは、第二クラッド層１５に接し、第一クラッド層１３の高さまで電極４４を設けたリード層を有するデザインを例示したが、リード構造を有するデザインに限定されない。リード構造を設けず、第二クラッド層１５に接する電極４４の厚さを第一クラッド層１３の電極より厚く設計して段差を縮小する構造としても同様の効果が得られる。
［第二の実施形態］
次に、本発明の第二の実施形態について説明する。この実施形態は、粗面化エッチングを、分離溝の形成より後に行う形態である。
次に、本発明の第二の実施形態について説明する。この実施形態は、粗面化エッチングを、分離溝の形成より後に行う形態である。
まず、図１３に示すように、第一の実施形態と同様に、出発基板１１上に、順次エピタキシャル成長を行い、各層を形成し、エッチストップ層１２や、化合物半導体機能層１８を有するエピタキシャル層を有するエピタキシャルウェーハ２０を作製する。より具体的には、以下のようにして各層のエピタキシャル成長を行うことができる。
まず、図１３に示すように第一導電型の例えばＧａＡｓ出発基板１１上に、エッチストップ層１２をエピタキシャル成長させる。エッチストップ層１２は、例えば、第一導電型のＧａＡｓバッファを積層した後、第一導電型のＧａｘＩｎ１－ｘＰ（０．４≦ｘ≦０．６）第一エッチストップ層を例えば０．３μｍ、第一導電型のＧａＡｓ第二エッチストップ層を例えば０．３μｍ成長させることにより形成することができる。さらに、エッチストップ層１２上に、例えば、第一導電型の（ＡｌｙＧａ１－ｙ）ｘＩｎ１－ｘＰ（０．４≦ｘ≦０．６，０＜ｙ≦１）第一クラッド層１３を例えば１．０μｍ、ノンドープの（ＡｌｙＧａ１－ｙ）ｘＩｎ１－ｘＰ（０．４≦ｘ≦０．６，０≦ｙ≦０．６）活性層１４、第二導電型の（ＡｌｙＧａ１－ｙ）ｘＩｎ１－ｘＰ（０．４≦ｘ≦０．６，０＜ｙ≦１）第二クラッド層１５を例えば１．０μｍ、第二導電型のＧａＩｎＰ中間層（不図示）を例えば０．１μｍ、第二導電型のＧａＰ窓層１６を例えば４μｍ、順次成長した半導体機能層（エピタキシャル機能層）１８としての発光素子構造を有するエピタキシャルウェーハ２０を準備する。ここでＡｌＧａＩｎＰ第一クラッド層１３からＡｌＧａＩｎＰ第二クラッド層１５までをダブルヘテロ（ＤＨ）構造部と称する（図１３）。なお、化合物半導体機能層（エピタキシャル機能層）１８の材料はこれらに限定されず、上記のように発光素子構造を有するものとすればよい。
次に図１４に示すように、化合物半導体機能層に素子を形成するための分離溝をドライエッチング法にて形成する。より具体的には、フォトリソグラフィー法にて、レジストマスクまたはハードマスクを形成し、例えば塩素系プラズマを用いたドライエッチング法にて、窓層１６から第一クラッド層１３までをエッチングし、素子分離溝２１を形成する素子分離工程を実施する（図１４）。
本発明では、より小さな素子サイズの輝度低下を抑制することができるので、この分離溝２１の形成の際に、素子の一辺を１００μｍ以下とすること（すなわち、製造する発光素子の大きさも同等となる）ができる。特に、この素子の一辺は５０μｍ以下とすることもできる。
次に図１５に示すように、素子分離溝２１を形成したエピタキシャル層の表面（素子分離ダイスの表面）に対して粗面化エッチング（フロスト）処理を行うことで、エピタキシャルウェーハ２０のエピタキシャル層の表面（ダイスの窓層１６表面）に算術平均粗さＲａで０．１μｍ以上の微小凹凸を形成する（図１５）。図１５中には、窓層１６のウェーハ表面部に位置する粗面１６ａ、窓層１６の側面に位置する粗面１６ｂを示している。この粗面化エッチング処理は、酢酸溶液、フッ酸溶液、ヨウ素溶液のうち、少なくとも２種類を混合した混合溶液を用いて行うことが好ましい。
次に、図１６、図１７に示すように、エピタキシャル層と異なる材料である可視光透過性基板３１を、エピタキシャルウェーハ２０の出発基板１１とは反対の表面と、可視光透過性熱硬化性接合材２４を介して接合する。より具体的には、例えば以下の通りである。まず、図１６に示すように粗面化処理を施したダイスを有するエピタキシャルウェーハ２０上に可視光透過性を有する熱硬化型接合部材２４として例えばベンゾシクロブテン（ＢＣＢ）をスピンコートし（図１６）、例えば可視光透過性を有する異種基板であるサファイアウェーハ３１と対向させて重ね合わせ、熱圧着することでエピタキシャルウェーハ２０とサファイアウェーハ３１とをＢＣＢを介して接合した接合基板３０を作製する。スピンコートにてＢＣＢを塗布する際、膜厚は０．６μｍとすることができる（図１７）。
また、可視光透過性基板３１である異種基板は、サファイアに限定されるものではなく、平坦性が担保されて、かつエキシマレーザー光の吸収率の低い材料であればどのような材料も選択可能である。サファイアの他、石英、ガラス、ＳｉＣ、ＬｉＴａＯ３、ＬｉＮｂＯ３を選択することができる。
また、可視光透過性熱硬化型接合材としてはＢＣＢに限定されるものではなく、熱硬化性を有するものであれば、どのような材料でも選択可能である。ＢＣＢの他、シリコーン樹脂、エポキシ樹脂、スピンオングラス（ＳＯＧ、ｓｐｉｎ－ｏｎ－ｇｌａｓｓ）、ポリイミド（ＰＩ、Ｐｏｌｙｉｍｉｄｅ）、フッ素樹脂のいずれか一種類以上の材料とすることができる。フッ素樹脂としては、サイトップ（登録商標）等のアモルファスフッ素系樹脂を用いることができる。
次に図１８、図１９に示すように、出発基板１１を除去する。より具体的には以下の通りである。上記の例のように、ＧａＡｓ基板を出発基板１１として用いた場合には、図１８のように、アンモニア過水（アンモニアと過酸化水素の混合溶液）にてウェットエッチングで除去（図１８）し、エッチストップ層１２のうち、ＧａＩｎＰ第一エッチストップ層を露出させる。次に図１９に示すようにエッチャントを塩酸系に切り替えてエッチストップ層１２のうちＧａＩｎＰ第一エッチストップ層を選択的に除去し、エッチストップ層１２のうちＧａＡｓ第二エッチストップ層を露出させ、次にエッチャントを硫酸過水（硫酸と過酸化水素の混合溶液）系に切り替えてＧａＡｓ第二エッチストップ層を選択的に除去し、第一クラッド層１３を露出させる。以上の処理を行うことにより、ＤＨ層と窓層のみを保持するエピタキシャル接合基板を作製することができる（図１９）。
以上のようにして、接合型半導体ウェーハを製造することができる。図１９に示した接合型半導体ウェーハは、発光層と窓層を有するマイクロＬＥＤ構造体用とすることができる。また、以下のように、続けて各素子の電極等を形成することができる。
次に図２０に示すようにフォトリソグラフィー法にて、レジストマスクまたはハードマスクを形成し、フッ素系プラズマを用いたドライエッチング法にて、素子分離溝２１中に存在する可視光透過性熱硬化性接合材２４（ＢＣＢ部）の一部をエッチングし、島状パターンを形成する（図２０）。
次に図２１に示すようにフォトリソグラフィー法にて、レジストマスクまたはハードマスクを形成し、例えば塩素系プラズマを用いたドライエッチング法にて、第一クラッド層１３から第二クラッド層１５までエッチングし、第二クラッド層１５の一部を露出させる（図２１）。
なお、図２１においては、第二クラッド層１５の中間部分までエッチングされた状態を図示しているが、この深さに限定されるものではなく、活性層１４を通り過ぎてエッチングされていればどのような深さであっても同様の効果が得られる。例えば、活性層１４が完全になくなった状態、かつ、第二クラッド層１５がほとんどエッチングされない状態、あるいは、第二クラッド層１５部分が完全にエッチングされ、窓層１６が露出した状態でも、同様な効果が得られる。
次に図２２に示すようにスパイク状になった可視光透過性熱硬化性接合材２４（ＢＣＢ硬化部）をリフトオフ等の方法で物理的に除去する（図２２）。例えば、５ｋｇｆ／ｃｍ２程度の圧力の液流でスパイク状ＢＣＢ硬化部を除去できるが、この方法に限定されず、アッシング法を用いてもよいし、ＲＩＥ法を用いてもよい。アッシング法やＲＩＥ法では等方的にＢＣＢ硬化膜が侵されるが、スパイク状になっているＢＣＢ硬化部は膜状のＢＣＢ硬化部より侵食速度が速いため、時間条件を整えれば、スパイク状ＢＣＢ硬化部のみを除去することは可能である。
次に図２３に示すように表面にＳｉＯ２などのパッシベーション（ＰＳＶ）膜４２を形成し、素子分離端部、露出した活性層の側面を被覆し、第一クラッドおよび第二クラッドの一部が露出するように加工したＰＳＶパターン膜を作製する（図２３）。
なお、パッシベーション膜４２はＳｉＯ２膜に限定されるものではなく、絶縁性を有する材料であれば、どのような材料も選択可能である。
例えばパッシベーション膜４２はＴＥＯＳとＯ２を用いたＰ－ＣＶＤ法にて成膜することができる。しかし、この方法に限定されるものではなく、パッシベーション膜４２を形成できればどのような方法も選択可能である。たとえば、スパッタ法、ＰＬＤ法、ＡＬＤ法、ゾルゲル法などの方法で形成しても同様の効果が得られる。
次に図２４に示すようにパッシベーション膜４２の露出部に電極４４を形成し、熱処理を施してオーミック接触を実現する（図２４）。
また、電極４４はＡｕ系材料を採用することができ、Ｐ型層の近傍に電極４４を設ける場合は半導体層近傍（０．５μｍ以内）にＢｅまたはＺｎ含有Ａｕ金属層を設けることが好ましい。Ｎ型層の近傍に電極４４を設ける場合は半導体層近傍（０．５μｍ以内）にＧｅまたはＳｉ含有Ａｕ金属層を設けることが好ましい。
また、第二クラッド層１５に接し、第一クラッド層１３の高さまで電極４４を設けたリード層を有するデザインを例示したが、リード構造を有するデザインに限定されない。リード構造を設けず、第二クラッド層１５に接する電極４４の厚さを第一クラッド層１３の電極４４より厚く設計して段差を縮小する構造としても同様の効果が得られる。
以下、実施例及び比較例を挙げて本発明について詳細に説明するが、これらは本発明を限定するものではない。
（実施例１）
第一の実施形態に沿って接合型半導体ウェーハを製造した。
第一の実施形態に沿って接合型半導体ウェーハを製造した。
まず、図１に示したように、第一導電型のＧａＡｓ出発基板１１上に、第一導電型のＧａＡｓバッファ層積層後、第一導電型のＧａｘＩｎ１－ｘＰ（０．４≦ｘ≦０．６）第一エッチストップ層を０．３μｍ、第一導電型のＧａＡｓ第二エッチストップ層を０．３μｍエピタキシャル成長し、エッチストップ層１２とした。さらに、第一導電型の（ＡｌｙＧａ１－ｙ）ｘＩｎ１－ｘＰ（０．４≦ｘ≦０．６，０＜ｙ≦１）第一クラッド層１３を１．０μｍ、ノンドープの（ＡｌｙＧａ１－ｙ）ｘＩｎ１－ｘＰ（０．４≦ｘ≦０．６，０≦ｙ≦０．６）活性層１４、第二導電型の（ＡｌｙＧａ１－ｙ）ｘＩｎ１－ｘＰ（０．４≦ｘ≦０．６，０＜ｙ≦１）第二クラッド層１５を１．０μｍ、第二導電型のＧａＩｎＰ中間層（不図示）を０．１μｍ、第二導電型のＧａＰ窓層１６を４μｍ、順次成長し、化合物半導体機能層（エピタキシャル機能層）１８としての発光素子構造を有するエピタキシャルウェーハ２０を準備した（図１）。
次に、図２に示したように、エピタキシャルウェーハ２０上に粗面化エッチング（フロスト処理）を施し、エピタキシャル層の表面に算術平均粗さでＲａ＝１．１２μｍの微小凹凸を形成した（図２）。この粗面化エッチング（フロスト処理）は、酢酸・フッ酸・硝酸・ヨウ素からなる混合酸を使用した。
次に、図３に示したように、フォトリソグラフィー法にて、レジストマスクを形成し、塩素系プラズマを用いたドライエッチング法にて、第一クラッド層１３からＧａＰ窓層１６までをエッチングし、素子分離溝２１を形成する素子分離工程を実施した（図３）。
次に、図４、５に示したように、エピタキシャルウェーハ２０上に可視光透過性熱硬化型接合部材２４としてベンゾシクロブテン（ＢＣＢ）をスピンコートし（図４）、可視光透過性基板３１であるサファイアウェーハ（被接合ウェーハ）と対向させて重ね合わせ、熱圧着することでエピタキシャルウェーハ２０とサファイアウェーハ３１とをＢＣＢ２４を介して接合したエピタキシャル接合基板を作製した（図５）。スピンコートにてＢＣＢ２４を塗布する際、膜厚は０．６μｍとした。
次に、図６に示したように、ＧａＡｓ出発基板１１をアンモニア過水（アンモニアと過酸化水素の混合溶液）にてウェットエッチングで除去（図６）し、エッチストップ層１２のうちＧａＩｎＰ第一エッチストップ層を露出させた。次に、図７に示したように、エッチャントを塩酸系に切り替えてエッチストップ層１２のうちＧａＩｎＰ第一エッチストップ層を選択的に除去し、ＧａＡｓ第二エッチストップ層を露出させ、エッチャントを硫酸過水（硫酸と過酸化水素の混合溶液）系に切り替えてＧａＡｓ第二エッチストップ層を選択的に除去し、エッチストップ層１２を除去するとともに、第一クラッド層１３を露出させた（図７）。
次に、図８に示したように、フォトリソグラフィー法にて、レジストマスクを形成し、フッ素系プラズマを用いたドライエッチング法にて、素子分離溝２１中に存在するＢＣＢ部２４の一部をエッチングし、島状パターンを形成した（図８）。
次に、図９に示したように、フォトリソグラフィー法にて、レジストマスクを形成し、塩素系プラズマを用いたドライエッチング法にて、第一クラッド層１３から第二クラッド層１５までエッチングし、第二クラッド層１５の一部を露出させた（図９）。
次に、図１０に示したように、５ｋｇｆ／ｃｍ２の圧力の液流でスパイク状ＢＣＢ硬化部を除去した（図１０）。次に、図１１に示したように、表面にＳｉＯ２からなるパッシベーション（ＰＳＶ）膜４２を形成し、素子分離端部、露出した活性層１４の側面を被覆し、第一クラッド層１３および第二クラッド層１５の一部が露出するように加工したＰＳＶパターン膜を作製した（図１１）。パッシベーション膜４２はＴＥＯＳとＯ２を用いたＰ－ＣＶＤ法にて成膜した。
次に、図１２に示したように、パッシベーション膜４２の露出部にＡｕ系の電極４４を形成し、熱処理を施してオーミック接触させた（図１２）。
（実施例２）
第二の実施形態に沿って接合型半導体ウェーハを製造した。
第二の実施形態に沿って接合型半導体ウェーハを製造した。
まず、図１３に示したように、第一導電型のＧａＡｓ出発基板１１上に、第一導電型のＧａＡｓバッファ層積層後、第一導電型のＧａｘＩｎ１－ｘＰ（０．４≦ｘ≦０．６）第一エッチストップ層を０．３μｍ、第一導電型のＧａＡｓ第二エッチストップ層を０．３μｍエピタキシャル成長し、エッチストップ層１２とした。さらに、第一導電型の（ＡｌｙＧａ１－ｙ）ｘＩｎ１－ｘＰ（０．４≦ｘ≦０．６，０＜ｙ≦１）第一クラッド層１３を１．０μｍ、ノンドープの（ＡｌｙＧａ１－ｙ）ｘＩｎ１－ｘＰ（０．４≦ｘ≦０．６，０≦ｙ≦０．６）活性層１４、第二導電型の（ＡｌｙＧａ１－ｙ）ｘＩｎ１－ｘＰ（０．４≦ｘ≦０．６，０＜ｙ≦１）第二クラッド層１５を１．０μｍ、第二導電型のＧａＩｎＰ中間層（不図示）を０．１μｍ、第二導電型のＧａＰ窓層１６を４μｍ、順次成長し、化合物半導体機能層（エピタキシャル機能層）１８としての発光素子構造を有するＥＰＷを準備した（図１３）。
次に、図１４に示したように、フォトリソグラフィー法にて、レジストマスクを形成し、塩素系プラズマを用いたドライエッチング法にて、第一クラッド層１３からＧａＰ窓層１６までをエッチングし、素子分離溝２１を形成する素子分離工程を実施した（図１４）。
次に、図１５に示したように、エピタキシャルウェーハ２０のエピタキシャル層の表面に対し、粗面化エッチングを行った。具体的には、素子分離溝２１を形成した素子分離ダイスに対して粗面化エッチング（フロスト処理）を施し、ダイスのＧａＰ層１６表面にＲａ＝１．０８、側面にＲａ＝０．８７μｍの微小凹凸を形成した（図１５）。このときの粗面化エッチング（フロスト処理）は、酢酸・フッ酸・硝酸・ヨウ素からなる混合酸を使用した。
次に、図１６に示したように、粗面化エッチング（フロスト処理）を施したダイスを有するエピタキシャルウェーハ２０上に可視光透過性熱硬化型接合部材２４としてベンゾシクロブテン（ＢＣＢ）をスピンコートした（図１６）。次に、図１７に示したように、可視光透過性基板３１であるサファイアウェーハ（被接合ウェーハ）と対向させて重ね合わせ、熱圧着することでエピタキシャルウェーハ２０とサファイアウェーハ３１とをＢＣＢ２４を介して接合したエピタキシャル接合基板を作製した（図１７）。スピンコートにてＢＣＢ２４を塗布する際、膜厚は０．６μｍとした。
次に、図１８、図１９に示したように、ＧａＡｓ出発基板１１をアンモニア過水（アンモニアと過酸化水素の混合溶液）にてウェットエッチングで除去（図１８）し、エッチストップ層１２のうち第一エッチストップ層を露出させ、エッチャントを切り替えてエッチストップ層１２のうち第二エッチストップ層を除去してエッチストップ層１２を除去するとともに、第一クラッド層１３を露出させた（図１９）。
次に、図２０に示したように、フォトリソグラフィー法にて、レジストマスクを形成し、フッ素系プラズマを用いたドライエッチング法にて、素子分離溝２１中に存在するＢＣＢ部２４の一部をエッチングし、島状パターンを形成した（図２０）。
次に、図２１に示したように、フォトリソグラフィー法にて、レジストマスクを形成し、塩素系プラズマを用いたドライエッチング法にて、第一クラッド層１３から第二クラッド層１５までエッチングし、第二クラッド層１５の一部を露出させた（図２１）。
次に、図２２に示したように、５ｋｇｆ／ｃｍ２程度の圧力の液流でスパイク状ＢＣＢ硬化部を除去した（図２２）。次に、図２３に示したように、表面にＳｉＯ２からなるパッシベーション（ＰＳＶ）膜４２を形成し、素子分離端部、露出した活性層１４の側面を被覆し、第一クラッド層１３および第二クラッド層１５の一部が露出するように加工したＰＳＶパターン膜を作製した（図２３）。
次に、図２４に示したように、パッシベーション膜４２の露出部にＡｕ系の電極４４を形成し、熱処理を施してオーミック接触させた（図２４）。
（比較例）
比較例として、エピタキシャル層の表面に対し、粗面化エッチングを行わない例を示す。
比較例として、エピタキシャル層の表面に対し、粗面化エッチングを行わない例を示す。
まず、図２５に示したように、第一導電型のＧａＡｓ出発基板１１１上に、第一導電型のＧａＡｓバッファ層積層後、第一導電型のＧａｘＩｎ１－ｘＰ（０．４≦ｘ≦０．６）第一エッチストップ層を０．３μｍ、第一導電型のＧａＡｓ第二エッチストップ層を０．３μｍエピタキシャル成長し、エッチストップ層１１２とした。さらに、第一導電型の（ＡｌｙＧａ１－ｙ）ｘＩｎ１－ｘＰ（０．４≦ｘ≦０．６，０＜ｙ≦１）第一クラッド層１１３を１．０μｍ、ノンドープの（ＡｌｙＧａ１－ｙ）ｘＩｎ１－ｘＰ（０．４≦ｘ≦０．６，０≦ｙ≦０．６）活性層１１４、第二導電型の（ＡｌｙＧａ１－ｙ）ｘＩｎ１－ｘＰ（０．４≦ｘ≦０．６，０＜ｙ≦１）第二クラッド層１１５を１．０μｍ、第二導電型のＧａＩｎＰ中間層（不図示）を０．１μｍ、第二導電型のＧａＰ窓層１１６を４μｍ、順次成長し、化合物半導体機能層（エピタキシャル機能層）１１８としての発光素子構造を有するエピタキシャルウェーハ１２０を準備した（図２５）。
次に、図２６、２７に示したように、エピタキシャルウェーハ１２０上に可視光透過性熱硬化型接合部材１２４としてベンゾシクロブテン（ＢＣＢ）をスピンコートし（図２６）、被接合ウェーハであるサファイアウェーハ（可視光透過性基板１３１）と対向させて重ね合わせ、熱圧着することでエピタキシャルウェーハ１２０とサファイアウェーハ１３１とをＢＣＢ１２４を介して接合したエピタキシャル接合基板を作製した（図２７）。スピンコートにてＢＣＢ１２４を塗布する際、膜厚は０．６μｍとした。
次に、図２８に示したように、ＧａＡｓ出発基板１１１をウェットエッチングで除去（図２８）した。次に、図２９に示したように、第一エッチストップ層を露出させ、エッチャントを切り替えて第二エッチストップ層を除去して第一クラッド層を露出させることによりエッチストップ層１１２を除去し（図２９）、ＤＨ層と窓層のみを保持するエピタキシャル接合基板を作製した。
次に、図３０に示したように、フォトリソグラフィー法にて、マスクを形成し、第一クラッド層１１３からＧａＰ窓層１１６までをエッチングし、素子分離溝を形成する素子分離工程と、第二クラッド層１１５の一部が露出するエッチング工程を実施した（図３０）。
次に、図３１に示したように、表面にＳｉＯ２からなるパッシベーション（ＰＳＶ）膜１４２を形成し、素子分離端部、露出した活性層１１４の側面を被覆し、第一クラッド層１１３および第二クラッド層１１５の一部が露出するように加工したＰＳＶパターン膜を作製した（図３１）。
次に、図３２に示したように、パッシベーション膜１４２の露出部にＡｕ系の電極１４４を形成し、熱処理を施してオーミック接触させた（図３２）。
なお、ダイス表面の粗さはＲａ＝０．０１７であった。パッシベーション膜１１４、電極１４４に関しては、実施例と同様である。
（実施例と比較例との比較）
図３３に、電流密度が８［Ａ／ｃｍ２］の場合における、マイクロＬＥＤサイズ（素子の一辺の大きさで表示）と外部量子効率（発光効率）の関係を示す。比較例においては、マイクロＬＥＤサイズが小さくなるにつれて急速に発光効率が低下しているが、実施例１、２においては、低下の程度がおだやかになっていることが分かる。
図３３に、電流密度が８［Ａ／ｃｍ２］の場合における、マイクロＬＥＤサイズ（素子の一辺の大きさで表示）と外部量子効率（発光効率）の関係を示す。比較例においては、マイクロＬＥＤサイズが小さくなるにつれて急速に発光効率が低下しているが、実施例１、２においては、低下の程度がおだやかになっていることが分かる。
特に、素子の一辺が１００μｍ以下、さらには５０μｍ以下の場合に、本発明による輝度の低下防止効果が顕著であることがわかる。
なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。
１１…出発基板、 １２…エッチストップ層、
１３…第一クラッド層、 １４…活性層、 １５…第二クラッド層、 １６…窓層、
１６ａ…粗面、 １６ｂ…粗面、
１８…化合物半導体機能層、 ２０…エピタキシャルウェーハ、
２１…素子分離溝、
２４…可視光透過性熱硬化型接合材、
３０…接合基板、 ３１…可視光透過性基板、
４２…パッシベーション膜、 ４４…電極。
１３…第一クラッド層、 １４…活性層、 １５…第二クラッド層、 １６…窓層、
１６ａ…粗面、 １６ｂ…粗面、
１８…化合物半導体機能層、 ２０…エピタキシャルウェーハ、
２１…素子分離溝、
２４…可視光透過性熱硬化型接合材、
３０…接合基板、 ３１…可視光透過性基板、
４２…パッシベーション膜、 ４４…電極。
Claims (9)
- 出発基板上にエッチストップ層をエピタキシャル成長する工程と、
前記エッチストップ層上に化合物半導体機能層を有するエピタキシャル層をエピタキシャル成長することによりエピタキシャルウェーハを作製する工程と、
前記化合物半導体機能層に素子を形成するための分離溝をドライエッチング法にて形成する工程と、
前記エピタキシャル層の前記出発基板とは反対側の表面に対し、粗面化エッチングを行うことで、前記エピタキシャル層の表面の表面粗さを算術平均粗さＲａで０．１μｍ以上とする工程と、
前記エピタキシャル層と異なる材料である可視光透過性基板を、前記エピタキシャルウェーハの前記出発基板とは反対の表面と、可視光透過性熱硬化性接合材を介して接合する工程と、
前記出発基板を除去する工程と
を有することを特徴とする接合型半導体ウェーハの製造方法。 - 前記粗面化エッチングを、前記分離溝の形成より前に行うことを特徴とする請求項１に記載の接合型半導体ウェーハの製造方法。
- 前記粗面化エッチングを、前記分離溝の形成より後に行うことを特徴とする請求項１に記載の接合型半導体ウェーハの製造方法。
- 前記化合物半導体機能層に前記分離溝を形成することにより、前記素子の一辺を１００μｍ以下とすることを特徴とする請求項１から請求項３のいずれか１項に記載の接合型半導体ウェーハの製造方法。
- 前記素子を、発光層と窓層を有するマイクロＬＥＤ構造体とすることを特徴とする請求項１から請求項４のいずれか１項に記載の接合型半導体ウェーハの製造方法。
- 前記粗面化エッチングを、酢酸溶液、フッ酸溶液、ヨウ素溶液のうち、少なくとも２種類を混合した溶液を用いて行うことを特徴とする請求項１から請求項５のいずれか１項に記載の接合型半導体ウェーハの製造方法。
- 前記可視光透過性基板を、サファイア、石英、ガラス、ＳｉＣ、ＬｉＴａＯ３、ＬｉＮｂＯ３のいずれかとすることを特徴とする請求項１から請求項６のいずれか１項に記載の接合型半導体ウェーハの製造方法。
- 前記可視光透過性熱硬化性接合材を、ベンゾシクロブテン、シリコーン樹脂、エポキシ樹脂、スピンオングラス、ポリイミド、フッ素樹脂のいずれか一種類以上の材料とすることを特徴とする請求項１から請求項７のいずれか１項に記載の接合型半導体ウェーハの製造方法。
- 前記可視光透過性熱硬化性接合材の厚さを、０．０１μｍ以上０．６μｍ以下とすることを特徴とする請求項１から請求項８のいずれか１項に記載の接合型半導体ウェーハの製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2021197075A JP7136311B1 (ja) | 2021-12-03 | 2021-12-03 | 接合型半導体ウェーハの製造方法 |
| PCT/JP2022/044259 WO2023100952A1 (ja) | 2021-12-03 | 2022-11-30 | 接合型半導体ウェーハの製造方法 |
| TW111146133A TW202331795A (zh) | 2021-12-03 | 2022-12-01 | 接合型半導體晶圓的製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2021197075A JP7136311B1 (ja) | 2021-12-03 | 2021-12-03 | 接合型半導体ウェーハの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP7136311B1 true JP7136311B1 (ja) | 2022-09-13 |
| JP2023083004A JP2023083004A (ja) | 2023-06-15 |
Family
ID=83271744
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2021197075A Active JP7136311B1 (ja) | 2021-12-03 | 2021-12-03 | 接合型半導体ウェーハの製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JP7136311B1 (ja) |
| TW (1) | TW202331795A (ja) |
| WO (1) | WO2023100952A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2024080013A1 (ja) * | 2022-10-12 | 2024-04-18 | 信越半導体株式会社 | 接合ウェーハの接合不良部除去方法及び接合ウェーハの製造方法 |
Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003162231A (ja) | 2001-11-26 | 2003-06-06 | Sony Corp | 素子の製造方法、素子の配列方法及び画像表示装置の製造方法 |
| JP2005317663A (ja) | 2004-04-27 | 2005-11-10 | Shin Etsu Handotai Co Ltd | 発光素子の製造方法及び発光素子 |
| CN1773736A (zh) | 2004-11-11 | 2006-05-17 | 国联光电科技股份有限公司 | 覆晶式的发光二极管及其制作方法 |
| JP2013211443A (ja) | 2012-03-30 | 2013-10-10 | Toyohashi Univ Of Technology | 発光装置の製造方法 |
| WO2014020906A1 (ja) | 2012-07-30 | 2014-02-06 | 住友化学株式会社 | 複合基板の製造方法および半導体結晶層形成基板の製造方法 |
| JP2021027301A (ja) | 2019-08-08 | 2021-02-22 | 信越半導体株式会社 | 半導体基板の仮接合方法 |
| US20210066551A1 (en) | 2019-08-29 | 2021-03-04 | Quanzhou Sanan Semiconductor Technology Co., Ltd. | Flip-chip light emitting device and production method thereof |
| US20210313486A1 (en) | 2019-11-26 | 2021-10-07 | Tianjin Sanan Optoelectronics Co., Ltd. | Infrared light-emitting diode |
-
2021
- 2021-12-03 JP JP2021197075A patent/JP7136311B1/ja active Active
-
2022
- 2022-11-30 WO PCT/JP2022/044259 patent/WO2023100952A1/ja unknown
- 2022-12-01 TW TW111146133A patent/TW202331795A/zh unknown
Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003162231A (ja) | 2001-11-26 | 2003-06-06 | Sony Corp | 素子の製造方法、素子の配列方法及び画像表示装置の製造方法 |
| JP2005317663A (ja) | 2004-04-27 | 2005-11-10 | Shin Etsu Handotai Co Ltd | 発光素子の製造方法及び発光素子 |
| CN1773736A (zh) | 2004-11-11 | 2006-05-17 | 国联光电科技股份有限公司 | 覆晶式的发光二极管及其制作方法 |
| JP2013211443A (ja) | 2012-03-30 | 2013-10-10 | Toyohashi Univ Of Technology | 発光装置の製造方法 |
| WO2014020906A1 (ja) | 2012-07-30 | 2014-02-06 | 住友化学株式会社 | 複合基板の製造方法および半導体結晶層形成基板の製造方法 |
| JP2021027301A (ja) | 2019-08-08 | 2021-02-22 | 信越半導体株式会社 | 半導体基板の仮接合方法 |
| US20210066551A1 (en) | 2019-08-29 | 2021-03-04 | Quanzhou Sanan Semiconductor Technology Co., Ltd. | Flip-chip light emitting device and production method thereof |
| US20210313486A1 (en) | 2019-11-26 | 2021-10-07 | Tianjin Sanan Optoelectronics Co., Ltd. | Infrared light-emitting diode |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2024080013A1 (ja) * | 2022-10-12 | 2024-04-18 | 信越半導体株式会社 | 接合ウェーハの接合不良部除去方法及び接合ウェーハの製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| TW202331795A (zh) | 2023-08-01 |
| WO2023100952A1 (ja) | 2023-06-08 |
| JP2023083004A (ja) | 2023-06-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| WO2023074423A1 (ja) | 接合型半導体ウェーハの製造方法 | |
| US20090072243A1 (en) | Compound semiconductor device and method for fabricating compound semiconductor | |
| US20200168765A1 (en) | High brightness light emitting device with small size | |
| WO2023100952A1 (ja) | 接合型半導体ウェーハの製造方法 | |
| JPH06236919A (ja) | Ｃｍｏｓ装置用平坦化分離方法 | |
| US8809085B2 (en) | Method for manufacturing nitride semiconductor device | |
| TWI446578B (zh) | 發光元件及其製法 | |
| WO2015035736A1 (zh) | 一种半导体发光器件的制备方法 | |
| CN110581206A (zh) | 一种GaN基Micro-LED及其制备方法 | |
| CN110600990B (zh) | 一种基于柔性衬底的GaN基激光器与HEMT的器件转移制备方法 | |
| CN110600470B (zh) | 一种GaN基激光器和AlGaN/GaN HEMT集成器件制备方法 | |
| US8659040B2 (en) | Semiconductor light-emitting device and process for production thereof | |
| JP7367743B2 (ja) | 接合型半導体ウェーハの製造方法 | |
| JP7272412B1 (ja) | 接合型半導体ウェーハの製造方法 | |
| WO2012071763A1 (zh) | 用于集成电路的衬底及其形成方法 | |
| CN118160065A (zh) | 接合型半导体晶圆的制造方法 | |
| WO2024116553A1 (ja) | マイクロｌｅｄ素子 | |
| CN111192820A (zh) | 自对准竖直固态装置制造和集成方法 | |
| WO2024111396A1 (ja) | マイクロｌｅｄ構造体及びその製造方法 | |
| CN111223928A (zh) | 栅指渐宽式GaN FinFET结构及其制备方法 | |
| WO2023136003A1 (ja) | マイクロｌｅｄ構造体を有するウェーハ、マイクロｌｅｄ構造体を有するウェーハの製造方法およびマイクロｌｅｄ構造体を有する接合型半導体ウェーハの製造方法 | |
| JP2024077799A (ja) | マイクロｌｅｄ素子 | |
| JP2024076252A (ja) | マイクロｌｅｄ構造体及びその製造方法 | |
| TW202414515A (zh) | 微型led用接合型晶圓的製造方法 | |
| JP2007027164A (ja) | 半導体発光装置の製造方法及び半導体発光装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20220512 |
|
| A871 | Explanation of circumstances concerning accelerated examination |
Free format text: JAPANESE INTERMEDIATE CODE: A871 Effective date: 20220512 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20220531 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20220722 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20220802 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20220815 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 7136311 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |