WO2023074423A1 - 接合型半導体ウェーハの製造方法 - Google Patents

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WO2023074423A1
WO2023074423A1 PCT/JP2022/038473 JP2022038473W WO2023074423A1 WO 2023074423 A1 WO2023074423 A1 WO 2023074423A1 JP 2022038473 W JP2022038473 W JP 2022038473W WO 2023074423 A1 WO2023074423 A1 WO 2023074423A1
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bonded
substrate
semiconductor wafer
epitaxial
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PCT/JP2022/038473
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順也 石崎
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信越半導体株式会社
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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H—ELECTRICITY
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    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy

Definitions

  • the present invention relates to a method for manufacturing a bonded semiconductor wafer.
  • the technology of separating only the semiconductor functional layer such as the epitaxial functional layer from the starting substrate and transferring it to another substrate is important for alleviating the restrictions caused by the physical properties of the starting substrate and increasing the degree of freedom in device system design.
  • Patent Document 1 discloses a technique of thermocompression bonding a semiconductor epitaxial substrate and a temporary support substrate via a dielectric layer and a technique of separating the temporary support substrate and the epitaxial functional layer by wet etching.
  • Patent Document 2 discloses a technique of forming element isolation grooves to expose a sacrificial layer, performing bonding, and performing sacrificial layer etching to separate the starting substrate.
  • the bonding material must be a solid material.
  • the bonding interface is formed of a flexible or liquid material, the bonding layer is deformed by the pressure during bonding and leaks into the element isolation groove.
  • the exuded bonding material fills the element isolation grooves, and as a result, the sacrificial layer, which is the purpose of forming the element isolation grooves, is covered with the bonding material, which hinders the etching of the sacrificial layer.
  • the present invention has been made in view of the above problems, and provides a method for manufacturing a bonded semiconductor wafer in which element isolation grooves are formed in an epitaxial wafer and bonded to a substrate to be bonded via a flexible bonding material. It is another object of the present invention to provide a method of manufacturing a bonded semiconductor wafer that prevents sacrificial layer etching from being hindered by a bonding material leaking into element isolation grooves.
  • the present invention has been made to achieve the above object, and fabricates an epitaxial wafer by epitaxially growing a sacrificial layer on a starting substrate and epitaxially growing an epitaxial layer having a semiconductor functional layer on the sacrificial layer. forming an element isolation trench by a selective etching method so that the sacrificial layer is exposed in a partial region of the epitaxial wafer; and forming a passivation film on a surface of the element isolation trench where at least the sacrificial layer is exposed.
  • a method for manufacturing a bonded semiconductor wafer characterized by the following is provided.
  • the substrate to be bonded is preferably made of any one of sapphire, synthetic quartz, quartz (natural quartz), glass, SiC, LiTaO 3 and LiNbO 3 .
  • Such a substrate to be bonded can be selected so as to have particularly high laser transmittance, and is suitable for the substrate to be bonded in the method for manufacturing a bonded semiconductor wafer of the present invention.
  • thermosetting bonding material is preferably one or more of silicone resin, epoxy resin, benzocyclobutene, spin-on glass, polyimide, and fluororesin.
  • thermosetting bonding material such as these can be suitably used as a bonding material in a method for manufacturing a bonded semiconductor wafer.
  • the thickness of the thermosetting bonding material is preferably 0.01 ⁇ m or more and 0.6 ⁇ m or less.
  • thermosetting bonding material may not be thermoset.
  • thermosetting bonding material is not thermally cured, it can be easily peeled off.
  • the passivation film is a silicon oxide film.
  • the passivation film used in the present invention is a silicon oxide film, it can be formed and removed relatively easily.
  • etching for removing the silicon oxide film can be combined with sacrificial layer etching by using a fluorine-based solution.
  • the bonding semiconductor wafer is used for micro LEDs.
  • the method for manufacturing a bonded semiconductor wafer of the present invention is particularly advantageous when manufacturing small-sized devices such as those used in micro LEDs.
  • the method of manufacturing a bonded semiconductor wafer of the present invention in the method of manufacturing a bonded semiconductor wafer, element isolation grooves are formed in an epitaxial wafer, and a substrate to be bonded is bonded via a flexible thermosetting bonding material. , the presence of the passivation film can prevent the bonding material from leaking into the element isolation groove and hindering the etching of the sacrificial layer. Therefore, in the bonded semiconductor wafer, the yield of device manufacturing can be improved.
  • FIG. 4 is a schematic cross-sectional view showing another part of the first embodiment of the method for manufacturing a bonded semiconductor wafer of the present invention
  • FIG. 4 is a schematic cross-sectional view showing another part of the first embodiment of the method for manufacturing a bonded semiconductor wafer of the present invention
  • FIG. 4 is a schematic cross-sectional view showing another part of the first embodiment of the method for manufacturing a bonded semiconductor wafer of the present invention
  • FIG. 4 is a schematic cross-sectional view showing another part of the first embodiment of the method for manufacturing a bonded semiconductor wafer of the present invention
  • FIG. 4 is a schematic cross-sectional view showing another part of the first embodiment of the method for manufacturing a bonded semiconductor wafer of the present invention
  • FIG. 4 is a schematic cross-sectional view showing another part of the first embodiment of the method for manufacturing a bonded semiconductor wafer of the present invention
  • FIG. 4 is a schematic cross-sectional view showing another part of the first embodiment of the method for manufacturing a bonded semiconductor wafer of the present invention
  • FIG. 4 is a schematic cross-sectional view showing another part of the first embodiment of the method for manufacturing a bonded semiconductor wafer of the present invention
  • FIG. 4 is a schematic cross-sectional view showing another part of the first embodiment of the method for manufacturing a bonded semiconductor wafer of the present invention
  • FIG. 4 is a schematic cross-sectional view showing another part of the first embodiment of the method for manufacturing a bonded semiconductor wafer of the present invention
  • FIG. 4 is a schematic cross-sectional view showing another part of the first embodiment of the method for manufacturing a bonded semiconductor wafer of the present invention
  • FIG. 4 is a schematic cross-sectional view showing another part of the first embodiment of the method for manufacturing a bonded semiconductor wafer of
  • FIG. 4 is a schematic cross-sectional view showing another part of the first embodiment of the method for manufacturing a bonded semiconductor wafer of the present invention.
  • BRIEF DESCRIPTION OF THE DRAWINGS It is a schematic sectional drawing of an example of the bonding-type semiconductor wafer obtained by 1st embodiment of the manufacturing method of the bonding-type semiconductor wafer of this invention. It is a schematic sectional drawing which shows a part of 2nd embodiment of the manufacturing method of the bonding type semiconductor wafer of this invention. It is a schematic sectional view showing another part of the second embodiment of the method for manufacturing a bonded semiconductor wafer of the present invention. It is a schematic sectional view showing another part of the second embodiment of the method for manufacturing a bonded semiconductor wafer of the present invention.
  • FIG. 1 It is a schematic sectional view showing another part of the second embodiment of the method for manufacturing a bonded semiconductor wafer of the present invention. It is a schematic sectional view showing another part of the second embodiment of the method for manufacturing a bonded semiconductor wafer of the present invention. It is a schematic sectional view showing another part of the second embodiment of the method for manufacturing a bonded semiconductor wafer of the present invention. It is a schematic sectional view showing another part of the second embodiment of the method for manufacturing a bonded semiconductor wafer of the present invention. FIG.
  • FIG. 2 is a schematic cross-sectional view of an example of a bonded semiconductor wafer obtained in a second embodiment of the method for manufacturing a bonded semiconductor wafer of the present invention; It is a schematic sectional view showing a part of the third embodiment of the method for manufacturing a bonded semiconductor wafer of the present invention.
  • FIG. 4 is a schematic cross-sectional view showing another part of the third embodiment of the method for manufacturing a bonded semiconductor wafer of the present invention;
  • FIG. 4 is a schematic cross-sectional view showing another part of the third embodiment of the method for manufacturing a bonded semiconductor wafer of the present invention;
  • FIG. 4 is a schematic cross-sectional view showing another part of the third embodiment of the method for manufacturing a bonded semiconductor wafer of the present invention;
  • FIG. 4 is a schematic cross-sectional view showing another part of the third embodiment of the method for manufacturing a bonded semiconductor wafer of the present invention;
  • FIG. 4 is a schematic cross-sectional view showing another part of the third embodiment of the method for manufacturing a bonded semiconductor wafer of the present invention
  • FIG. 4 is a schematic cross-sectional view showing another part of the third embodiment of the method for manufacturing a bonded semiconductor wafer of the present invention
  • FIG. 4 is a schematic cross-sectional view showing another part of the third embodiment of the method for manufacturing a bonded semiconductor wafer of the present invention
  • FIG. 4 is a schematic cross-sectional view showing another part of the third embodiment of the method for manufacturing a bonded semiconductor wafer of the present invention
  • FIG. 4 is a schematic cross-sectional view showing another part of the third embodiment of the method for manufacturing a bonded semiconductor wafer of the present invention
  • FIG. 4 is a schematic cross-sectional view showing another part of the third embodiment of the method for manufacturing a bonded semiconductor wafer of the present invention
  • FIG. 4 is a schematic cross-sectional view showing another part of the third embodiment of the method for manufacturing a bonded semiconductor wafer of
  • FIG. 4 is a schematic cross-sectional view showing another part of the third embodiment of the method for manufacturing a bonded semiconductor wafer of the present invention
  • FIG. 4 is a schematic cross-sectional view showing another part of the third embodiment of the method for manufacturing a bonded semiconductor wafer of the present invention
  • FIG. 4 is a schematic cross-sectional view showing another part of the third embodiment of the method for manufacturing a bonded semiconductor wafer of the present invention
  • FIG. 3 is a schematic cross-sectional view of an example of a bonded semiconductor wafer obtained in a third embodiment of the method for manufacturing a bonded semiconductor wafer of the present invention
  • It is a schematic sectional view showing a part of the fourth embodiment of the method for manufacturing a bonded semiconductor wafer of the present invention.
  • FIG. 10 is a schematic cross-sectional view of an example of a bonded semiconductor wafer obtained in a fourth embodiment of the method for manufacturing a bonded semiconductor wafer of the present invention. It is a schematic sectional drawing which shows a part of manufacturing method of the bonding-type semiconductor wafer of a comparative example. It is a schematic sectional drawing which shows another part of the manufacturing method of the bonding-type semiconductor wafer of a comparative example.
  • the present invention comprises the steps of epitaxially growing a sacrificial layer on a starting substrate, epitaxially growing an epitaxial layer having a semiconductor functional layer on the sacrificial layer to fabricate an epitaxial wafer, and selectively etching the epitaxial wafer. forming a device isolation trench so that the sacrificial layer is exposed in a partial region; forming a passivation film on at least a surface of the device isolation trench where the sacrificial layer is exposed; and the epitaxial layer of the epitaxial wafer.
  • a method for manufacturing a bonded semiconductor wafer comprising: separating the starting substrate and the epitaxial layer by supplying an etchant to the device isolation groove of the bonded substrate to etch the sacrificial layer. be.
  • each layer is formed on a starting substrate 11 to form each layer to fabricate an epitaxial wafer 20 .
  • an epitaxial layer having the sacrificial layer 12 and the semiconductor functional layer 18 is produced. More specifically, each layer can be epitaxially grown as follows.
  • a sacrificial layer 12 is epitaxially grown on a starting substrate 11 made of, for example, GaAs of the first conductivity type.
  • the sacrificial layer 12 is formed, for example, by depositing a first conductivity type GaAs buffer layer and then growing a first conductivity type GaInP first etch stop layer and a first conductivity type GaAs second etch stop layer. be able to.
  • second conductivity type GaP window layer 16 is sequentially grown to prepare epitaxial wafer 20 having a light emitting device structure as semiconductor functional layer (epitaxial functional layer) 18 .
  • the first clad layer 13 to the second clad layer 15 are referred to as a double hetero (DH) structure (FIG. 1).
  • the material of the semiconductor functional layer (epitaxial functional layer) 18 is not limited to these.
  • the semiconductor functional layer 18 can have a light-emitting device structure as described above, and in that case, the method of manufacturing a bonded semiconductor wafer according to the present invention can be particularly suitably applied.
  • element isolation grooves 21 are formed by selective etching so that the sacrificial layer 12 is exposed in a partial region of the epitaxial wafer 20 . More specifically, a mask is formed by a photolithographic method, the GaP window layer 16 to at least the first cladding layer 13 is etched (selective etching), and an element isolation step is performed to form an element isolation trench 21 ( Figure 2).
  • FIG. 2 illustrates a state in which the sacrificial layer 12 is exposed (exposed portion 12a) and not etched
  • the state is not limited to this.
  • the sacrificial layer 12 may be etched over the isolation pattern, and the depth of the etching groove may reach the starting substrate 11 . Even in such a state, the sacrificial layer 12 is exposed as part of the side surfaces of the isolation pattern.
  • the present invention can also be applied in such cases.
  • a passivation film 22 is formed on at least the surfaces (exposed portions 12a) of the isolation trenches 21 where the sacrificial layer 12 is exposed. More specifically, as shown in FIG. 3, passivation (silicon oxide film) such as SiO 2 (silicon oxide film) is formed on the surface forming the outermost surface of the wafer (in the case of FIG. 3, the surface of the window layer 16) and inside the element isolation trenches 21. PSV) film 22 can be formed (FIG. 3).
  • SiO 2 silicon oxide film
  • a PSV pattern substrate is fabricated by removing the passivation film 22 in regions other than the inside of the isolation grooves 21 (FIG. 4).
  • the bonding material seeps into the element isolation grooves 21 when bonding substrates to be bonded (bonded wafers) through the bonding material, as will be described later. , it is possible to prevent sacrificial layer etching from being hindered due to the grooves being blocked by the bonding material.
  • the epitaxial layer having the semiconductor functional layer 18 of the epitaxial wafer 20 and the bonded substrate 31 transparent to visible light are bonded via a thermosetting bonding material 24.
  • the bonding substrate 30 is manufactured. More specifically, first, as shown in FIG. 5, the epitaxial wafer is spin-coated with, for example, benzocyclobutene (BCB) as a thermosetting bonding material (FIG. 5). Next, as shown in FIG. 6, the epitaxial wafer 20 and the sapphire wafer 31 are bonded to each other by thermally compressing the epitaxial wafer 20 and the sapphire wafer 31 with a thermosetting bonding material 24 (BCB).
  • BCB benzocyclobutene
  • a junction substrate (epitaxial junction substrate) 30 is produced by bonding via (FIG. 6).
  • the thermosetting bonding material (BCB) is applied by spin coating, the designed film thickness is preferably 0.01 ⁇ m or more and 0.6 ⁇ m or less.
  • the thermosetting bonding material 24 may not be thermoset. If the thermosetting bonding material 24 is not thermally cured, it can be easily peeled off.
  • the substrate to be bonded 31 is not limited to sapphire, and any material can be selected as long as it ensures flatness and has a low absorption rate of excimer laser light.
  • synthetic quartz, quartz (natural quartz), glass, SiC, LiTaO 3 and LiNbO 3 can be selected.
  • thermosetting bonding material 24 is not limited to BCB, and any material can be selected as long as it has thermosetting properties.
  • BCB silicone resin, epoxy resin, spin-on-glass (SOG), polyimide (PI), fluorine resin, and the like may be used.
  • fluororesin an amorphous fluororesin such as CYTOP (registered trademark) can be used.
  • the passivation film 22 of the bonding substrate 30 is removed by etching. More specifically, for example, the passivation film 22 can be etched with a fluorine-based solution (FIG. 7). In the example of FIG. 7, the etchant is supplied from a direction nearly perpendicular to the paper surface. By this etching, the passivation film 22 is removed to expose the device isolation grooves 21 .
  • the starting substrate 11 and the epitaxial layer are separated by supplying an etchant to the isolation grooves 21 of the bonding substrate 30 to etch the sacrificial layer 12. do. More specifically, the starting substrate 11 can be peeled off by etching the sacrificial layer 12 with a fluorine-based solution (FIG. 8).
  • a fluorine-based solution FOG. 8
  • the passivation film removing process and the sacrificial layer etching process are described as separate processes as shown in FIGS. 7 and 8, both the passivation film 22 and the sacrificial layer 12 are selectively etched with a fluorine-based solution.
  • a material that is selectively etched with a fluorine-based solution as the passivation film 22 is, for example, SiO 2 as described above.
  • Materials selectively etched with a fluorine-based solution for the sacrificial layer 12 are, for example, GaInP and GaAs as described above.
  • the bonded semiconductor wafer 35 can be manufactured.
  • the bonded semiconductor wafer 35 shown in FIG. 8 can be used for micro LEDs.
  • the electrodes and the like of each element can be formed successively as follows.
  • a passivation (PSV) film 42 such as SiO 2 is formed on the surface to cover the ends of the isolation grooves 21 and the exposed side surfaces of the active layer 14, and the first cladding layer 13 And a PSV pattern film processed so that a part of the second clad layer 15 is exposed is produced (FIG. 10).
  • PSV passivation
  • an electrode 44 is formed on the exposed portion of the passivation film 42, and heat treatment is performed to realize ohmic contact (FIG. 11).
  • each layer is epitaxially grown as follows.
  • a sacrificial layer 12 is epitaxially grown on a starting substrate 11 made of, for example, GaAs of the first conductivity type.
  • the sacrificial layer 12 is formed, for example, by depositing a first conductivity type GaAs buffer layer and then growing a first conductivity type GaInP first etch stop layer and a first conductivity type GaAs second etch stop layer. be able to.
  • second conductivity type GaP window layer 16 is sequentially grown to prepare epitaxial wafer 20 having a light emitting device structure as semiconductor functional layer (epitaxial functional layer) 18 .
  • semiconductor functional layer (epitaxial functional layer) 18 is sequentially grown from the first clad layer 13 to the second clad layer 15 .
  • the material of the semiconductor functional layer (epitaxial functional layer) 18 is not limited to these.
  • the semiconductor functional layer 18 can have a light emitting device structure as described above.
  • element isolation trenches 21 are formed in a partial region of the epitaxial wafer 20 by selective etching so that the sacrificial layer 12 is exposed. More specifically, a mask is formed by a photolithographic method, the GaP window layer 16 to at least the first cladding layer 13 is etched (selective etching), and an element isolation step is performed to form an element isolation groove 21 ( Figure 13). This exposes the sacrificial layer 12 (exposed portion 12a).
  • thermosetting bonding material such as benzocyclobutene (BCB) is spin-coated on the epitaxial wafer 20 (FIG. 14), and heat is applied at 250° C. for 1 hour to cure the BCB film.
  • the cured thermosetting bonding material is shown as a cured bonding material 25).
  • the hardened bonding material (hardened BCB portion) 25 in the isolation groove 21 is partially removed by photolithography to form an opening 26, exposing the exposed portion 12a of the sacrificial layer 12. (Fig. 15).
  • a passivation (PSV) film 22 such as SiO 2 is formed on the surface (FIG. 16), and as shown in FIG. A substrate is produced (FIG. 17).
  • PSV passivation
  • the epitaxial wafer is spin-coated with benzocyclobutene (BCB) as a thermosetting bonding material 24 (FIG. 18).
  • BCB benzocyclobutene
  • thermosetting bonding material 24 (BCB)
  • the designed film thickness is preferably 0.01 ⁇ m or more and 0.6 ⁇ m or less.
  • the substrate to be bonded 31 is not limited to sapphire, and any material can be selected as long as it ensures flatness and has a low absorption rate of excimer laser light.
  • synthetic quartz, quartz (natural quartz), glass, SiC, LiTaO 3 and LiNbO 3 can be selected.
  • thermosetting bonding material 24 is not limited to BCB, and any material can be selected as long as it has thermosetting properties.
  • BCB silicone resin, epoxy resin, spin-on-glass (SOG), polyimide (PI), fluorine resin, and the like may be used.
  • the passivation film 22 of the bonding substrate 50 is removed by etching. More specifically, for example, the passivation film 22 can be etched with a fluorine-based solution (FIG. 20). In the example of FIG. 20, the etchant is supplied from a direction nearly perpendicular to the paper surface. By this etching, the passivation film 22 is removed to expose the device isolation grooves 21 .
  • the starting substrate 11 and the epitaxial layer are separated by supplying an etchant to the isolation grooves 21 of the bonding substrate 50 to etch the sacrificial layer 12. do. More specifically, as shown in FIG. 21, the starting substrate 11 is removed by etching the sacrificial layer 12 with a fluorine-based solution (FIG. 21). 21 and 22, the passivation film removing step and the sacrificial layer etching step are described as separate steps, but both the passivation film 22 and the sacrificial layer 12 are selectively etched with a fluorine-based solution. In effect, it can be done as a series of steps by selecting materials that
  • the bonded semiconductor wafer 55 can be manufactured.
  • the bonded semiconductor wafer 55 shown in FIG. 21 can be used for micro LEDs.
  • the electrodes and the like of each element can be formed successively as follows.
  • the spike-like cured bonding material 25 (BCB cured portion) is physically removed by a method such as lift-off (FIG. 23).
  • the spike-shaped hardened bonding material 25 (BCB hardened portion) can be removed with a liquid flow having a pressure of about 5 kgf/cm 2 , but the method is not limited to this method. etching) method may be used. In the ashing method and the RIE method, the hardened bonding material 25 (BCB hardened film) is isotropically eroded. With trimming, it is possible to remove only the spiked BCB hardening.
  • a passivation (PSV) film 42 such as SiO 2 is formed on the surface to cover the exposed side surfaces of the active layer 14, and the first cladding layer 13 and part of the second cladding layer 15 are covered.
  • a PSV pattern film processed so as to be exposed is produced (FIG. 24).
  • an electrode 44 is formed on the exposed portion of the passivation film 42, and heat treatment is performed to realize ohmic contact (FIG. 25).
  • each layer is epitaxially grown as follows.
  • a sacrificial layer 12 is epitaxially grown on a starting substrate 11 made of, for example, GaAs of the first conductivity type.
  • the sacrificial layer 12 is formed, for example, by depositing a first conductivity type GaAs buffer layer and then growing a first conductivity type GaInP first etch stop layer and a first conductivity type GaAs second etch stop layer. be able to.
  • second conductivity type GaP window layer 16 is sequentially grown to prepare epitaxial wafer 20 having a light emitting device structure as semiconductor functional layer (epitaxial functional layer) 18 .
  • semiconductor functional layer (epitaxial functional layer) 18 is sequentially grown from the first clad layer 13 to the second clad layer 15 .
  • the material of the semiconductor functional layer (epitaxial functional layer) 18 is not limited to these.
  • the semiconductor functional layer 18 can have a light emitting device structure as described above.
  • element isolation grooves 21 are formed by selective etching so that the sacrificial layer 12 is exposed in a partial region of the epitaxial wafer 20 . More specifically, by photolithography, a mask is formed, and the GaP window layer 16 to at least the first cladding layer 13 are etched (selective etching) to form the element isolation grooves 21, thereby performing an element isolation step. (Fig. 27). This exposes the sacrificial layer 12 (exposed portion 12a).
  • thermosetting bonding member As shown in FIG. 28, for example, benzocyclobutene (BCB) as a thermosetting bonding member is spin-coated on the epitaxial wafer 20 (FIG. 28), and heat is applied at 250° C. for 1 hour to cure the BCB film.
  • the cured thermosetting bonding material is shown as a cured bonding material 25.
  • the aspect ratio of the width and depth of the element isolation trench 21 is larger than 0.1 (deep)
  • the BCB does not reach the bottom of the element isolation trench 21, and the bottom of the isolation trench 21 does not reach the bottom. , part of the DH structure and the sacrificial layer 12 are exposed.
  • the hardened bonding material 25 (hardened BCB portion) in the element isolation groove 21 is partially removed to form an opening 26, thereby exposing the sacrificial layer 12 (FIG. 29). ).
  • a passivation (PSV) film 22 such as SiO 2 was formed on the surface (FIG. 30), and then, as shown in FIG. A PSV patterned substrate is produced (FIG. 31).
  • PSV passivation
  • the epitaxial wafer 20 is spin-coated with, for example, benzocyclobutene (BCB) as a thermosetting bonding material 24 (FIG. 32), and as shown in FIG. A bonded substrate (epitaxial bonded substrate) 60 is manufactured by bonding the epitaxial wafer 20 and the sapphire wafer 31 via a thermosetting bonding material (BCB) by overlapping the wafers facing each other and thermocompression bonding.
  • BCB thermosetting bonding material
  • the designed film thickness is preferably 0.01 ⁇ m or more and 0.6 ⁇ m or less (FIG. 33).
  • the substrate to be bonded 31 is not limited to sapphire, and any material can be selected as long as it ensures flatness and has a low absorptivity of excimer laser light.
  • synthetic quartz, quartz (natural quartz), glass, SiC, LiTaO 3 and LiNbO 3 can be selected.
  • thermosetting bonding material 24 is not limited to BCB, and any material can be selected as long as it has thermosetting properties.
  • BCB silicone resin, epoxy resin, spin-on-glass (SOG), polyimide (PI), fluorine resin, and the like may be used.
  • the passivation film 22 of the bonding substrate 60 is removed by etching. More specifically, for example, the passivation film 22 can be etched with a fluorine-based solution (FIG. 34). In the example of FIG. 34, the etchant is supplied from a direction nearly perpendicular to the paper surface. By this etching, the passivation film 22 is removed to expose the device isolation grooves 21 .
  • the starting substrate 11 and the epitaxial layer are separated by supplying an etchant to the device isolation grooves 21 of the bonding substrate 60 to etch the sacrificial layer 12. do. More specifically, as shown in FIG. 35, the starting substrate 11 is removed by etching the sacrificial layer 12 with a fluorine-based solution (FIG. 35). As shown in FIGS. 34 and 35, the passivation film removing step and the sacrificial layer etching step are described as separate steps, but both the passivation film 22 and the sacrificial layer 12 are selectively etched with a fluorine-based solution. In effect, it can be done as a series of steps by selecting materials that
  • the bonded semiconductor wafer 65 can be manufactured.
  • the bonded semiconductor wafer 65 shown in FIG. 35 can be used for micro LEDs.
  • the electrodes and the like of each element can be formed successively as follows.
  • FIG. 36 a portion of the second clad layer 15 is exposed by photolithography (FIG. 36).
  • a passivation (PSV) film 42 such as SiO 2 is formed on the surface to cover the ends of the device isolation grooves 21 and the exposed side surfaces of the active layer 14, and the first cladding layer 13 and the second cladding layer 13 are formed.
  • a PSV pattern film processed so that part of the second clad layer 15 is exposed is produced (FIG. 37).
  • an electrode 44 is formed on the exposed portion of the passivation film 42, and heat treatment is performed to realize ohmic contact (FIG. 38).
  • each layer is epitaxially grown as follows.
  • a sacrificial layer 12 is epitaxially grown on a starting substrate 11 made of, for example, GaAs of the first conductivity type.
  • the sacrificial layer 12 is formed, for example, by depositing a first conductivity type GaAs buffer layer and then growing a first conductivity type GaInP first etch stop layer and a first conductivity type GaAs second etch stop layer. be able to.
  • second conductivity type GaP window layer 16 is sequentially grown to prepare epitaxial wafer 20 having a light emitting device structure as semiconductor functional layer (epitaxial functional layer) 18 .
  • semiconductor functional layer (epitaxial functional layer) 18 is sequentially grown from the first clad layer 13 to the second clad layer 15 .
  • the material of the semiconductor functional layer (epitaxial functional layer) 18 is not limited to these.
  • the semiconductor functional layer 18 can have a light emitting device structure as described above.
  • element isolation grooves 21 are formed by selective etching so that the sacrificial layer 12 is exposed in a partial region of the epitaxial wafer 20 . More specifically, by photolithography, a mask is formed, and the GaP window layer 16 to at least the first cladding layer 13 are etched (selective etching) to form the element isolation grooves 21, thereby performing an element isolation step. (Fig. 40). This exposes the sacrificial layer 12 (exposed portion 12a).
  • benzocyclobutene (BCB) is spin-coated on the epitaxial wafer 20 as a thermosetting bonding material (FIG. 41), and heat is applied at 250° C. for 1 hour to cure the BCB film ( In the drawing, the cured thermosetting bonding material is shown as a cured bonding material 25).
  • the BCB does not completely fill the isolation trench.
  • the cured bonding material 25 (cured BCB portion) in the element isolation trench 21 is partially removed to form an opening 26 to expose the sacrificial layer 12 (FIG. 42).
  • a passivation (PSV) film 22 such as SiO 2 is formed on the surface (FIG. 43), and as shown in FIG. (Fig. 44).
  • thermosetting bonding material 24 such as benzocyclobutene (BCB) is spin-coated on the epitaxial wafer 20 (FIG. 45), and as shown in FIG.
  • the epitaxial wafer 20 and the sapphire wafer 31 are bonded to each other via a thermosetting bonding material (BCB) to fabricate a bonding substrate (epitaxial bonding substrate) 70 by superimposing them facing each other and thermally compressing them.
  • BCB thermosetting bonding material
  • the designed film thickness is preferably 0.01 ⁇ m or more and 0.6 ⁇ m or less (FIG. 46).
  • the substrate to be bonded 31 is not limited to sapphire, and any material can be selected as long as it ensures flatness and has a low absorptivity of excimer laser light.
  • synthetic quartz, quartz (natural quartz), glass, SiC, LiTaO 3 and LiNbO 3 can be selected.
  • thermosetting bonding material 24 is not limited to BCB, and any material can be selected as long as it has thermosetting properties.
  • BCB silicone resin, epoxy resin, spin-on-glass (SOG), polyimide (PI), fluorine resin, and the like may be used.
  • the passivation film 22 of the bonding substrate 70 is removed by etching. More specifically, for example, the passivation film 22 can be etched with a fluorine-based solution (FIG. 47). In the example of FIG. 47, the etchant is supplied from a direction nearly perpendicular to the paper surface. By this etching, the passivation film 22 is removed to expose the device isolation grooves 21 .
  • the starting substrate 11 and the epitaxial layer are separated by supplying an etchant to the device isolation grooves 21 of the bonding substrate 70 to etch the sacrificial layer 12. do. More specifically, as shown in FIG. 48, the starting substrate 11 is removed by etching the sacrificial layer 12 with a fluorine-based solution (FIG. 48). As shown in FIGS. 47 and 48, the passivation film removing step and the sacrificial layer etching step are described as separate steps, but both the passivation film 22 and the sacrificial layer 12 are selectively etched with a fluorine-based solution. In effect, it can be done as a series of steps by selecting materials that
  • the bonded semiconductor wafer 75 can be manufactured.
  • the bonded semiconductor wafer 75 shown in FIG. 48 can be used for micro LEDs.
  • the electrodes and the like of each element can be formed successively as follows.
  • FIG. 49 a portion of the second clad layer 15 is exposed by photolithography (FIG. 49).
  • the spike-like cured bonding material 25 (BCB cured portion) is physically removed by a method such as lift-off (FIG. 50).
  • the spike-shaped hardened BCB portion can be removed with a liquid flow having a pressure of about 5 kgf/cm 2 , but needless to say, the method is not limited to this method.
  • An ashing method may be used, or an RIE method may be used.
  • the hardened bonding material 25 (BCB hardened film) is isotropically eroded. With trimming, it is possible to remove only the spiked BCB hardening.
  • a passivation (PSV) film 42 such as SiO 2 is formed on the surface to cover the exposed side surfaces of the active layer 14, and the first cladding layer 13 and part of the second cladding layer 15 are covered.
  • a PSV pattern film processed to be exposed is produced (FIG. 51).
  • an electrode 44 is formed on the exposed portion of the passivation film 42, and heat treatment is performed to realize ohmic contact (FIG. 52).
  • Example 1 First, as shown in FIG. 1, after laminating a first conductivity type GaAs buffer layer on a first conductivity type GaAs starting substrate 11, a first conductivity type Ga x In 1-x P (0.4 ⁇ x ⁇ 0.6) A first etch stop layer of 0.3 ⁇ m and a first conductivity type GaAs second etch stop layer of 0.3 ⁇ m were epitaxially grown to form a sacrificial layer 12 . Further, the first conductivity type (Al y Ga 1-y ) x In 1-x P (0.4 ⁇ x ⁇ 0.6, 0 ⁇ y ⁇ 1) first cladding layer 13 is formed to a thickness of 1.0 ⁇ m and is non-doped.
  • a resist mask is formed by photolithography, and the first cladding layer 13 to the GaP window layer 16 are etched by dry etching using chlorine-based plasma to form element isolation trenches 21.
  • the process was carried out ( Figure 2).
  • a SiO 2 film was formed as a passivation film 22 on the surface of the window layer 16 and inside the element isolation trenches 21 (FIG. 3), and the passivation film 22 (SiO 2 film) in regions other than the element isolation trenches 21 was removed. (Fig. 4).
  • benzocyclobutene (BCB) as a thermosetting bonding material 24 is spin-coated on the epitaxial wafer 20 (FIG. 5), superimposed on a sapphire wafer as a substrate to be bonded 31, and thermally compressed to epitaxially.
  • a bonded substrate (epitaxial bonded substrate) 30 was produced by bonding the wafer 20 and the sapphire wafer 31 via the BCB 24 .
  • BCB was applied by spin coating, the designed film thickness was set to 0.6 ⁇ m (FIG. 6). After reaching a temperature of 150° C., which is the softening point of BCB, the temperature was lowered to room temperature and joined.
  • the SiO 2 film inside the isolation trench 21 was etched with a fluorine-based solution (FIG. 7).
  • the sacrificial layer 12 was etched with a fluorine-based solution to peel off the GaAs starting substrate 11 (FIG. 8).
  • a resist mask was formed by photolithography, and a portion of the second cladding layer 15 was exposed by dry etching using chlorine-based plasma (FIG. 9).
  • a SiO 2 film is formed as a passivation film 42 on the surface to cover the ends of the isolation grooves 21 and the exposed side surfaces of the active layer 14, and the first clad layer 13 and the second clad layer 15 are partly exposed. (Fig. 10).
  • an AuBe alloy layer was provided as an electrode 44 on the exposed portion of the SiO 2 film as the passivation film 42 in a region of 0.1 ⁇ m near the P-type layer, and an AuGe alloy layer was formed in a region of 0.2 ⁇ m near the N-type layer.
  • An ohmic contact was achieved by heat treatment (FIG. 11).
  • Example 2 First, as shown in FIG. 12, after stacking a first conductivity type GaAs buffer layer on a first conductivity type GaAs starting substrate 11, a first conductivity type Ga x In 1-x P (0.4 ⁇ x ⁇ 0.6) A first etch stop layer of 0.3 ⁇ m and a first conductivity type GaAs second etch stop layer of 0.3 ⁇ m were epitaxially grown to form a sacrificial layer 12 . Further, the first conductivity type (Al y Ga 1-y ) x In 1-x P (0.4 ⁇ x ⁇ 0.6, 0 ⁇ y ⁇ 1) first cladding layer 13 is formed to a thickness of 1.0 ⁇ m and is non-doped.
  • a resist mask is formed by photolithography, and the first cladding layer 13 to the GaP window layer 16 are etched by dry etching using chlorine-based plasma to form the element isolation trench 21.
  • a separation step was performed (FIG. 13).
  • BCB benzocyclobutene
  • a SiO 2 film was formed as a passivation film 22 on the surface of the window layer 16 and inside the element isolation trenches 21 (FIG. 16), and the passivation film 22 (SiO 2 film) in regions other than the element isolation trenches 21 was removed. (Fig. 17).
  • benzocyclobutene (BCB) as a thermosetting bonding material 24 is spin-coated on the epitaxial wafer 20 (FIG. 18), and is placed facing the sapphire wafer, which is the substrate to be bonded 31, and bonded by thermocompression.
  • a bonded substrate (epitaxial bonded substrate) 50 was produced by bonding the epitaxial wafer 20 and the sapphire wafer 31 via the BCB 24 .
  • BCB was applied by spin coating, the designed film thickness was set to 0.6 ⁇ m (FIG. 19).
  • the passivation film 22 (SiO 2 film) inside the isolation trench 21 was etched with a fluorine-based solution (FIG. 20).
  • the sacrificial layer 12 was etched with a fluorine-based solution to peel off the GaAs starting substrate 11 (FIG. 21).
  • a resist mask was formed by photolithography, and a portion of the second clad layer 15 was exposed by dry etching using chlorine-based plasma (FIG. 22).
  • the spike-like hardened bonding material 25 (BCB hardened portion) was removed with a liquid flow having a pressure of about 5 kgf/cm 2 (FIG. 23).
  • a SiO 2 film was formed as a passivation film 42 on the surface to cover the exposed side surface of the active layer 14 and processed so that the first clad layer 13 and the second clad layer 15 were partially exposed (FIG. 24).
  • an AuBe alloy layer was provided as an electrode 44 on the exposed portion of the SiO 2 film as the passivation film 42 in a region of 0.1 ⁇ m near the P-type layer, and an AuGe alloy layer was formed in a region of 0.2 ⁇ m near the N-type layer.
  • An ohmic contact was achieved by heat treatment (FIG. 25).
  • Example 3 First, as shown in FIG. 26, after stacking a first conductivity type GaAs buffer layer on a first conductivity type GaAs starting substrate 11, a first conductivity type Ga x In 1-x P (0.4 ⁇ x ⁇ 0.6) A first etch stop layer of 0.3 ⁇ m and a first conductivity type GaAs second etch stop layer of 0.3 ⁇ m were epitaxially grown to form a sacrificial layer 12 . Further, the first conductivity type (Al y Ga 1-y ) x In 1-x P (0.4 ⁇ x ⁇ 0.6, 0 ⁇ y ⁇ 1) first cladding layer 13 is formed to a thickness of 1.0 ⁇ m and is non-doped.
  • BCB benzocyclobutene
  • a resist mask is formed by photolithography, and the hardened bonding material 25 (hardened BCB portion) in the isolation groove 21 is partially removed by dry etching using fluorine-based plasma to expose the sacrificial layer 12. (Fig. 29).
  • a SiO 2 film was formed as a passivation film 22 on the surface of the window layer 16 and inside the element isolation trenches 21 (FIG. 30), and the passivation film 22 (SiO 2 film) in regions other than the element isolation trenches 21 was removed. (Fig. 31).
  • benzocyclobutene (BCB) as a thermosetting bonding material 24 is spin-coated on the epitaxial wafer 20 (FIG. 32), and is placed facing the sapphire wafer, which is the substrate to be bonded 31, and bonded by thermocompression.
  • a bonded substrate (epitaxial bonded substrate) 60 was produced by bonding the epitaxial wafer 20 and the sapphire wafer 31 via the BCB 24 .
  • BCB was applied by spin coating, the designed film thickness was set to 0.6 ⁇ m (FIG. 33).
  • the passivation film 22 (SiO 2 film) inside the isolation trench 21 was etched with a fluorine-based solution (FIG. 34).
  • the sacrificial layer 12 was etched with a fluorine-based solution to peel off the GaAs starting substrate 11 (FIG. 35).
  • a SiO 2 film is formed on the surface as a passivation film 42 to cover the ends of the isolation grooves 21 and the exposed side surfaces of the active layer 14, and the first clad layer 13 and the second clad layer 15 are partially exposed. (Fig. 37).
  • an AuBe alloy layer was provided as an electrode 44 on the exposed portion of the SiO 2 film as the passivation film 42 in a region of 0.1 ⁇ m near the P-type layer, and an AuGe alloy layer was formed in a region of 0.2 ⁇ m near the N-type layer.
  • An ohmic contact was achieved by heat treatment (FIG. 38).
  • Example 4 First, as shown in FIG. 39, after stacking a first conductivity type GaAs buffer layer on a first conductivity type GaAs starting substrate 11, a first conductivity type Ga x In 1-x P (0.4 ⁇ x ⁇ 0.6) A first etch stop layer of 0.3 ⁇ m and a first conductivity type GaAs second etch stop layer of 0.3 ⁇ m were epitaxially grown to form a sacrificial layer 12 . Further, the first conductivity type (Al y Ga 1-y ) x In 1-x P (0.4 ⁇ x ⁇ 0.6, 0 ⁇ y ⁇ 1) first cladding layer 13 is formed to a thickness of 1.0 ⁇ m and is non-doped.
  • An epitaxial wafer having a light-emitting device structure as a semiconductor functional layer (epitaxial functional layer) 18 was prepared by sequentially growing a GaP window layer 16 of the second conductivity type to a thickness of 4 ⁇ m (FIG. 39).
  • BCB benzocyclobutene
  • a resist mask is formed by photolithography, and the hardened bonding material 25 (hardened BCB portion) in the isolation trench is partially removed by dry etching using fluorine-based plasma to expose the sacrificial layer 12. (Fig. 42).
  • a SiO 2 film is formed as a passivation film 22 on the surface of the window layer 16 and the isolation trenches 21 so as to cover the sacrificial layer 12 (FIG. 43). membrane) was removed (Fig. 44).
  • BCB benzocyclobutene
  • the BCB is supplied to the surface and a part of the inside of the element isolation groove 21 (FIG. 45), and the A bonded substrate (epitaxially bonded substrate) 70 in which the epitaxial wafer 20 and the sapphire wafer 31 are bonded via the BCB 24 is produced by superimposing them so as to face the sapphire wafer serving as the substrate 31 and thermally compressing them.
  • BCB was applied by spin coating, the designed film thickness was set to 0.6 ⁇ m (FIG. 46).
  • the passivation film 22 (SiO 2 film) inside the isolation trench 21 was etched with a fluorine-based solution (FIG. 47).
  • the sacrificial layer 12 was etched with a fluorine-based solution to peel off the GaAs starting substrate 11 (FIG. 48).
  • the spiked BCB hardened part was removed with a liquid flow at a pressure of about 5 kgf/cm 2 (Fig. 50).
  • a SiO 2 film was formed as a passivation film 42 on the surface to cover the exposed side surfaces of the active layer, and processed so as to partially expose the first clad layer 13 and the second clad layer 15 (FIG. 51).
  • an AuBe alloy layer was provided as an electrode 44 on the exposed portion of the SiO 2 film as the passivation film 42 in a region of 0.1 ⁇ m near the P-type layer, and an AuGe alloy layer was formed in a region of 0.2 ⁇ m near the N-type layer. Heat treatment was performed to realize ohmic contact (FIG. 52).
  • a first conductivity type Ga x In 1-x P (0.4 ⁇ x ⁇ 0 6)
  • a first etch stop layer of 0.3 ⁇ m and a first conductivity type GaAs second etch stop layer of 0.3 ⁇ m were epitaxially grown to form a sacrificial layer 112 .
  • the first conductivity type (Al y Ga 1-y ) x In 1-x P (0.4 ⁇ x ⁇ 0.6, 0 ⁇ y ⁇ 1) first cladding layer 113 is formed to a thickness of 1.0 ⁇ m and is non-doped.
  • An epitaxial wafer 120 having a light-emitting device structure as a semiconductor functional layer (epitaxial functional layer) 118 was prepared by sequentially growing a GaP window layer 116 of the second conductivity type to a thickness of 4 ⁇ m (FIG. 53).
  • a BCB 122 is spin-coated on the sapphire wafer 131 (FIG. 55), and the epitaxial wafer and the sapphire wafer are bonded together via the BCB by superposing them so as to face the epitaxial wafer in which the element isolation grooves 121 are formed, and by thermocompression bonding. Then, an epitaxial junction substrate was produced.
  • BCB was applied by spin coating, the designed film thickness was set to 0.6 ⁇ m (FIG. 56).
  • the sacrificial layer 112 was removed by wet etching to separate the GaAs starting substrate 111 and the epitaxial layer. Since the sacrificial layer etchant did not enter the portions where the element isolation grooves 121 were filled with the BCB bonding agent 122, the sacrificial layer 112 was not etched and partially remained (FIG. 57). A partially remaining sacrificial layer is indicated by reference numeral 162 .
  • GaAs starting substrate 111 When the GaAs starting substrate 111 was separated from the epitaxial layer, a part of the GaAs starting substrate 111 remained where the sacrificial layer 112 was not etched (FIG. 58). A portion of the partially remaining starting substrate is designated 161 .
  • Partial regions of the first clad layer 113 and the active layer 114 were removed to expose the second clad layer 115 (FIG. 60).
  • the spike-like BCB bonding agent 122 was selectively removed by a lift-off technique (FIG. 61).
  • a SiO 2 film is formed as a passivation film 42 on the surface to cover the device isolation edges and the exposed side surfaces of the active layer 114 so that the first clad layer 113 and the second clad layer 115 are partly exposed. (Fig. 62). At this time, a portion 192 of the SiO 2 film adhered to the remaining starting substrate 161 .
  • an AuBe alloy layer was provided in a region of 0.1 ⁇ m in the vicinity of the P-type layer and an AuGe alloy layer in a region of 0.2 ⁇ m in the vicinity of the N-type layer as an electrode 144 on the exposed portion of the SiO 2 film.
  • Heat treatment was performed to realize ohmic contact (FIG. 63). At this time, a portion 194 of the electrode material adhered to the remaining starting substrate 161 .
  • FIG. 64 shows the comparison in .
  • the yield is greatly reduced. This difference in yield is also caused by the difference in sacrificial layer etching time due to the presence of the element isolation trench. In any of the examples in which the separation groove is provided, the sacrificial layer etching time is within 1 hour. On the other hand, in the comparative example, the sacrificial layer etching time takes several tens of hours at room temperature.
  • the etchant easily penetrates through the element isolation grooves, the etching progresses over the entire surface of the wafer at the same time. Therefore, the uneven distribution of stress in the process of etching the sacrificial layer is small, and the epitaxial layer is less likely to be destroyed. . Therefore, the yield after sacrificial layer etching is good.
  • the present invention is not limited to the above embodiments.
  • the above-described embodiment is an example, and any device having substantially the same configuration as the technical idea described in the claims of the present invention and exhibiting the same effect is the present invention. included in the technical scope of

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Abstract

本発明は、出発基板上に、犠牲層と、半導体機能層を有するエピタキシャル層とをエピタキシャル成長することによりエピタキシャルウェーハを作製する工程と、選択エッチング法にて前記犠牲層が露出するように素子分離溝を形成する工程と、少なくとも前記犠牲層が露出した表面にパッシベーション膜を形成する工程と、前記エピタキシャル層と、透明な被接合基板とを、熱硬化型接合材を介して接合して接合基板を作製する工程と、前記接合基板の前記パッシベーション膜をエッチングして除去する工程と、前記接合基板の前記素子分離溝にエッチング液を供給して前記犠牲層をエッチングすることで前記出発基板と前記エピタキシャル層を分離する工程とを有する接合型半導体ウェーハの製造方法である。これにより、エピタキシャルウェーハに素子分離溝を形成し、かつ、柔軟な接合材を介して被接合基板と接合する接合型半導体ウェーハの製造方法において、素子分離溝に接合材が染み出して犠牲層エッチングが阻害されることを防止する接合型半導体ウェーハの製造方法が提供される。

Description

接合型半導体ウェーハの製造方法
　本発明は、接合型半導体ウェーハの製造方法に関する。
　出発基板からエピタキシャル機能層等の半導体機能層のみを分離し、別の基板へ移載する技術は、出発基板の物性に起因する制約を緩和し、デバイスシステムの設計自由度を上げるために重要な技術である。
　この移載を実現するためには、エピタキシャル機能層を永久基板に接合後、出発基板を除去し、移載を実現する技術が必要である。
　特許文献１では、半導体エピタキシャル基板と仮支持基板とを誘電体層を介して熱圧着接合する技術とウェットエッチングで仮支持基板とエピタキシャル機能層を分離する技術が開示されている。
　特許文献２では素子分離溝を形成して犠牲層露出後、接合を行い、犠牲層エッチングを実施して出発基板を分離する技術が開示されている。
　しかし、この技術においては、接合材が固形材である必要がある。柔軟な、あるいは液状の材料で接合界面を形成した場合、接合時の圧力で接合層が変形し、素子分離溝に染み出すことが発生する。染み出した接合材は素子分離溝を埋め、その結果、素子分離溝形成の目的である犠牲層が接合材で被覆されてしまい、犠牲層エッチングが進まなくなるという問題がある。
特開２０２１－２７３０１号公報 国際公開第ＷＯ２０１４／０２０９０６号
　本発明は、上記問題点に鑑みてなされたものであって、エピタキシャルウェーハに素子分離溝を形成し、かつ、柔軟な接合材を介して被接合基板と接合する接合型半導体ウェーハの製造方法において、素子分離溝に接合材が染み出して犠牲層エッチングが阻害されることを防止する接合型半導体ウェーハの製造方法を提供することを目的とする。
　本発明は、上記目的を達成するためになされたものであり、出発基板上に犠牲層をエピタキシャル成長する工程と、前記犠牲層上に半導体機能層を有するエピタキシャル層をエピタキシャル成長することによりエピタキシャルウェーハを作製する工程と、選択エッチング法にて前記エピタキシャルウェーハの一部領域に前記犠牲層が露出するように素子分離溝を形成する工程と、前記素子分離溝の少なくとも前記犠牲層が露出した表面にパッシベーション膜を形成する工程と、前記エピタキシャルウェーハの前記エピタキシャル層と、可視光に対して透明な被接合基板とを、熱硬化型接合材を介して接合して接合基板を作製する工程と、前記接合基板の前記パッシベーション膜をエッチングして除去する工程と、前記接合基板の前記素子分離溝にエッチング液を供給して前記犠牲層をエッチングすることで前記出発基板と前記エピタキシャル層を分離する工程とを有することを特徴とする接合型半導体ウェーハの製造方法を提供する。
　このような接合型半導体ウェーハの製造方法であれば、接合の際、素子分離溝の少なくとも犠牲層表面にパッシベーション（ＰＳＶ）膜が形成されているので素子分離溝に接合材が染み出して犠牲層表面を覆ってしまうことで犠牲層エッチングが阻害されることを防止することができる。
　この場合、前記被接合基板を、サファイア、合成石英、石英（天然石英）、ガラス、ＳｉＣ、ＬｉＴａＯ３、ＬｉＮｂＯ３のいずれかの材料からなるものとすることが好ましい。
　このような被接合基板は、特にレーザーに対する透過性が高くするように選択することができ、本発明の接合型半導体ウェーハの製造方法の被接合基板に適している。
　また、前記熱硬化型接合材を、シリコーン樹脂、エポキシ樹脂、ベンゾシクロブテン、スピンオングラス、ポリイミド、フッ素樹脂のいずれか一種類以上の材料とすることが好ましい。
　これらのような熱硬化型接合材は、接合型半導体ウェーハの製造方法における接合材として好適に用いることができる。
　また、前記熱硬化型接合材の厚さを、０．０１μｍ以上０．６μｍ以下とすることが好ましい。
　このような接着層厚さであれば厚すぎることによる厚さむらも問題とならず、また、接着するのに必要十分な厚さを確保できる。
　また、前記熱硬化型接合材は熱硬化されていないものとすることができる。
　このように、熱硬化型接合材が熱硬化されていないようにすれば、剥離を行う際、容易に剥離することができる。
　また、前記パッシベーション膜を、シリコン酸化膜とすることが好ましい。
　このように、本発明で用いるパッシベーション膜をシリコン酸化膜とすれば、形成するのも除去するのも比較的容易に行うことができる。また、シリコン酸化膜除去エッチングはフッ素系溶液を用いることで犠牲層エッチングと兼ねることもできる。
　また、前記接合型半導体ウェーハをマイクロＬＥＤ用とすることが好ましい。
　このように、本発明の接合型半導体ウェーハの製造方法はマイクロＬＥＤに用いられるようなサイズの小さな素子を製造する際に特に有利である。
　本発明の接合型半導体ウェーハの製造方法であれば、エピタキシャルウェーハに素子分離溝を形成し、かつ、柔軟な熱硬化型接合材を介して被接合基板と接合する接合型半導体ウェーハの製造方法において、パッシベーション膜の存在により、素子分離溝に接合材が染み出して犠牲層エッチングが阻害されることを防止することができる。そのため、接合型半導体ウェーハにおいて、素子製造の歩留まりを向上させることができる。
本発明の接合型半導体ウェーハの製造方法の第一の実施形態の一部を示す概略断面図である。 本発明の接合型半導体ウェーハの製造方法の第一の実施形態の他の一部を示す概略断面図である。 本発明の接合型半導体ウェーハの製造方法の第一の実施形態の他の一部を示す概略断面図である。 本発明の接合型半導体ウェーハの製造方法の第一の実施形態の他の一部を示す概略断面図である。 本発明の接合型半導体ウェーハの製造方法の第一の実施形態の他の一部を示す概略断面図である。 本発明の接合型半導体ウェーハの製造方法の第一の実施形態の他の一部を示す概略断面図である。 本発明の接合型半導体ウェーハの製造方法の第一の実施形態の他の一部を示す概略断面図である。 本発明の接合型半導体ウェーハの製造方法の第一の実施形態の他の一部を示す概略断面図である。 本発明の接合型半導体ウェーハの製造方法の第一の実施形態の他の一部を示す概略断面図である。 本発明の接合型半導体ウェーハの製造方法の第一の実施形態の他の一部を示す概略断面図である。 本発明の接合型半導体ウェーハの製造方法の第一の実施形態で得られる接合型半導体ウェーハの一例の概略断面図である。 本発明の接合型半導体ウェーハの製造方法の第二の実施形態の一部を示す概略断面図である。 本発明の接合型半導体ウェーハの製造方法の第二の実施形態の他の一部を示す概略断面図である。 本発明の接合型半導体ウェーハの製造方法の第二の実施形態の他の一部を示す概略断面図である。 本発明の接合型半導体ウェーハの製造方法の第二の実施形態の他の一部を示す概略断面図である。 本発明の接合型半導体ウェーハの製造方法の第二の実施形態の他の一部を示す概略断面図である。 本発明の接合型半導体ウェーハの製造方法の第二の実施形態の他の一部を示す概略断面図である。 本発明の接合型半導体ウェーハの製造方法の第二の実施形態の他の一部を示す概略断面図である。 本発明の接合型半導体ウェーハの製造方法の第二の実施形態の他の一部を示す概略断面図である。 本発明の接合型半導体ウェーハの製造方法の第二の実施形態の他の一部を示す概略断面図である。 本発明の接合型半導体ウェーハの製造方法の第二の実施形態の他の一部を示す概略断面図である。 本発明の接合型半導体ウェーハの製造方法の第二の実施形態の他の一部を示す概略断面図である。 本発明の接合型半導体ウェーハの製造方法の第二の実施形態の他の一部を示す概略断面図である。 本発明の接合型半導体ウェーハの製造方法の第二の実施形態の他の一部を示す概略断面図である。 本発明の接合型半導体ウェーハの製造方法の第二の実施形態で得られる接合型半導体ウェーハの一例の概略断面図である。 本発明の接合型半導体ウェーハの製造方法の第三の実施形態の一部を示す概略断面図である。 本発明の接合型半導体ウェーハの製造方法の第三の実施形態の他の一部を示す概略断面図である。 本発明の接合型半導体ウェーハの製造方法の第三の実施形態の他の一部を示す概略断面図である。 本発明の接合型半導体ウェーハの製造方法の第三の実施形態の他の一部を示す概略断面図である。 本発明の接合型半導体ウェーハの製造方法の第三の実施形態の他の一部を示す概略断面図である。 本発明の接合型半導体ウェーハの製造方法の第三の実施形態の他の一部を示す概略断面図である。 本発明の接合型半導体ウェーハの製造方法の第三の実施形態の他の一部を示す概略断面図である。 本発明の接合型半導体ウェーハの製造方法の第三の実施形態の他の一部を示す概略断面図である。 本発明の接合型半導体ウェーハの製造方法の第三の実施形態の他の一部を示す概略断面図である。 本発明の接合型半導体ウェーハの製造方法の第三の実施形態の他の一部を示す概略断面図である。 本発明の接合型半導体ウェーハの製造方法の第三の実施形態の他の一部を示す概略断面図である。 本発明の接合型半導体ウェーハの製造方法の第三の実施形態の他の一部を示す概略断面図である。 本発明の接合型半導体ウェーハの製造方法の第三の実施形態で得られる接合型半導体ウェーハの一例の概略断面図である。 本発明の接合型半導体ウェーハの製造方法の第四の実施形態の一部を示す概略断面図である。 本発明の接合型半導体ウェーハの製造方法の第四の実施形態の他の一部を示す概略断面図である。 本発明の接合型半導体ウェーハの製造方法の第四の実施形態の他の一部を示す概略断面図である。 本発明の接合型半導体ウェーハの製造方法の第四の実施形態の他の一部を示す概略断面図である。 本発明の接合型半導体ウェーハの製造方法の第四の実施形態の他の一部を示す概略断面図である。 本発明の接合型半導体ウェーハの製造方法の第四の実施形態の他の一部を示す概略断面図である。 本発明の接合型半導体ウェーハの製造方法の第四の実施形態の他の一部を示す概略断面図である。 本発明の接合型半導体ウェーハの製造方法の第四の実施形態の他の一部を示す概略断面図である。 本発明の接合型半導体ウェーハの製造方法の第四の実施形態の他の一部を示す概略断面図である。 本発明の接合型半導体ウェーハの製造方法の第四の実施形態の他の一部を示す概略断面図である。 本発明の接合型半導体ウェーハの製造方法の第四の実施形態の他の一部を示す概略断面図である。 本発明の接合型半導体ウェーハの製造方法の第四の実施形態の他の一部を示す概略断面図である。 本発明の接合型半導体ウェーハの製造方法の第四の実施形態の他の一部を示す概略断面図である。 本発明の接合型半導体ウェーハの製造方法の第四の実施形態で得られる接合型半導体ウェーハの一例の概略断面図である。 比較例の接合型半導体ウェーハの製造方法の一部を示す概略断面図である。 比較例の接合型半導体ウェーハの製造方法の他の一部を示す概略断面図である。 比較例の接合型半導体ウェーハの製造方法の他の一部を示す概略断面図である。 比較例の接合型半導体ウェーハの製造方法の他の一部を示す概略断面図である。 比較例の接合型半導体ウェーハの製造方法の他の一部を示す概略断面図である。 比較例の接合型半導体ウェーハの製造方法の他の一部を示す概略断面図である。 比較例の接合型半導体ウェーハの製造方法の他の一部を示す概略断面図である。 比較例の接合型半導体ウェーハの製造方法の他の一部を示す概略断面図である。 比較例の接合型半導体ウェーハの製造方法の他の一部を示す概略断面図である。 比較例の接合型半導体ウェーハの製造方法の他の一部を示す概略断面図である。 比較例の接合型半導体ウェーハの製造方法で得られた接合型半導体ウェーハの一例の概略断面図である。 実施例１～４及び比較例の歩留まりを示したグラフである。
　以下、本発明を詳細に説明するが、本発明はこれらに限定されるものではない。
　本発明は、出発基板上に犠牲層をエピタキシャル成長する工程と、前記犠牲層上に半導体機能層を有するエピタキシャル層をエピタキシャル成長することによりエピタキシャルウェーハを作製する工程と、選択エッチング法にて前記エピタキシャルウェーハの一部領域に前記犠牲層が露出するように素子分離溝を形成する工程と、前記素子分離溝の少なくとも前記犠牲層が露出した表面にパッシベーション膜を形成する工程と、前記エピタキシャルウェーハの前記エピタキシャル層と、可視光に対して透明な被接合基板とを、熱硬化型接合材を介して接合して接合基板を作製する工程と、前記接合基板の前記パッシベーション膜をエッチングして除去する工程と、前記接合基板の前記素子分離溝にエッチング液を供給して前記犠牲層をエッチングすることで前記出発基板と前記エピタキシャル層を分離する工程とを有することを特徴とする接合型半導体ウェーハの製造方法である。
　以下、本発明の態様を第一の実施形態～第四の実施形態を例示して説明する。それぞれの実施形態で類似の構成要素は図面中に同一の符号を付して説明する。また、重複する説明は一部省略する。
［第一の実施形態］
　第一の実施形態を説明する。まず、図１に示すように出発基板１１上に、順次エピタキシャル成長を行い、各層を形成し、エピタキシャルウェーハ２０を作製する。これにより、犠牲層１２や、半導体機能層１８を有するエピタキシャル層を作製する。より具体的には、以下のようにして各層のエピタキシャル成長を行うことができる。
　図１に示すように第一導電型の例えばＧａＡｓからなる出発基板１１上に、犠牲層１２をエピタキシャル成長させる。犠牲層１２は、例えば、第一導電型のＧａＡｓバッファ層を積層した後、第一導電型のＧａＩｎＰ第一エッチストップ層、第一導電型のＧａＡｓ第二エッチストップ層を成長させることにより形成することができる。さらに、犠牲層１２上に、例えば、第一導電型のＡｌＧａＩｎＰ第一クラッド層１３、ノンドープのＡｌＧａＩｎＰ活性層１４、第二導電型のＡｌＧａＩｎＰ第二クラッド層１５、第二導電型のＧａＩｎＰ中間層（不図示）、第二導電型のＧａＰ窓層１６を順次成長して、半導体機能層（エピタキシャル機能層）１８として発光素子構造を有するエピタキシャルウェーハ２０を準備する。ここで第一クラッド層１３から第二クラッド層１５までをダブルヘテロ（ＤＨ）構造部と称する（図１）。なお、半導体機能層（エピタキシャル機能層）１８の材料はこれらに限定されない。半導体機能層１８は、上記のように発光素子構造を有するものとすることができ、その場合に、特に本発明の接合型半導体ウェーハの製造方法を好適に適用することができる。
　次に図２に示すように、選択エッチング法にてエピタキシャルウェーハ２０の一部領域に犠牲層１２が露出するように素子分離溝２１を形成する。より具体的には、フォトリソグラフィー法にてマスクを形成し、ＧａＰ窓層１６から少なくとも第一クラッド層１３までをエッチング（選択エッチング）し、素子分離溝２１を形成する素子分離工程を実施する（図２）。
　なお、図２では犠牲層１２が露出し（露出部１２ａ）、エッチングされていない状態を図示しているが、この状態に限定されるものではない。例えば、素子分離パターンにわたって犠牲層１２がエッチングされていてもよく、エッチング溝の深さが出発基板１１に達していてもよい。このような状態であっても犠牲層１２は、素子分離パターンの側面の一部として露出する。その場合にも本発明を適用することができる。
　次に、図３に示すように、素子分離溝２１の少なくとも犠牲層１２が露出した表面（露出部１２ａ）にパッシベーション膜２２を形成する。より具体的には、図３に示すようにウェーハ最表面を構成する表面（図３の場合、窓層１６の表面）及び素子分離溝２１の内部にＳｉＯ２（シリコン酸化膜）などのパッシベーション（ＰＳＶ）膜２２を形成することができる（図３）。
　次に図４に示すように、素子分離溝２１の内部以外の領域のパッシベーション膜２２を除去したＰＳＶパターン基板を作製する（図４）。
　このように素子分離溝２１にパッシベーション膜２２を形成することで、後述するように接合材を介して被接合基板（被接合ウェーハ）を接合する際に接合材が素子分離溝２１に染み出して、溝が接合材で封鎖されることで犠牲層エッチングが阻害されることを防止することができる。
　次に、図５、６に示すように、エピタキシャルウェーハ２０の半導体機能層１８を有するエピタキシャル層と、可視光に対して透明な被接合基板３１とを、熱硬化型接合材２４を介して接合して接合基板３０を作製する。より具体的には、まず、図５に示すように、エピタキシャルウェーハ上に熱硬化型接合材として例えばベンゾシクロブテン（ＢＣＢ）をスピンコートする（図５）。次に、図６に示すように、被接合基板３１である例えばサファイアウェーハと対向させて重ね合わせ、熱圧着することでエピタキシャルウェーハ２０とサファイアウェーハ３１とを熱硬化型接合材２４（ＢＣＢ）を介して接合した接合基板（エピタキシャル接合基板）３０を作製する（図６）。スピンコートにて熱硬化型接合材（ＢＣＢ）を塗布する際、設計膜厚は０．０１μｍ以上０．６μｍ以下とすることが好ましい。また、熱硬化型接合材２４は熱硬化されていないようにすることもできる。熱硬化型接合材２４が熱硬化されていないようにすれば、剥離を行う際、容易に剥離することができる。
　なお、被接合基板３１はサファイアに限定されるものではなく、平坦性が担保されて、かつエキシマレーザー光の吸収率の低い材料であればどのような材料も選択可能である。サファイアの他、合成石英、石英（天然石英）、ガラス、ＳｉＣ、ＬｉＴａＯ３、ＬｉＮｂＯ３を選択することができる。
　また、熱硬化型接合材２４としてはＢＣＢに限定されるものではなく、熱硬化性を有するものであれば、どのような材料でも選択可能である。ＢＣＢの他、シリコーン樹脂、エポキシ樹脂、スピンオングラス（ｓｐｉｎ－ｏｎ－ｇｌａｓｓ、ＳＯＧ）、ポリイミド（Ｐｏｌｙｉｍｉｄｅ、ＰＩ）、フッ素樹脂などを用いてもよい。フッ素樹脂としては、サイトップ（登録商標）等のアモルファスフッ素系樹脂を用いることができる。
　次に、図７に示すように、接合基板３０のパッシベーション膜２２をエッチングして除去する。より具体的には、例えば、フッ素系溶液でパッシベーション膜２２をエッチングすることができる（図７）。図７の例では、紙面に対して垂直に近い方向からエッチング液が供給される。このエッチングにより、パッシベーション膜２２が除去されて素子分離溝２１が現れる。
　次に、図８に示したように、接合基板３０の素子分離溝２１にエッチング液を供給して犠牲層１２をエッチングすることで出発基板１１とエピタキシャル層（半導体機能層１８を有する）を分離する。より具体的には、フッ素系溶液で犠牲層１２をエッチングすることで出発基板１１を剥離することができる（図８）。なお、図７、図８で示したように、パッシベーション膜除去工程と犠牲層エッチング工程を別々の工程として記載しているが、パッシベーション膜２２も犠牲層１２もフッ素系溶液で選択的にエッチングされる材料を選択することにより、事実上、一連の工程として行うことができる。パッシベーション膜２２としてフッ素系溶液で選択的にエッチングされる材料は、例えば、上記のようなＳｉＯ２である。犠牲層１２としてフッ素系溶液で選択的にエッチングされる材料は、例えば、上記のようなＧａＩｎＰやＧａＡｓである。
　以上のようにして、接合型半導体ウェーハ３５を製造することができる。図８に示した接合型半導体ウェーハ３５は、マイクロＬＥＤ用とすることができる。また、以下のように、続けて各素子の電極等を形成することができる。
　まず、図９に示すようにフォトリソグラフィー法にて第二クラッド層１５の一部を露出させる（図９）。
　次に、図１０に示すように、表面にＳｉＯ２などのパッシベーション（ＰＳＶ）膜４２を形成し、素子分離溝２１の端部、露出した活性層１４の側面を被覆し、第一クラッド層１３および第二クラッド層１５の一部が露出するように加工したＰＳＶパターン膜を作製する（図１０）。
　次に図１１に示すようにパッシベーション膜４２の露出部に電極４４を形成し、熱処理を施してオーミック接触を実現する（図１１）。
［第二の実施形態］
　次に、本発明の第二の実施形態について説明する。まず、第一の実施形態と同様に、出発基板１１上に、順次エピタキシャル成長を行い、各層を形成し、犠牲層１２や、半導体機能層１８を有するエピタキシャル層を有するエピタキシャルウェーハ２０を作製する。より具体的には、以下のようにして各層のエピタキシャル成長を行うことができる。
　まず、図１２に示すように第一導電型の例えばＧａＡｓからなる出発基板１１上に、犠牲層１２をエピタキシャル成長させる。犠牲層１２は、例えば、第一導電型のＧａＡｓバッファ層を積層した後、第一導電型のＧａＩｎＰ第一エッチストップ層、第一導電型のＧａＡｓ第二エッチストップ層を成長させることにより形成することができる。さらに、犠牲層１２上に、例えば、第一導電型のＡｌＧａＩｎＰ第一クラッド層１３、ノンドープのＡｌＧａＩｎＰ活性層１４、第二導電型のＡｌＧａＩｎＰ第二クラッド層１５、第二導電型のＧａＩｎＰ中間層（不図示）、第二導電型のＧａＰ窓層１６を順次成長して、半導体機能層（エピタキシャル機能層）１８として発光素子構造を有するエピタキシャルウェーハ２０を準備する。ここで第一クラッド層１３から第二クラッド層１５までをダブルヘテロ（ＤＨ）構造部と称する（図１２）。なお、半導体機能層（エピタキシャル機能層）１８の材料はこれらに限定されない。半導体機能層１８は、上記のように発光素子構造を有するものとすることができる。
　次に図１３に示すように、選択エッチング法にてエピタキシャルウェーハ２０の一部領域に犠牲層１２が露出するように素子分離溝２１を形成する。より具体的には、フォトリソグラフィー法にてマスクを形成し、ＧａＰ窓層１６から少なくとも第一クラッド層１３までをエッチング（選択エッチング）し、素子分離溝２１を形成する素子分離工程を実施する（図１３）。これにより、犠牲層１２が露出する（露出部１２ａ）。
　次に図１４に示すようにエピタキシャルウェーハ２０上に熱硬化型接合材として例えばベンゾシクロブテン（ＢＣＢ）をスピンコートし（図１４）、２５０℃１時間の熱を印加してＢＣＢ膜を硬化させる（図中では、硬化した熱硬化型接合材を、硬化接合材２５として示す）。
　次に図１５に示すようにフォトリソグラフィー法により、素子分離溝２１の一部の硬化接合材（硬化ＢＣＢ部）２５を除去して開口部２６を形成し、犠牲層１２の露出部１２ａを露出させる（図１５）。
　次に図１６に示すように表面にＳｉＯ２などのパッシベーション（ＰＳＶ）膜２２を形成し（図１６）、図１７に示すように素子分離溝２１以外の領域のパッシベーション膜２２を除去したＰＳＶパターン基板を作製する（図１７）。
　次に図１８に示すようにエピタキシャルウェーハ上に熱硬化型接合材２４としてベンゾシクロブテン（ＢＣＢ）をスピンコートする（図１８）。
　次に図１９に示すように被接合基板３１である例えばサファイアウェーハと対向させて重ね合わせ、熱圧着することでエピタキシャルウェーハ２０とサファイアウェーハ３１とを熱硬化型接合材２４（ＢＣＢ）を介して接合した接合基板（エピタキシャル接合基板）５０を作製する（図１９）。スピンコートにて熱硬化型接合材（ＢＣＢ）を塗布する際、設計膜厚は０．０１μｍ以上０．６μｍ以下とすることが好ましい。
　なお、被接合基板３１はサファイアに限定されるものではなく、平坦性が担保されて、かつエキシマレーザー光の吸収率の低い材料であればどのような材料も選択可能である。サファイアの他、合成石英、石英（天然石英）、ガラス、ＳｉＣ、ＬｉＴａＯ３、ＬｉＮｂＯ３を選択することができる。
　また、熱硬化型接合材２４はＢＣＢに限定されるものではなく、熱硬化性を有するものであれば、どのような材料でも選択可能である。ＢＣＢの他、シリコーン樹脂、エポキシ樹脂、スピンオングラス（ｓｐｉｎ－ｏｎ－ｇｌａｓｓ、ＳＯＧ）、ポリイミド（Ｐｏｌｙｉｍｉｄｅ、ＰＩ）、フッ素樹脂などを用いてもよい。
　次に、図２０に示すように、接合基板５０のパッシベーション膜２２をエッチングして除去する。より具体的には、例えば、フッ素系溶液でパッシベーション膜２２をエッチングすることができる（図２０）。図２０の例では、紙面に対して垂直に近い方向からエッチング液が供給される。このエッチングにより、パッシベーション膜２２が除去されて素子分離溝２１が現れる。
　次に、図２１に示したように、接合基板５０の素子分離溝２１にエッチング液を供給して犠牲層１２をエッチングすることで出発基板１１とエピタキシャル層（半導体機能層１８を有する）を分離する。より具体的には、図２１に示すようにフッ素系溶液で犠牲層１２をエッチングすることで出発基板１１を剥離する（図２１）。なお、図２１、図２２で示したように、パッシベーション膜除去工程と犠牲層エッチング工程を別々の工程として記載しているが、パッシベーション膜２２も犠牲層１２もフッ素系溶液で選択的にエッチングされる材料を選択することにより、事実上、一連の工程として行うことができる。
　以上のようにして、接合型半導体ウェーハ５５を製造することができる。図２１に示した接合型半導体ウェーハ５５は、マイクロＬＥＤ用とすることができる。また、以下のように、続けて各素子の電極等を形成することができる。
　まず、図２２に示すようにフォトリソグラフィー法にて第二クラッド層１５の一部を露出させる（図２２）。そして図２３に示すようにスパイク状になった硬化接合材２５（ＢＣＢ硬化部）をリフトオフ等の方法で物理的に除去する（図２３）。ここでは、５ｋｇｆ／ｃｍ２程度の圧力の液流でスパイク状の硬化接合材２５（ＢＣＢ硬化部）を除去することができるが、この方法には限定されず、アッシング法やＲＩＥ（反応性イオンエッチング）法を用いてもよい。アッシング法やＲＩＥ法では等方的に硬化接合材２５（ＢＣＢ硬化膜）が侵されるが、スパイク状になっているＢＣＢ硬化部は膜状のＢＣＢ硬化部より侵食速度が速いため、時間条件を整えれば、スパイク状ＢＣＢ硬化部のみを除去することは可能である。
　次に図２４に示すように表面にＳｉＯ２などのパッシベーション（ＰＳＶ）膜４２を形成し、露出した活性層１４の側面を被覆し、第一クラッド層１３および第二クラッド層１５の一部が露出するように加工したＰＳＶパターン膜を作製する（図２４）。
　次に図２５に示すようパッシベーション膜４２の露出部に電極４４を形成し、熱処理を施してオーミック接触を実現する（図２５）。
［第三の実施形態］
　次に、本発明の第三の実施形態について説明する。まず、第一、第二の実施形態と同様に、出発基板１１上に、順次エピタキシャル成長を行い、各層を形成し、犠牲層１２や、半導体機能層１８を有するエピタキシャル層を有するエピタキシャルウェーハ２０を作製する。より具体的には、以下のようにして各層のエピタキシャル成長を行うことができる。
　まず、図２６に示すように第一導電型の例えばＧａＡｓからなる出発基板１１上に、犠牲層１２をエピタキシャル成長させる。犠牲層１２は、例えば、第一導電型のＧａＡｓバッファ層を積層した後、第一導電型のＧａＩｎＰ第一エッチストップ層、第一導電型のＧａＡｓ第二エッチストップ層を成長させることにより形成することができる。さらに、犠牲層１２上に、例えば、第一導電型のＡｌＧａＩｎＰ第一クラッド層１３、ノンドープのＡｌＧａＩｎＰ活性層１４、第二導電型のＡｌＧａＩｎＰ第二クラッド層１５、第二導電型のＧａＩｎＰ中間層（不図示）、第二導電型のＧａＰ窓層１６を順次成長して、半導体機能層（エピタキシャル機能層）１８として発光素子構造を有するエピタキシャルウェーハ２０を準備する。ここで第一クラッド層１３から第二クラッド層１５までをダブルヘテロ（ＤＨ）構造部と称する（図２６）。なお、半導体機能層（エピタキシャル機能層）１８の材料はこれらに限定されない。半導体機能層１８は、上記のように発光素子構造を有するものとすることができる。
　次に図２７に示すように、選択エッチング法にてエピタキシャルウェーハ２０の一部領域に犠牲層１２が露出するように素子分離溝２１を形成する。より具体的には、フォトリソグラフィー法にて、マスクを形成し、ＧａＰ窓層１６から少なくとも第一クラッド層１３までをエッチング（選択エッチング）し、素子分離溝２１を形成する素子分離工程を実施する（図２７）。これにより、犠牲層１２が露出する（露出部１２ａ）。
　次に図２８に示すようにエピタキシャルウェーハ２０上に熱硬化型接合部材として例えばベンゾシクロブテン（ＢＣＢ）をスピンコートし（図２８）、２５０℃１時間の熱を印加してＢＣＢ膜を硬化させる（図中では、硬化した熱硬化型接合材を、硬化接合材２５として示す）。なお、一般的な傾向として、素子分離溝２１の幅や深さなどのアスペクト比が０．１より大きい（深い）場合、ＢＣＢが素子分離溝の底に達することなく、素子分離溝２１の底部はＤＨ構造部の一部や犠牲層１２が露出した状態になっている。
　次に図２９に示すようにフォトリソグラフィー法により、素子分離溝２１の一部の硬化接合材２５（硬化ＢＣＢ部）を除去して開口部２６を形成し、犠牲層１２を露出させる（図２９）。
　次に図３０に示すように表面にＳｉＯ２などのパッシベーション（ＰＳＶ）膜２２を形成し（図３０）、その後、図３１に示すように素子分離溝２１以外の領域のパッシベーション膜２２を除去したＰＳＶパターン基板を作製する（図３１）。
　次に図３２に示すようにエピタキシャルウェーハ２０上に熱硬化型接合材２４として例えばベンゾシクロブテン（ＢＣＢ）をスピンコートし（図３２）、図３３に示すように被接合基板３１である例えばサファイアウェーハと対向させて重ね合わせ、熱圧着することでエピタキシャルウェーハ２０とサファイアウェーハ３１とを熱硬化型接合材（ＢＣＢ）を介して接合した接合基板（エピタキシャル接合基板）６０を作製する。スピンコートにて熱硬化型接合材（ＢＣＢ）を塗布する際、設計膜厚は０．０１μｍ以上０．６μｍ以下とすることが好ましい（図３３）。
　なお、被接合基板３１は、サファイアに限定されるものではなく、平坦性が担保されて、かつエキシマレーザー光の吸収率の低い材料であればどのような材料も選択可能である。サファイアの他、合成石英、石英（天然石英）、ガラス、ＳｉＣ、ＬｉＴａＯ３、ＬｉＮｂＯ３を選択することができる。
　また、熱硬化型接合材２４は、ＢＣＢに限定されるものではなく、熱硬化性を有するものであれば、どのような材料でも選択可能である。ＢＣＢの他、シリコーン樹脂、エポキシ樹脂、スピンオングラス（ｓｐｉｎ－ｏｎ－ｇｌａｓｓ、ＳＯＧ）、ポリイミド（Ｐｏｌｙｉｍｉｄｅ、ＰＩ）、フッ素樹脂などを用いてもよい。
　次に、図３４に示すように、接合基板６０のパッシベーション膜２２をエッチングして除去する。より具体的には、例えば、フッ素系溶液でパッシベーション膜２２をエッチングすることができる（図３４）。図３４の例では、紙面に対して垂直に近い方向からエッチング液が供給される。このエッチングにより、パッシベーション膜２２が除去されて素子分離溝２１が現れる。
　次に、図３５に示したように、接合基板６０の素子分離溝２１にエッチング液を供給して犠牲層１２をエッチングすることで出発基板１１とエピタキシャル層（半導体機能層１８を有する）を分離する。より具体的には、図３５に示すようにフッ素系溶液で犠牲層１２をエッチングすることで出発基板１１を剥離する（図３５）。なお、図３４、図３５で示したように、パッシベーション膜除去工程と犠牲層エッチング工程を別々の工程として記載しているが、パッシベーション膜２２も犠牲層１２もフッ素系溶液で選択的にエッチングされる材料を選択することにより、事実上、一連の工程として行うことができる。
　以上のようにして、接合型半導体ウェーハ６５を製造することができる。図３５に示した接合型半導体ウェーハ６５は、マイクロＬＥＤ用とすることができる。また、以下のように、続けて各素子の電極等を形成することができる。
　まず、図３６に示すようにフォトリソグラフィー法にて第二クラッド層１５の一部を露出させる（図３６）。
　次に図３７に示すように表面にＳｉＯ２などのパッシベーション（ＰＳＶ）膜４２を形成し、素子分離溝２１の端部、露出した活性層１４の側面を被覆し、第一クラッド層１３および第二クラッド層１５の一部が露出するように加工したＰＳＶパターン膜を作製する（図３７）
　次に図３８に示すようにパッシベーション膜４２の露出部に電極４４を形成し、熱処理を施してオーミック接触を実現する（図３８）。
［第四の実施形態］
　次に、本発明の第四の実施形態について説明する。まず、第一～第三の実施形態と同様に、出発基板１１上に、順次エピタキシャル成長を行い、各層を形成し、犠牲層１２や、半導体機能層１８を有するエピタキシャル層を有するエピタキシャルウェーハ２０を作製する。より具体的には、以下のようにして各層のエピタキシャル成長を行うことができる。
　まず、図３９に示すように第一導電型の例えばＧａＡｓからなる出発基板１１上に、犠牲層１２をエピタキシャル成長させる。犠牲層１２は、例えば、第一導電型のＧａＡｓバッファ層を積層した後、第一導電型のＧａＩｎＰ第一エッチストップ層、第一導電型のＧａＡｓ第二エッチストップ層を成長させることにより形成することができる。さらに、犠牲層１２上に、例えば、第一導電型のＡｌＧａＩｎＰ第一クラッド層１３、ノンドープのＡｌＧａＩｎＰ活性層１４、第二導電型のＡｌＧａＩｎＰ第二クラッド層１５、第二導電型のＧａＩｎＰ中間層（不図示）、第二導電型のＧａＰ窓層１６を順次成長して、半導体機能層（エピタキシャル機能層）１８として発光素子構造を有するエピタキシャルウェーハ２０を準備する。ここで第一クラッド層１３から第二クラッド層１５までをダブルヘテロ（ＤＨ）構造部と称する（図３９）。なお、半導体機能層（エピタキシャル機能層）１８の材料はこれらに限定されない。半導体機能層１８は、上記のように発光素子構造を有するものとすることができる。
　次に図４０に示すように、選択エッチング法にてエピタキシャルウェーハ２０の一部領域に犠牲層１２が露出するように素子分離溝２１を形成する。より具体的には、フォトリソグラフィー法にて、マスクを形成し、ＧａＰ窓層１６から少なくとも第一クラッド層１３までをエッチング（選択エッチング）し、素子分離溝２１を形成する素子分離工程を実施する（図４０）。これにより、犠牲層１２が露出する（露出部１２ａ）。
　次に図４１に示すようにエピタキシャルウェーハ２０上に熱硬化型接合材としてベンゾシクロブテン（ＢＣＢ）をスピンコートし（図４１）、２５０℃１時間の熱を印加してＢＣＢ膜を硬化させる（図中では、硬化した熱硬化型接合材を、硬化接合材２５として示す）。
　一般的な傾向として、素子分離溝２１の幅や深さなどのアスペクト比が０．１より大きい（深い）場合、ＢＣＢが素子分離溝が完全には埋まらない状態になっている。
　次に図４２に示すようにフォトリソグラフィー法により、素子分離溝２１の一部の硬化接合材２５（硬化ＢＣＢ部）を除去して開口部２６を形成し、犠牲層１２を露出させる（図４２）。
　次に図４３に示すように表面にＳｉＯ２などのパッシベーション（ＰＳＶ）膜２２を形成し（図４３）、図４４に示すように素子分離溝２１以外の領域のパッシベーション膜を除去したＰＳＶパターン基板を作製する（図４４）。
　次に図４５に示すようにエピタキシャルウェーハ２０上に熱硬化型接合材２４として例えばベンゾシクロブテン（ＢＣＢ）をスピンコートし（図４５）、図４６に示すように被接合基板３１であるサファイアウェーハと対向させて重ね合わせ、熱圧着することでエピタキシャルウェーハ２０とサファイアウェーハ３１とを熱硬化型接合材（ＢＣＢ）を介して接合した接合基板（エピタキシャル接合基板）７０を作製する。スピンコートにて熱硬化型接合材（ＢＣＢ）を塗布する際、設計膜厚は０．０１μｍ以上０．６μｍ以下とすることが好ましい（図４６）。
　なお、被接合基板３１は、サファイアに限定されるものではなく、平坦性が担保されて、かつエキシマレーザー光の吸収率の低い材料であればどのような材料も選択可能である。サファイアの他、合成石英、石英（天然石英）、ガラス、ＳｉＣ、ＬｉＴａＯ３、ＬｉＮｂＯ３を選択することができる。
　また、熱硬化型接合材２４としては、ＢＣＢに限定されるものではなく、熱硬化性を有するものであれば、どのような材料でも選択可能である。ＢＣＢの他、シリコーン樹脂、エポキシ樹脂、スピンオングラス（ｓｐｉｎ－ｏｎ－ｇｌａｓｓ、ＳＯＧ）、ポリイミド（Ｐｏｌｙｉｍｉｄｅ、ＰＩ）、フッ素樹脂などを用いてもよい。
　次に、図４７に示すように、接合基板７０のパッシベーション膜２２をエッチングして除去する。より具体的には、例えば、フッ素系溶液でパッシベーション膜２２をエッチングすることができる（図４７）。図４７の例では、紙面に対して垂直に近い方向からエッチング液が供給される。このエッチングにより、パッシベーション膜２２が除去されて素子分離溝２１が現れる。
　次に、図４８に示したように、接合基板７０の素子分離溝２１にエッチング液を供給して犠牲層１２をエッチングすることで出発基板１１とエピタキシャル層（半導体機能層１８を有する）を分離する。より具体的には、図４８に示すようにフッ素系溶液で犠牲層１２をエッチングすることで出発基板１１を剥離する（図４８）。なお、図４７、図４８で示したように、パッシベーション膜除去工程と犠牲層エッチング工程を別々の工程として記載しているが、パッシベーション膜２２も犠牲層１２もフッ素系溶液で選択的にエッチングされる材料を選択することにより、事実上、一連の工程として行うことができる。
　以上のようにして、接合型半導体ウェーハ７５を製造することができる。図４８に示した接合型半導体ウェーハ７５は、マイクロＬＥＤ用とすることができる。また、以下のように、続けて各素子の電極等を形成することができる。
　まず、図４９に示すようにフォトリソグラフィー法にて第二クラッド層１５の一部を露出させる（図４９）。
　次に図５０に示すようにスパイク状になった硬化接合材２５（ＢＣＢ硬化部）をリフトオフ等の方法で物理的に除去する（図５０）。本実施形態においては、５ｋｇｆ／ｃｍ２程度の圧力の液流でスパイク状ＢＣＢ硬化部を除去することができるが、この方法に限定されないことは言うまでもない。アッシング法を用いてもよいし、ＲＩＥ法を用いてもよい。アッシング法やＲＩＥ法では等方的に硬化接合材２５（ＢＣＢ硬化膜）が侵されるが、スパイク状になっているＢＣＢ硬化部は膜状のＢＣＢ硬化部より侵食速度が速いため、時間条件を整えれば、スパイク状ＢＣＢ硬化部のみを除去することは可能である。
　次に図５１に示すように表面にＳｉＯ２などのパッシベーション（ＰＳＶ）膜４２を形成し、露出した活性層１４の側面を被覆し、第一クラッド層１３および第二クラッド層１５の一部が露出するように加工したＰＳＶパターン膜を作製する（図５１）。
　次に図５２に示すようパッシベーション膜４２の露出部に電極４４を形成し、熱処理を施してオーミック接触を実現する（図５２）。
　以下、実施例及び比較例を挙げて本発明について詳細に説明するが、これらは本発明を限定するものではない。
（実施例１）
　まず、図１に示したように、第一導電型のＧａＡｓ出発基板１１上に、第一導電型のＧａＡｓバッファ層積層後、第一導電型のＧａｘＩｎ１－ｘＰ（０．４≦ｘ≦０．６）第一エッチストップ層を０．３μｍ、第一導電型のＧａＡｓ第二エッチストップ層を０．３μｍをエピタキシャル成長し、犠牲層１２とした。さらに、第一導電型の（ＡｌｙＧａ１－ｙ）ｘＩｎ１－ｘＰ（０．４≦ｘ≦０．６，０＜ｙ≦１）第一クラッド層１３を１．０μｍ、ノンドープの（ＡｌｙＧａ１－ｙ）ｘＩｎ１－ｘＰ（０．４≦ｘ≦０．６，０≦ｙ≦０．６）活性層１４、第二導電型の（ＡｌｙＧａ１－ｙ）ｘＩｎ１－ｘＰ（０．４≦ｘ≦０．６，０＜ｙ≦１）第二クラッド層１５を１．０μｍ、第二導電型のＧａＩｎＰ中間層（不図示）を０．１μｍ、第二導電型のＧａＰ窓層１６を４μｍ、順次成長して、半導体機能層（エピタキシャル機能層）１８としての発光素子構造を有するエピタキシャルウェーハ２０を準備した（図１）。
　次に、フォトリソグラフィー法にて、レジストマスク形成し、塩素系プラズマを用いたドライエッチング法にて、第一クラッド層１３からＧａＰ窓層１６までをエッチングし、素子分離溝２１を形成する素子分離工程を実施した（図２）。
　次に、窓層１６の表面及び素子分離溝２１の内部にパッシベーション膜２２としてＳｉＯ２膜を形成し（図３）、素子分離溝２１以外の領域のパッシベーション膜２２（ＳｉＯ２膜）を除去した（図４）。
　次にエピタキシャルウェーハ２０上に熱硬化型接合材２４としてベンゾシクロブテン（ＢＣＢ）をスピンコートし（図５）、被接合基板３１であるサファイアウェーハと対向させて重ね合わせ、熱圧着することでエピタキシャルウェーハ２０とサファイアウェーハ３１とをＢＣＢ２４を介して接合した接合基板（エピタキシャル接合基板）３０を作製した。スピンコートにてＢＣＢを塗布する際、設計膜厚は０．６μｍとした（図６）。ＢＣＢの軟化点である温度１５０℃に到達後、室温まで温度を下げて接合した。次にフッ素系溶液で素子分離溝２１の内部のＳｉＯ２膜をエッチングした（図７）。次にフッ素系溶液で犠牲層１２をエッチングしてＧａＡｓ出発基板１１を剥離した（図８）。次にフォトリソグラフィー法にて、レジストマスクを形成し、塩素系プラズマを用いたドライエッチング法にて、第二クラッド層１５の一部を露出させた（図９）。
　次に表面にパッシベーション膜４２としてＳｉＯ２膜を形成し、素子分離溝２１の端部、露出した活性層１４の側面を被覆し、第一クラッド層１３および第二クラッド層１５の一部が露出するように加工した（図１０）。
　次にパッシベーション膜４２であるＳｉＯ２膜の露出部に電極４４としてＰ型層近傍０．１μｍの領域にＡｕＢｅ合金層を、Ｎ型層近傍０．２μｍの領域にＡｕＧｅ合金層を設けた。熱処理を施してオーミック接触を実現した（図１１）。
（実施例２）
　まず、図１２に示したように、第一導電型のＧａＡｓ出発基板１１上に、第一導電型のＧａＡｓバッファ層積層後、第一導電型のＧａｘＩｎ１－ｘＰ（０．４≦ｘ≦０．６）第一エッチストップ層を０．３μｍ、第一導電型のＧａＡｓ第二エッチストップ層を０．３μｍをエピタキシャル成長し、犠牲層１２とした。さらに、第一導電型の（ＡｌｙＧａ１－ｙ）ｘＩｎ１－ｘＰ（０．４≦ｘ≦０．６，０＜ｙ≦１）第一クラッド層１３を１．０μｍ、ノンドープの（ＡｌｙＧａ１－ｙ）ｘＩｎ１－ｘＰ（０．４≦ｘ≦０．６，０≦ｙ≦０．６）活性層１４、第二導電型の（ＡｌｙＧａ１－ｙ）ｘＩｎ１－ｘＰ（０．４≦ｘ≦０．６，０＜ｙ≦１）第二クラッド層１５を１．０μｍ、第二導電型のＧａＩｎＰ中間層（不図示）を０．１μｍ、第二導電型のＧａＰ窓層１６を４μｍ、順次成長して、半導体機能層（エピタキシャル機能層）１８としての発光素子構造を有するエピタキシャルウェーハ２０を準備した（図１２）。
　次に、フォトリソグラフィー法にて、レジストマスクを形成し、塩素系プラズマを用いたドライエッチング法にて、第一クラッド層１３からＧａＰ窓層１６までをエッチングし、素子分離溝２１を形成する素子分離工程を実施した（図１３）。
　次にエピタキシャルウェーハ２０上にベンゾシクロブテン（ＢＣＢ）をスピンコートすることで表面及び素子分離溝２１の内部にＢＣＢを供給し（図１４）、２５０℃１時間の熱を印加してＢＣＢ膜を硬化させた（硬化接合材２５）。
　次にフォトリソグラフィー法により、素子分離溝２１の一部の硬化接合材２５（硬化ＢＣＢ部）を除去し、犠牲層１２を露出させた（図１５）。
　次に、窓層１６の表面及び素子分離溝２１の内部にパッシベーション膜２２としてＳｉＯ２膜を形成し（図１６）、素子分離溝２１以外の領域のパッシベーション膜２２（ＳｉＯ２膜）を除去した（図１７）。
　次に、エピタキシャルウェーハ２０上に熱硬化型接合材２４としてベンゾシクロブテン（ＢＣＢ）をスピンコートし（図１８）、被接合基板３１であるサファイアウェーハと対向させて重ね合わせ、熱圧着することでエピタキシャルウェーハ２０とサファイアウェーハ３１とをＢＣＢ２４を介して接合した接合基板（エピタキシャル接合基板）５０を作製した。スピンコートにてＢＣＢを塗布する際、設計膜厚は０．６μｍとした（図１９）。
　次にフッ素系溶液で素子分離溝２１の内部のパッシベーション膜２２（ＳｉＯ２膜）をエッチングした（図２０）。
　次にフッ素系溶液で犠牲層１２をエッチングしてＧａＡｓ出発基板１１を剥離した（図２１）。フォトリソグラフィー法にて、レジストマスクを形成し、塩素系プラズマを用いたドライエッチング法にて、第二クラッド層１５の一部を露出させた（図２２）。
　次に、スパイク状になった硬化接合材２５（ＢＣＢ硬化部）を５ｋｇｆ／ｃｍ２程度の圧力の液流で除去した（図２３）。
　表面にパッシベーション膜４２としてＳｉＯ２膜を形成し、露出した活性層１４の側面を被覆し、第一クラッド層１３および第二クラッド層１５の一部が露出するように加工した（図２４）。
　次にパッシベーション膜４２であるＳｉＯ２膜露出部に電極４４としてＰ型層近傍０．１μｍの領域にＡｕＢｅ合金層を、Ｎ型層近傍０．２μｍの領域にＡｕＧｅ合金層を設けた。熱処理を施してオーミック接触を実現した（図２５）。
　（実施例３）
　まず、図２６に示したように、第一導電型のＧａＡｓ出発基板１１上に、第一導電型のＧａＡｓバッファ層積層後、第一導電型のＧａｘＩｎ１－ｘＰ（０．４≦ｘ≦０．６）第一エッチストップ層を０．３μｍ、第一導電型のＧａＡｓ第二エッチストップ層を０．３μｍをエピタキシャル成長し、犠牲層１２とした。さらに、第一導電型の（ＡｌｙＧａ１－ｙ）ｘＩｎ１－ｘＰ（０．４≦ｘ≦０．６，０＜ｙ≦１）第一クラッド層１３を１．０μｍ、ノンドープの（ＡｌｙＧａ１－ｙ）ｘＩｎ１－ｘＰ（０．４≦ｘ≦０．６，０≦ｙ≦０．６）活性層１４、第二導電型の（ＡｌｙＧａ１－ｙ）ｘＩｎ１－ｘＰ（０．４≦ｘ≦０．６，０＜ｙ≦１）第二クラッド層１５を１．０μｍ、第二導電型のＧａＩｎＰ中間層（不図示）を０．１μｍ、第二導電型のＧａＰ窓層１６を４μｍ、順次成長して、半導体機能層（エピタキシャル機能層）１８としての発光素子構造を有するエピタキシャルウェーハ２０を準備した（図２６）。
　フォトリソグラフィー法にて、レジストマスクを形成し、塩素系プラズマを用いたドライエッチング法にて、第一クラッド層１３からＧａＰ窓層１６までをエッチングし、素子分離溝２１を形成する素子分離工程を実施した（図２７）。
　エピタキシャルウェーハ２０上にベンゾシクロブテン（ＢＣＢ）をスピンコートすることで表面及び素子分離溝２１の内部の一部にＢＣＢを供給し（図２８）、２５０℃１時間の熱を印加してＢＣＢ膜を硬化させた（硬化接合材２５）。
　フォトリソグラフィー法により、レジストマスクを形成し、フッ素系プラズマを用いたドライエッチング法にて、素子分離溝２１の一部の硬化接合材２５（硬化ＢＣＢ部）を除去し、犠牲層１２を露出させた（図２９）。
　次に、窓層１６の表面及び素子分離溝２１の内部にパッシベーション膜２２としてＳｉＯ２膜を形成し（図３０）、素子分離溝２１以外の領域のパッシベーション膜２２（ＳｉＯ２膜）を除去した（図３１）。
　次に、エピタキシャルウェーハ２０上に熱硬化型接合材２４としてベンゾシクロブテン（ＢＣＢ）をスピンコートし（図３２）、被接合基板３１であるサファイアウェーハと対向させて重ね合わせ、熱圧着することでエピタキシャルウェーハ２０とサファイアウェーハ３１とをＢＣＢ２４を介して接合した接合基板（エピタキシャル接合基板）６０を作製した。スピンコートにてＢＣＢを塗布する際、設計膜厚は０．６μｍとした（図３３）。
　次にフッ素系溶液で素子分離溝２１の内部のパッシベーション膜２２（ＳｉＯ２膜）をエッチングした（図３４）。
　次にフッ素系溶液で犠牲層１２をエッチングしてＧａＡｓ出発基板１１を剥離した（図３５）。
　次にレジストマスクを形成し、塩素系プラズマを用いたドライエッチング法にて、第二クラッド層１５の一部を露出させた（図３６）。
　表面にパッシベーション膜４２としてＳｉＯ２膜を形成し、素子分離溝２１の端部、露出した活性層１４の側面を被覆し、第一クラッド層１３および第二クラッド層１５の一部が露出するように加工した（図３７）。
　次にパッシベーション膜４２であるＳｉＯ２膜露出部に電極４４としてＰ型層近傍０．１μｍの領域にＡｕＢｅ合金層を、Ｎ型層近傍０．２μｍの領域にＡｕＧｅ合金層を設けた。熱処理を施してオーミック接触を実現した（図３８）。
　（実施例４）
　まず、図３９に示したように、第一導電型のＧａＡｓ出発基板１１上に、第一導電型のＧａＡｓバッファ層積層後、第一導電型のＧａｘＩｎ１－ｘＰ（０．４≦ｘ≦０．６）第一エッチストップ層を０．３μｍ、第一導電型のＧａＡｓ第二エッチストップ層を０．３μｍをエピタキシャル成長し、犠牲層１２とした。さらに、第一導電型の（ＡｌｙＧａ１－ｙ）ｘＩｎ１－ｘＰ（０．４≦ｘ≦０．６，０＜ｙ≦１）第一クラッド層１３を１．０μｍ、ノンドープの（ＡｌｙＧａ１－ｙ）ｘＩｎ１－ｘＰ（０．４≦ｘ≦０．６，０≦ｙ≦０．６）活性層１４、第二導電型の（ＡｌｙＧａ１－ｙ）ｘＩｎ１－ｘＰ（０．４≦ｘ≦０．６，０＜ｙ≦１）第二クラッド層１５を１．０μｍ、第二導電型のＧａＩｎＰ中間層（不図示）を０．１μｍ、第二導電型のＧａＰ窓層１６を４μｍ、順次成長して半導体機能層（エピタキシャル機能層）１８としての発光素子構造を有するエピタキシャルウェーハを準備した（図３９）。
　フォトリソグラフィー法にて、レジストマスクを形成し、塩素系プラズマを用いたドライエッチング法にて、第一クラッド層１３からＧａＰ窓層１６までをエッチングし、素子分離溝２１を形成する素子分離工程を実施した（図４０）。
　エピタキシャルウェーハ２０上にベンゾシクロブテン（ＢＣＢ）をスピンコートすることで表面及び素子分離溝２１の内部（壁面）にＢＣＢを供給し（図４１）、２５０℃１時間の熱を印加してＢＣＢ膜を硬化させた（硬化接合材２５）。
　フォトリソグラフィー法にて、レジストマスクを形成し、フッ素系プラズマを用いたドライエッチング法にて、素子分離溝の一部の硬化接合材２５（硬化ＢＣＢ部）を除去し、犠牲層１２を露出させた（図４２）。
　次に、窓層１６の表面及び素子分離溝２１に犠牲層１２を覆うようにパッシベーション膜２２としてＳｉＯ２膜を形成し（図４３）、素子分離溝２１以外の領域のパッシベーション膜２２（ＳｉＯ２膜）を除去した（図４４）。
　次に、エピタキシャルウェーハ２０上に熱硬化型接合材２４としてベンゾシクロブテン（ＢＣＢ）をスピンコートすることで表面及び素子分離溝２１の内部の一部にＢＣＢを供給し（図４５）、被接合基板３１であるサファイアウェーハと対向させて重ね合わせ、熱圧着することでエピタキシャルウェーハ２０とサファイアウェーハ３１とをＢＣＢ２４を介して接合した接合基板（エピタキシャル接合基板）７０を作製した。スピンコートにてＢＣＢを塗布する際、設計膜厚は０．６μｍとした（図４６）。
　次にフッ素系溶液で素子分離溝２１の内部のパッシベーション膜２２（ＳｉＯ２膜）をエッチングした（図４７）。
　次にフッ素系溶液で犠牲層１２をエッチングしてＧａＡｓ出発基板１１を剥離した（図４８）。
　次にレジストマスクを形成し、塩素系プラズマを用いたドライエッチング法にて、第二クラッド層１５の一部を露出させた（図４９）。
　スパイク状になったＢＣＢ硬化部を５ｋｇｆ／ｃｍ２程度の圧力の液流で除去した（図５０）。
　表面にパッシベーション膜４２としてＳｉＯ２膜を形成し、露出した活性層の側面を被覆し、第一クラッド層１３および第二クラッド層１５の一部が露出するように加工した（図５１）。
　次にパッシベーション膜４２であるＳｉＯ２膜露出部に電極４４としてＰ型層近傍０．１μｍの領域にＡｕＢｅ合金層を、Ｎ型層近傍０．２μｍの領域にＡｕＧｅ合金層を設けた。熱処理を施してオーミック接触を実現した（図５２）。
（比較例）
　図５３に示すように、第一導電型のＧａＡｓ出発基板１１１上に、第一導電型のＧａＡｓバッファ層積層後、第一導電型のＧａｘＩｎ１－ｘＰ（０．４≦ｘ≦０．６）第一エッチストップ層を０．３μｍ、第一導電型のＧａＡｓ第二エッチストップ層を０．３μｍをエピタキシャル成長し、犠牲層１１２とした。さらに、第一導電型の（ＡｌｙＧａ１－ｙ）ｘＩｎ１－ｘＰ（０．４≦ｘ≦０．６，０＜ｙ≦１）第一クラッド層１１３を１．０μｍ、ノンドープの（ＡｌｙＧａ１－ｙ）ｘＩｎ１－ｘＰ（０．４≦ｘ≦０．６，０≦ｙ≦０．６）活性層１１４、第二導電型の（ＡｌｙＧａ１－ｙ）ｘＩｎ１－ｘＰ（０．４≦ｘ≦０．６，０＜ｙ≦１）第二クラッド層１１５を１．０μｍ、第二導電型のＧａＩｎＰ中間層（不図示）を０．１μｍ、第二導電型のＧａＰ窓層１１６を４μｍ、順次成長した半導体機能層（エピタキシャル機能層）１１８としての発光素子構造を有するエピタキシャルウェーハ１２０を準備した（図５３）。
　フォトリソグラフィー法にて、レジストマスクを形成し、塩素系プラズマを用いたドライエッチング法にて、第一クラッド層１１３からＧａＰ窓層１１６までをエッチングし、素子分離溝１２１を形成する素子分離工程を実施した（図５４）。これにより、犠牲層１１２の表面１１２ａが露出した。
　次に、サファイアウェーハ１３１上にＢＣＢ１２２をスピンコート（図５５）し、素子分離溝１２１が形成されたエピタキシャルウェーハと対向させて重ね合わせ、熱圧着することでエピタキシャルウェーハとサファイアウェーハとをＢＣＢを介して接合したエピタキシャル接合基板を作製した。スピンコートにてＢＣＢを塗布する際、設計膜厚は０．６μｍとした（図５６）。
　接合の際、素子分離溝１２１に侵入するＢＣＢ接合剤１２２の量は制御できないため、部分的に埋まる箇所がある一方、露出した犠牲層１１２表面までＢＣＢ接合剤１２２が埋まる領域も生じた（図５６参照）。
　犠牲層１１２をウェットエッチングで除去し、ＧａＡｓ出発基板１１１とエピタキシャル層を分離した。ＢＣＢ接合剤１２２が素子分離溝１２１を埋めた箇所は犠牲層エッチャントが侵入しないため、犠牲層１１２がエッチングされず、部分的に残留した（図５７）。部分的に残留した犠牲層を符号１６２で示した。
　ＧａＡｓ出発基板１１１をエピタキシャル層から剥離した際、犠牲層１１２がエッチングされていない箇所のＧａＡｓ出発基板１１１の一部が残留してしまった（図５８）。部分的に残留した出発基板の一部を符号１６１で示した。
　次に、素子分離溝１２１を埋めているＢＣＢ１２２の一部を除去し、分離溝を形成した（図５９）。
　第一クラッド層１１３および活性層１１４の一部領域を除去し、第二クラッド層１１５を露出させた（図６０）。第二クラッド層１１５露出後、スパイク状になっているＢＣＢ接合剤１２２をリフトオフの手法で選択的に除去した（図６１）。次に、表面にパッシベーション膜４２としてＳｉＯ２膜を形成し、素子分離端部、露出した活性層１１４の側面を被覆し、第一クラッド層１１３および第二クラッド層１１５の一部が露出するように加工した（図６２）。このとき、ＳｉＯ２膜の一部１９２が残留した出発基板１６１に付着した。
　次にＳｉＯ２膜露出部に電極１４４としてＰ型層近傍０．１μｍの領域にＡｕＢｅ合金層を、Ｎ型層近傍０．２μｍの領域にＡｕＧｅ合金層を設けた。熱処理を施してオーミック接触を実現した（図６３）。このとき、電極材料の一部１９４が残留した出発基板１６１に付着した。
（実施例と比較例との比較）
　犠牲層エッチング後、出発基板（ＧａＡｓ）がエピタキシャル層に付着せず、エピタキシャル層と出発基板が完全に分離した面積を良品面積と定義し、設計面積との比率を歩留まりとし、実施例と比較例における比較を示したものを図６４に示す。
　図６１から判るように実施例での実施の場合、いずれも９０％以上の剥離良品面積を示す。一方、比較例において、歩留まりは大きく低下している。この歩留まりの差は、素子分離溝を有するゆえの犠牲層エッチング時間の差異にも起因している。分離溝を設けたいずれも実施例の場合も、犠牲層エッチング時間は１時間以内である。一方、比較例において、犠牲層エッチング時間は室温において数十時間を要する。
　実施例においては、素子分離溝を介してエッチング液が容易に侵入するため、ウェーハ全面において同時にエッチングが進むため、犠牲層がエッチングされる過程での応力の偏在が少なく、エピタキシャル層が破壊されにくい。そのため、犠牲層エッチング後の歩留まりが良好である。
　その一方、比較例においてはウェーハ外周からエッチングが進むため、犠牲層エッチングの過程で偏在した応力がエピタキシャル層に掛かりやすい。その結果、エピタキシャル層にクラック等が入りやすく、結果として歩留まりの低下を招いた。
　なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。

Claims (7)

  1. 　出発基板上に犠牲層をエピタキシャル成長する工程と、
    　前記犠牲層上に半導体機能層を有するエピタキシャル層をエピタキシャル成長することによりエピタキシャルウェーハを作製する工程と、
    　選択エッチング法にて前記エピタキシャルウェーハの一部領域に前記犠牲層が露出するように素子分離溝を形成する工程と、
    　前記素子分離溝の少なくとも前記犠牲層が露出した表面にパッシベーション膜を形成する工程と、
    　前記エピタキシャルウェーハの前記エピタキシャル層と、可視光に対して透明な被接合基板とを、熱硬化型接合材を介して接合して接合基板を作製する工程と、
    　前記接合基板の前記パッシベーション膜をエッチングして除去する工程と、
    　前記接合基板の前記素子分離溝にエッチング液を供給して前記犠牲層をエッチングすることで前記出発基板と前記エピタキシャル層を分離する工程と
    　を有することを特徴とする接合型半導体ウェーハの製造方法。
  2. 　前記被接合基板を、サファイア、合成石英、石英、ガラス、ＳｉＣ、ＬｉＴａＯ３、ＬｉＮｂＯ３のいずれかの材料からなるものとすることを特徴とする請求項１に記載の接合型半導体ウェーハの製造方法。
  3. 　前記熱硬化型接合材を、シリコーン樹脂、エポキシ樹脂、ベンゾシクロブテン、スピンオングラス、ポリイミド、フッ素樹脂のいずれか一種類以上の材料とすることを特徴とする請求項１又は請求項２に記載の接合型半導体ウェーハの製造方法。
  4. 　前記熱硬化型接合材の厚さを、０．０１μｍ以上０．６μｍ以下とすることを特徴とする請求項１から請求項３のいずれか１項に記載の接合型半導体ウェーハの製造方法。
  5. 　前記熱硬化型接合材は熱硬化されていないことを特徴とする請求項１から請求項４のいずれか１項に記載の接合型半導体ウェーハの製造方法。
  6. 　前記パッシベーション膜を、シリコン酸化膜とすることを特徴とする請求項１から請求項５のいずれか１項に記載の接合型半導体ウェーハの製造方法。
  7. 　前記接合型半導体ウェーハをマイクロＬＥＤ用とすることを特徴とする請求項１から請求項６のいずれか１項に記載の接合型半導体ウェーハの製造方法。
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