WO2021024768A1 - 半導体基板の仮接合方法 - Google Patents

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WO2021024768A1
WO2021024768A1 PCT/JP2020/028005 JP2020028005W WO2021024768A1 WO 2021024768 A1 WO2021024768 A1 WO 2021024768A1 JP 2020028005 W JP2020028005 W JP 2020028005W WO 2021024768 A1 WO2021024768 A1 WO 2021024768A1
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WO
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substrate
layer
semiconductor substrate
bonding
temporary support
Prior art date
Application number
PCT/JP2020/028005
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English (en)
French (fr)
Inventor
石崎　順也
Original Assignee
信越半導体株式会社
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof

Definitions

  • the present invention relates to a temporary joining method for temporarily joining a semiconductor substrate mounted on a mounting substrate to a temporary support substrate.
  • micro LEDs are mounted on a drive board.
  • the size (length and width) of a general micro LED is 20 to 30 ⁇ m or less, and the target size is about 10 ⁇ m. If the thickness of the micro LED is thicker than the vertical and horizontal lengths, the chip will fall during mounting and the mounting yield will decrease. Therefore, the thickness of the micro LED chip needs to be thinner than the vertical and horizontal lengths.
  • the life characteristic and the light emission characteristic are better if the structure that is epi-terminated by the GaP layer is adopted, but GaP and AlGaInP (epi structure) are lattice mismatch systems, and the GaP layer is epistructured. It cannot be installed in the lower layer.
  • GaP is provided in the epi upper layer, but when the electrode is formed in the wafer state, the electrode is provided on the GaP surface side, so that the AlGaInP surface becomes the light extraction surface at the time of mounting.
  • AlGaInP serves as a light extraction surface, the life characteristics and the light extraction characteristics are inferior to those of GaP.
  • the GaP surface is mounted as a light extraction surface.
  • a step of transferring to a temporary support substrate is required.
  • the bonding that realizes transfer is a bonding that can be easily peeled off after forming the device structure, that is, a temporary bonding.
  • the present invention has been made in view of the above problems.
  • a semiconductor substrate having an epitaxial structure or the like to be mounted on a mounting substrate is inverted and joined to a temporary support substrate to form a device structure, and then flip-mounted. It is an object of the present invention to provide a method for temporarily joining a semiconductor substrate, which enables the temporary support substrate to be peeled off after mounting.
  • the present invention includes at least a step of temporarily joining a surface of a semiconductor substrate mounted on a mounting substrate to a surface opposite to the side mounted on the mounting substrate with a temporary support substrate.
  • This is a method of temporarily joining the board to the temporary support board.
  • a method for temporarily joining a semiconductor substrate which comprises thermocompression bonding the semiconductor substrate and the temporary support substrate via a dielectric layer in the temporary joining step.
  • the area of defective joining can be significantly reduced, and peeling can be easily and surely performed by etching, so that the peeling yield is improved.
  • the bonding method and the bonding material can be freely selected. You can choose.
  • the step of temporarily joining there is a step of forming the dielectric layer on the surface of the semiconductor substrate to be temporarily joined, and further forming a BCB adhesive layer on the formed dielectric layer. After that, it is preferable to temporarily join the semiconductor substrate to the temporary support substrate.
  • a step of forming a first dielectric layer on the surface of the semiconductor substrate to be temporarily bonded and a step of forming a second dielectric layer on the temporary support substrate side it is preferable that the semiconductor substrate is temporarily bonded to the temporary support substrate by thermocompression bonding the first and second dielectric layers to each other.
  • the step of forming the dielectric layer on the surface of the semiconductor substrate to be temporarily joined prior to the step of temporarily joining, the step of forming the dielectric layer on the surface of the semiconductor substrate to be temporarily joined, and further forming the first metal layer on the formed dielectric layer.
  • the semiconductor substrate is made into the temporary support substrate by forming a second metal layer on the temporary support substrate side, and then thermocompression bonding the first and second metal layers to each other. Temporary bonding is preferably performed via the dielectric layer.
  • the dielectric layer is a silicon oxide film and the temporary support substrate is a silicon substrate.
  • the dielectric is a silicon oxide film
  • the dielectric can be formed more easily, and a silicon substrate can be preferably used as the temporary support substrate.
  • the area of defective joining can be significantly reduced, and peeling can be easily and surely performed by etching, so that the peeling yield is improved.
  • the bonding method and the bonding material can be freely selected. You can choose.
  • the degree of freedom in selecting the bonding material it is possible to select a bonding method and bonding material suitable for low-temperature bonding, so that the effect of heat applied to the drive substrate during bonding is minimized to the extent that it can be ignored. can do.
  • FIG. 5 is a schematic view in which a dielectric layer is formed on the surface of an epitaxial wafer in the first embodiment.
  • the BCB layer is applied and formed on the surface of the dielectric layer, and the semiconductor substrate and the temporary support substrate are temporarily bonded by thermocompression bonding to the temporary support substrate.
  • the sacrificial layer is etched after being temporarily bonded to the temporary support substrate, and the starting substrate is peeled off.
  • it is the schematic which formed the element separation groove in the epitaxial functional layer after the departure substrate peeling.
  • the first embodiment it is a schematic view in which an electrode is formed on a substrate peeling surface after the element separation groove is formed, and heat treatment is performed to form an ohmic contact.
  • it is the schematic which flip-mounted the semiconductor substrate on the drive substrate.
  • the dielectric layer is etched to separate the drive substrate and the temporary support substrate. It is the schematic which formed the dielectric layer on the surface of the epitaxial wafer in the 2nd Embodiment.
  • FIG. 5 is a schematic view in which a semiconductor substrate and a temporary support substrate are temporarily bonded by thermocompression bonding the first and second dielectric layers in the second embodiment.
  • the sacrificial layer is etched after being temporarily bonded to the temporary support substrate, and the starting substrate is peeled off.
  • it is the schematic which formed the element separation groove in the epitaxial functional layer after the departure substrate peeling.
  • it is a schematic view in which an electrode is formed on a substrate peeling surface after the element separation groove is formed, and heat treatment is performed to form an ohmic contact.
  • it is the schematic which flip-mounted the semiconductor substrate on the drive substrate.
  • the dielectric layer is etched to separate the drive substrate and the temporary support substrate.
  • FIG. 5 is a schematic view in which a dielectric layer is formed on the surface of an epitaxial wafer in the third embodiment.
  • the semiconductor substrate and the temporary support substrate are temporarily bonded by thermocompression bonding the first metal layer formed on the dielectric layer and the second metal layer formed on the temporary support substrate.
  • It is a schematic diagram joined.
  • the sacrificial layer is etched after being temporarily bonded to the temporary support substrate, and the starting substrate is peeled off.
  • it is the schematic which formed the element separation groove in the epitaxial functional layer after the departure substrate peeling.
  • an electrode is formed on the peeled surface of the substrate and heat treatment is performed to form an ohmic contact.
  • the third embodiment it is the schematic which flip-mounted the semiconductor substrate on the drive substrate.
  • the dielectric layer is etched to separate the drive substrate and the temporary support substrate.
  • the comparative example it is the schematic which prepared the epitaxial wafer which has the etch stop layer and the epitaxial functional layer structure on the starting substrate.
  • the 1st temporary support substrate was thermocompression bonded with the BCB layer on the epitaxial functional layer structure.
  • the comparative example after the etch stop layer is removed, the first bonded metal layer is formed, and the second temporary support substrate on which the second bonded metal layer is formed and the first and second bonded metal layers are opposed to each other to generate heat.
  • It is a schematic diagram which was crimp-bonded. In the comparative example, it is the schematic which softened the BCB layer by heating, and separated the 1st temporary support substrate and the 2nd temporary support substrate.
  • FIG. 5 is a schematic view in which BCB remaining on the surface from which the BCB layer has been peeled off is removed in a comparative example. In the comparative example, it is the schematic which formed the element separation groove and the contact electrode. In the comparative example, it is the schematic which flip-mounted the semiconductor substrate on the drive substrate.
  • the comparative example it is a schematic diagram which separated the drive substrate and the second temporary support substrate by etching the first and second bonded metal layers after mounting the drive substrate. It is a figure which shows the joint non-defective product rate in a comparative example and an Example. It is a figure which shows the peeling yield in a comparative example and an Example.
  • Techniques such as joining methods have been required.
  • the present inventor has made extensive studies on a method for temporarily joining a semiconductor substrate to a temporary support substrate. As a result, the semiconductor substrate and the temporary support substrate can be thermocompression-bonded via a dielectric to reduce bonding defects and cause peeling.
  • the present invention has been completed by finding that it can be easily performed and the peeling yield is improved.
  • the present invention has at least a step of temporarily joining the surface of the semiconductor substrate mounted on the mounting substrate to the side opposite to the side to be mounted on the mounting substrate with the temporary support substrate. It is a method of temporary joining, In the step of temporarily joining, the method of temporarily joining a semiconductor substrate is characterized in that the semiconductor substrate and the temporary support substrate are thermocompression-bonded via a dielectric layer.
  • FIG. 1 shows a schematic view in which a semiconductor substrate and a temporary support substrate are temporarily bonded via a dielectric layer in the temporary bonding method of the present invention.
  • the surface of the semiconductor substrate 10 mounted on the mounting substrate on the side opposite to the mounting side on the mounting substrate is heated via the temporary support substrate 11 and the dielectric layer 12. It has a step of temporarily temporarily joining by crimping.
  • a dielectric layer 12 made of, for example, SiO 2 can be formed on the surface (temporarily bonded surface) of the EPW 10.
  • any material can be selected as long as it is an etchable material and does not diffuse or form a modified layer at the semiconductor interface at the time of electrode formation, but contains Si.
  • the thickness of the dielectric layer can be an oxide, an oxide containing Ti, a nitride containing Si, an oxide containing Ga, an oxide containing In, or the like. Further, since the thickness of the dielectric layer may be such that the bonding can be held, the thickness may be 0.1 ⁇ m or more. Regarding the upper limit thickness of the dielectric layer, it is preferable that the thickness of the dielectric layer is 10 ⁇ m or less when the dielectric layer is formed by the CVD method and 500 ⁇ m or less when the film is formed by the sol-gel method because of cost restrictions.
  • a BCB (benzocyclobutene) adhesive layer 16 is applied and formed on the surface of the dielectric layer 12 (step of forming the BCB adhesive layer), and then, for example, a temporary support substrate 11 made of a silicon substrate.
  • the semiconductor substrate and the temporary support substrate can be temporarily bonded by thermocompression bonding (temporary bonding step).
  • the step of temporarily joining may be a condition in which the BCB adhesive layer 16 and the silicon substrate 11 are permanently bonded, or may be a temporary bonding condition. That is, the bonding form between the BCB adhesive layer and the silicon substrate is not particularly limited as long as the semiconductor substrate and the temporary support substrate can be separated by etching the dielectric layer or the like.
  • the joining conditions can be, for example, a pressure of 1.2 N / cm 2 or more and a condition of 200 ° C. or more. This joining condition is just an example, and is not limited to the above conditions as long as the joining state can be realized.
  • the sacrificial layer 15 can be etched and the starting substrate 13 can be peeled off by temporarily joining the temporary support substrate 11 and then immersing the sacrificial layer 15 in a phosphoric acid solution, for example.
  • a resist pattern in which the separation groove is opened is formed by, for example, a photolithography method, and the opening is subjected to chlorine-containing plasma treatment to etch off the element separation groove 17. Can be formed.
  • the electrode 18 can be formed on the peeling surface of the starting substrate and heat-treated to form an ohmic contact.
  • the drive board 19 (mounting board).
  • the dielectric layer 12 is etched by immersing it in a fluoroacid-containing liquid to separate the chip (the epitaxial functional layer 14 mounted on the drive substrate 19) from the BCB layer 16. Then, the drive board 19 and the temporary support board 11 can be separated.
  • an epitaxial wafer 20 having, for example, a sacrificial layer 25 made of AlAs and an epitaxial functional layer structure 24 is prepared as a semiconductor substrate to be mounted on a mounting substrate on a starting substrate 23 made of, for example, a GaAs substrate.
  • a first dielectric layer 22a made of, for example, SiO 2 can be formed on the surface of EPW20 (the surface to be temporarily bonded) (step of forming the first dielectric layer).
  • a second dielectric layer 22b made of, for example, SiO 2 is formed on the temporary support substrate 21 made of, for example, a silicon substrate (step of forming the second dielectric layer). Then, the semiconductor substrate and the temporary support substrate can be temporarily bonded (temporary bonding step) by thermocompression bonding the first and second dielectric layers 22a and 22b after KOH wet treatment.
  • the thermocompression bonding conditions can be set to a pressure of 22 N / cm 2 or more and 500 ° C. in vacuum. This joining condition is just an example, and is not limited to the above conditions as long as the joining state can be realized.
  • a thermocompression bonding method using plasma treatment may be adopted instead of the KOH wet treatment, and in this case, it is not necessary to form a dielectric layer such as a SiO 2 film on the temporary support substrate.
  • the sacrificial layer 25 can be etched and the starting substrate 23 can be peeled off by immersing the temporary support substrate 21 in a phosphoric acid solution, for example.
  • a resist pattern in which the separation groove is opened is formed by, for example, a photolithography method, and the opening is subjected to chlorine-containing plasma treatment to etch off the element separation groove 27. Can be formed.
  • the electrode 28 can be formed on the peeling surface of the starting substrate and heat-treated to form an ohmic contact.
  • the drive board 29 (mounting board).
  • the dielectric layers 22a and 22b are etched by immersing in a fluoroacid-containing liquid, and the SiO 2 layer is used to chip (the epitaxial functional layer 24 mounted on the drive substrate 29). ) Can be separated, and the drive board 29 and the temporary support board 21 can be separated.
  • an epitaxial wafer 30 having, for example, a sacrificial layer 35 made of AlAs and an epitaxial functional layer structure 34 is prepared as a semiconductor substrate to be mounted on a mounting substrate on a starting substrate 33 made of, for example, a GaAs substrate.
  • a dielectric layer 32 made of, for example, SiO 2 can be formed on the surface of EPW30 (the surface to be temporarily joined).
  • a first metal layer 36a containing, for example, Au as a main component is formed on the dielectric layer 32 on the EPW 30 (step of forming the first metal layer), for example, a silicon substrate.
  • a second metal layer 36b containing Au as a main component is formed on the temporary support substrate 31 (step of forming the second metal layer), and the first metal layer 36a and the second metal layer 36b are formed.
  • the semiconductor substrate and the temporary support substrate can be temporarily bonded via the dielectric layer (temporary bonding step).
  • the first and second metal layers are not limited to the metal layer containing Au as a main component, and any material may be used as long as it can form a metal bond by thermocompression bonding.
  • thermocompression bonding conditions can be, for example, in a vacuum at a pressure of 10 N / cm 2 or more and 250 ° C. This joining condition is just an example, and is not limited to the above conditions as long as the joining state can be realized.
  • the sacrificial layer 35 can be etched and the starting substrate 33 can be peeled off by, for example, immersing in a phosphoric acid solution.
  • a resist pattern in which the separation groove is opened is formed by, for example, a photolithography method, and the opening is subjected to chlorine-containing plasma treatment to etch off to form the device separation groove 37. can do.
  • the electrode 38 can be formed on the peeling surface of the starting substrate and heat-treated to form an ohmic contact.
  • the dielectric layer 32 is etched by immersing it in a fluoroacid-containing liquid, and chips (mounted on the drive substrate 39) from the first and second metal layers 36a and 36b.
  • the epitaxial functional layer 34) can be separated, and the drive substrate 39 and the temporary support substrate 31 can be separated.
  • the dielectric layer is a silicon oxide film
  • the temporary support substrate is preferably a silicon substrate. If the dielectric is a silicon oxide film, the dielectric can be formed relatively easily, and a silicon substrate can be preferably used as the temporary support substrate.
  • an aqueous solution of 0.5 to 99% phosphoric acid can be used as the phosphoric acid solution for etching the sacrificial layer, and for etching the dielectric layer.
  • the area of defective joining can be significantly reduced, and peeling can be easily and surely performed by etching, so that the peeling yield is improved.
  • the bonding method and the bonding material can be freely selected. You can choose.
  • the degree of freedom in selecting the bonding material it is possible to select a bonding method and bonding material suitable for low-temperature bonding, so that the effect of heat applied to the drive substrate during bonding is minimized to the extent that it can be ignored. can do.
  • Example 1 0.5 ⁇ m p-GaAs buffer layer, 0.3 ⁇ m p-AlAs sacrificial layer, 0.3 ⁇ m p-GaAs contact layer, 0 p-In 0.5 Ga 0.5 P window layer on GaAs starting substrate .2 ⁇ m, p-GaAs emitter layer 0.5 ⁇ m, n-GaAs base layer 3.5 ⁇ m, n-In 0.5 Ga 0.5 P BSF layer 0.05 ⁇ m, n-GaAs contact layer 0.5 ⁇ m , A PV-EPW (epitaxial wafer) having the formed PV-EP layer (epitaxial functional layer structure) was prepared as a semiconductor substrate for mounting on a mounting substrate. Examples and comparative examples will be described below with reference to the drawings, but details of the buffer layer and the epitaxial functional layer structure are omitted in the drawings for explaining these examples.
  • 0.1 ⁇ m of a SiO 2 film is formed as the dielectric layer 12 on the surface to be temporarily bonded on the PV-EPW10 by the P-CVD method, as in FIG. did.
  • a BCB layer 16 is formed by coating 2.0 ⁇ m on the formed SiO 2 film by a spin coating method, and after the solvent is blown off by heat treatment at about 100 ° C., a Si substrate for temporary support (temporary support substrate) is shown as shown in FIG. ) 11 and the epitaxial wafer 10 were made to face each other and temporarily bonded by thermocompression bonding to form a temporary support bonding substrate.
  • the thermocompression bonding conditions at this time were a joining pressure of 6 N / cm 2 , a joining temperature of 250 ° C., and a holding time of 1 hour.
  • weights having a weight of 100 g or more are bonded to three places near the outer circumference deviated from the center of the back surface of the GaAs starting substrate with a bonding material such as wax to prepare a fluorophore solution.
  • the p-AlAs sacrificial layer 15 was selectively etched by the phosphoric acid solution, and the GaAs starting substrate 13 and the PV-EP layer 14 were separated.
  • a resist pattern in which the element separation groove according to the micro LED size is opened is formed by a photolithography method, and the PV-EP layer exposed in the opening is subjected to chlorine-containing plasma treatment to etch off.
  • the element separation groove 17 portion and the other element portions were formed.
  • An ICP (radio frequency inductively coupled plasma) device was used for chlorine-containing plasma treatment, and chlorine gas was used as chlorine. Further, in order to stabilize the plasma generation, the treatment was performed using a plasma mixed with argon gas as well as chlorine gas.
  • a part of the device portion was removed from the p-GaAs contact layer to the n-GaAs base layer to expose the n-In 0.5 Ga 0.5 P BSF layer.
  • the removal was carried out by a wet treatment using an aqueous solution of tartaric acid, and the pattern formation was carried out by a photolithography step.
  • the n-type contact electrode used a metal containing Au as a main component and added Ge and Si, which are impurities for forming ohmic contacts.
  • the p-type contact electrode was made of a metal containing Au as a main component and added Be and Zn, which are impurities for forming ohmic contacts.
  • the SiO 2 film was etched by immersing it in a fluoroacid-containing liquid. By etching the SiO 2 film, as shown in FIG. 8, the element portion and the BCB layer 16 are separated, and the chip remains on the drive substrate 19. By this step, the temporary support substrate 11 and the chip were separated.
  • Example 2 0.5 ⁇ m p-GaAs buffer layer, 0.3 ⁇ m p-AlAs sacrificial layer, 0.3 ⁇ m p-GaAs contact layer, 0 p-In 0.5 Ga 0.5 P window layer on GaAs starting substrate .2 ⁇ m, p-GaAs emitter layer 0.5 ⁇ m, n-GaAs base layer 3.5 ⁇ m, n-In 0.5 Ga 0.5 P BSF layer 0.05 ⁇ m, n-GaAs contact layer 0.5 ⁇ m , A PV-EPW (epitaxial wafer) having the formed PV-EP layer (epitaxial functional layer structure) was prepared as a semiconductor substrate for mounting on a mounting substrate.
  • the SiO 2 film is 0 as the first dielectric layer 22a on the surface to be temporarily bonded on the PV-EPW20 by the P-CVD method. .1 ⁇ m was formed.
  • thermocompression bonding conditions at this time were temporary bonding in a vacuum at a pressure of 22 N / cm 2 or more and by applying heat of 500 ° C.
  • weights having a weight of 200 g or more are bonded to three places near the outer circumference deviated from the center of the back surface of the GaAs starting substrate with a bonding material such as wax to prepare a fluorophore solution.
  • the temporary support bonding substrate was immersed so as to be horizontal. At that time, it was set on a jig in contact with the upper surface of the support substrate at the end opposite to the center of the GaAs starting substrate and the weight, and immersed in the phosphoric acid solution. As shown in FIG. 11, the p-AlAs sacrificial layer 25 was selectively etched by the phosphoric acid solution, and the GaAs starting substrate 23 and the PV-EP layer 24 were separated.
  • a resist pattern in which the element separation groove according to the micro LED size is opened is formed by a photolithography method, and the PV-EP layer exposed in the opening is subjected to chlorine-containing plasma treatment to etch off.
  • the element separation groove 27 portion and the other element portions were formed.
  • An ICP apparatus was used for the chlorine-containing plasma treatment, and chlorine gas was used as chlorine. Further, in order to stabilize the plasma generation, the treatment was performed using a plasma mixed with argon gas as well as chlorine gas.
  • a part of the device portion was removed from the p-GaAs contact layer to the n-GaAs base layer to expose the n-In 0.5 Ga 0.5 P BSF layer.
  • the removal was carried out by a wet treatment using an aqueous solution of tartaric acid, and the pattern formation was carried out by a photolithography step.
  • the n-type contact electrode used a metal containing Au as a main component and added Ge and Si, which are impurities for forming ohmic contacts.
  • the p-type contact electrode was made of a metal containing Au as a main component and added Be and Zn, which are impurities for forming ohmic contacts.
  • the SiO 2 film was etched by immersing it in a fluoroacid-containing liquid. By etching the SiO 2 film, as shown in FIG. 15, the element portion and the temporary support substrate 21 are separated, and the chip remains on the drive substrate 29. By this step, the temporary support substrate 21 and the chip were separated.
  • Example 3 0.5 ⁇ m p-GaAs buffer layer, 0.3 ⁇ m p-AlAs sacrificial layer, 0.3 ⁇ m p-GaAs contact layer, 0 p-In 0.5 Ga 0.5 P window layer on GaAs starting substrate .2 ⁇ m, p-GaAs emitter layer 0.5 ⁇ m, n-GaAs base layer 3.5 ⁇ m, n-In 0.5 Ga 0.5 P BSF layer 0.05 ⁇ m, n-GaAs contact layer 0.5 ⁇ m , A PV-EPW (epitaxial wafer) having the formed PV-EP layer (epitaxial functional layer structure) was prepared as a semiconductor substrate for mounting on a mounting substrate.
  • 0.1 ⁇ m of a SiO 2 film is formed as the dielectric layer 32 on the surface to be temporarily bonded on the PV-EPW30 by the P-CVD method, as in FIG. did.
  • an Au film of 0.5 ⁇ m is formed as the first metal layer 36a on the SiO 2 film, and the Au film is formed as the second metal layer 36b on the Si substrate (temporary support substrate) 31 for temporary support. 5 ⁇ m was formed.
  • the semiconductor substrate 30 and the temporary support substrate 31 were temporarily bonded by thermocompression bonding with the Au films facing each other to form a temporary support bonded substrate.
  • the thermocompression bonding conditions at this time were bonding in vacuum at a pressure of 10 N / cm 2 or more and by applying heat of 250 ° C.
  • weights having a weight of 300 g or more are bonded to three places near the outer circumference deviated from the center of the back surface of the GaAs starting substrate with a bonding material such as wax to prepare a fluorophore solution.
  • a bonding material such as wax
  • the p-AlAs sacrificial layer 35 was selectively etched by the phosphoric acid solution, and the GaAs starting substrate 33 and the PV-EP layer 34 were separated.
  • the weight is set to 300 g, but it goes without saying that a weight larger than this may be provided as long as the sacrificial layer etching rate is slow, and the weight is not limited to the above-mentioned weight.
  • a resist pattern in which the element separation groove according to the micro LED size is opened is formed by a photolithography method, and the PV-EP layer exposed in the opening is subjected to chlorine-containing plasma treatment to etch off.
  • the element separation groove 37 portion and the other element portions were formed.
  • An ICP apparatus was used for the chlorine-containing plasma treatment, and chlorine gas was used as chlorine. Further, in order to stabilize the plasma generation, the treatment was performed using a plasma mixed with argon gas as well as chlorine gas.
  • the device separation groove 37 After forming the device separation groove 37, a part of the device portion was removed from the p-GaAs contact layer to the n-GaAs base layer to expose the n-In 0.5 Ga 0.5 P BSF layer. The removal was carried out by a wet treatment using an aqueous solution of tartaric acid, and the pattern formation was carried out by a photolithography step.
  • the n-type contact electrode used a metal containing Au as a main component and added Ge and Si, which are impurities for forming ohmic contacts.
  • the p-type contact electrode was made of a metal containing Au as a main component and added Be and Zn, which are impurities for forming ohmic contacts.
  • the contact electrode 38 was flip-mounted on the drive substrate 39 as shown in FIG. Flip mounting was performed by thermocompression bonding and ultrasonic application.
  • the SiO 2 film was etched by immersing it in a fluoroacid-containing liquid. By etching the SiO 2 film, the element portion and the Au film are separated as shown in FIG. 22, and the chip remains on the drive substrate 39. By this step, the temporary support substrate 31 and the chip were separated.
  • the p-GaAs buffer layer is 0.5 ⁇ m
  • the p-InGaP etch stop layer 101 is 0.3 ⁇ m
  • the p-GaAs contact layer is 0.3 ⁇ m
  • p-GaAs emitter layer 0.5 ⁇ m
  • n-GaAs base layer 3.5 ⁇ m
  • PV-EPW (epitaxial wafer) 110 having a PV-EP layer (epitaxial functional layer structure) 114 formed with an n-GaAs contact layer of 0.5 ⁇ m was prepared.
  • thermocompression bonding conditions at this time were a joining pressure of 6 N / cm 2 , a joining temperature of 150 ° C., and a holding time of 10 minutes.
  • the GaAs starting substrate 113 was etched with hydrogen peroxide to remove it.
  • the etching solution was switched to hydrochloric acid, the p-InGaP etch stop layer 101 was removed, and the p-GaAs contact layer of the epitaxial functional layer structure 114 was exposed.
  • An Al film is formed as the first bonded metal layer 106a on the exposed p-GaAs contact layer, and Al as the second bonded metal layer 106b on the Si substrate as the second temporary support substrate 111b for temporary support.
  • a film of 0.5 ⁇ m is formed, the first and second bonded metal layers 106a and 106b are opposed to each other and thermocompression bonded to form a new temporary support bonded substrate as shown in FIG. 26.
  • the thermocompression bonding conditions at this time were the bonding in vacuum at a pressure of 10 N / cm 2 or more and by applying heat of 250 ° C.
  • the BCB material was removed by washing with a BCB diluting liquid and performing an ashing treatment (FIG. 28).
  • the element separation groove 117 and the contact electrode 118 were formed as follows. After removing the starting substrate 113, a resist pattern in which the element separation groove corresponding to the micro LED size is opened is formed by a photolithography method, and the PV-EP layer exposed in the opening is subjected to chlorine-containing plasma treatment to etch off. , The element separation groove 117 part and the element part were formed. An ICP apparatus was used for the chlorine-containing plasma treatment, and chlorine gas was used as chlorine. Further, in order to stabilize the plasma generation, the treatment was performed using a plasma mixed with argon gas as well as chlorine gas.
  • the device separation groove 117 After forming the device separation groove 117, a part of the device portion was removed from the p-GaAs contact layer to the n-GaAs base layer to expose the n-In 0.5 Ga 0.5 P BSF layer. The removal was carried out by a wet treatment using an aqueous solution of tartaric acid, and the pattern formation was carried out by a photolithography step.
  • the n-type contact electrode used a metal containing Au as a main component and added Ge and Si, which are impurities for forming ohmic contacts.
  • the p-type contact electrode was made of a metal containing Au as a main component and added Be and Zn, which are impurities for forming ohmic contacts.
  • the contact electrode 118 After forming the contact electrode 118, it was flip-mounted on the drive substrate 119 as shown in FIG. Flip mounting was performed by thermocompression bonding and ultrasonic application.
  • the Al film was etched by immersing it in a fluoroacid-containing liquid.
  • the element portion and the Si substrate for temporary support temporary support substrate 111b
  • the chip is formed. It remains on the drive board 119.
  • FIG. 32 shows the joint non-defective product rate in the comparative example and the example.
  • the metal layer is bonded via a relatively hard Al metal layer, voids are often generated by joining the metal layers, but in SiO 2 bonding or BCB bonding, voids are generated by optimizing the mechanical flatness or heat treatment conditions.
  • the bonding defective area can be significantly reduced.
  • FIG. 33 shows the peeling yield at the time of peeling the chip portion processed into a die shape (forming the element separation groove) from the temporarily joined substrate in the comparative example and the embodiment.
  • the etching rate of Al used for the first and second bonded metal layers tends to be distributed.
  • Echantomra of the Al layer is generated, and the peeling yield is reduced.
  • unevenness was less likely to occur in the wet etching of SiO 2 , and the peeling yield was improved.
  • the bonding is performed via the BCB layer, a step of removing the residual BCB material is required, but in the embodiment, the dielectric layer peeling and the residue removal treatment on the surface of the functional layer can be performed at the same time. , The number of processes could be reduced.
  • the present invention is not limited to the above embodiment.
  • the above-described embodiment is an example, and any object having substantially the same configuration as the technical idea described in the claims of the present invention and exhibiting the same effect and effect is the present invention. Is included in the technical scope of.

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Abstract

本発明は、少なくとも、実装用基板に実装する半導体基板の前記実装用基板に実装する側と反対側の面を、仮支持基板と仮接合する工程を有する、半導体基板を仮支持基板に一時的に仮接合する方法であって、前記仮接合する工程において、前記半導体基板と前記仮支持基板とを誘電体層を介して熱圧着接合することを特徴とする半導体基板の仮接合方法である。これにより、エピタキシャル構造等を有する、実装用基板に実装する半導体基板を反転させて仮支持基板に接合し、デバイス構造を形成した後、フリップ実装し、実装後、仮支持基板を剥離することを可能とする半導体基板の仮接合方法が提供される。

Description

半導体基板の仮接合方法
　本発明は、実装用基板に実装する半導体基板を仮支持基板に一時的に仮接合するための仮接合方法に関する。
　マイクロＬＥＤを駆動基板へ実装したディスプレイデバイスの提案がなされている。一般的なマイクロＬＥＤのサイズ（縦横長さ）は２０～３０μｍ以下であり、目標とされるサイズは１０μｍ程度である。マイクロＬＥＤの厚みが縦横長さより厚い場合、実装時にチップが倒れ、実装歩留まりが低下してしまう。そのため、マイクロＬＥＤチップの厚みは縦横長さより薄い必要がある。
　しかし、このサイズのチップは非常に小さいため、従来の様な吸着アームを利用した実装は不可能であり、ｗａｆｅｒ　ｔｏ　ｗａｆｅｒ（ウェーハ毎の）工程を採用する必要がある。そのため、ウェーハ上にマイクロＬＥＤ構造を作製し、駆動基板にフリップ実装することがもっとも実装歩留まりを向上させる方法である。
　赤色ＬＥＤで上記工程を適用しようとした場合、ウェーハ状態で電極を形成する工程を適用できる構造を作製しようとすると、寿命特性が低下する構造を採用するしかない。ＡｌＧａＩｎＰ系ＬＥＤ構造の場合、ＧａＰ層でエピ終端する構造を採用した方が寿命特性及び発光特性が良好になるが、ＧａＰとＡｌＧａＩｎＰ（エピ構造）は格子不整合系であり、ＧａＰ層をエピ構造の下層に設けることができない。そのため、ＧａＰはエピ上層に設けることになるが、ウェーハ状態で電極を形成するとＧａＰ面側に電極を設けるため、実装時はＡｌＧａＩｎＰ面が光取り出し面となる。ＡｌＧａＩｎＰが光取り出し面となった場合、寿命特性及び光取り出し特性はＧａＰより劣ったものになる。
　従って、良好な特性を有するマイクロＬＥＤディスプレイを実現するためには、ＧａＰ面を光取り出し面として実装するデバイスを実現すべきである。そのためには、一度エピタキシャル構造を反転させてから電極を有する構造を形成し、その後、実装を行うことがもっとも好ましいデバイス構造を形成することができる。また、エピタキシャル構造を反転するためには仮支持基板に転写する工程が必要である。さらに、転写を実現する接合は、デバイス構造を形成後、簡便に剥離可能な接合、すなわち、仮接合であることが望ましい。
　仮接合が可能な方法としては、シリコーンや樹脂などの粘着性のある物質を介して接合する方法が開示されている（特許文献１、２参照）。しかし、これらの物質を介して仮接合した場合、電極形成後のオーミックコンタクト形成に必要な熱処理に耐えることができない。
　電極形成後のオーミックコンタクト形成に必要な熱処理に耐えることのできる接合を選択した場合、直接接合や金属接合、接着剤接合等の技術が開示されているが、これらは永久接合となる接合方法であり、デバイス構造を形成し、フリップ実装した後、仮支持基板を剥離することは困難である。
　従って、エピタキシャル構造等を有する半導体基板を反転させて仮支持基板に接合し、デバイス構造を形成した後、フリップ実装し、実装後、仮支持基板を剥離することを可能とする構造・接合方法等の技術が求められている。
特開２００６－３２８１０４号公報 米国特許第７５４１２６４号明細書
　本発明は上記の課題に鑑みてなされたもので、エピタキシャル構造等を有する、実装用基板に実装する半導体基板を反転させて仮支持基板に接合し、デバイス構造を形成した後、フリップ実装し、実装後、仮支持基板を剥離することを可能とする半導体基板の仮接合方法を提供することを目的とする。
　上記目的を解決するために、本発明は、少なくとも、実装用基板に実装する半導体基板の前記実装用基板に実装する側と反対側の面を、仮支持基板と仮接合する工程を有する、半導体基板を仮支持基板に一時的に仮接合する方法であって、
　前記仮接合する工程において、前記半導体基板と前記仮支持基板とを誘電体層を介して熱圧着接合することを特徴とする半導体基板の仮接合方法を提供する。
　このような仮接合方法であれば、接合不良面積を大幅に低減する事ができ、エッチングにより容易にかつ確実に剥離することができるため剥離歩留まりが向上する。また、誘電体層を機能層と接合層との間に挿入することで、支持基板から機能層を剥離する際に接合層をエッチングないし剥離する必要がなくなるため、接合方法及び接合材を自由に選択することができる。更に接合材の選択の自由度が大きくなることで、低温接合に適した接合方法、及び接合材を選択可能なため、接合に伴って駆動基板に印加される熱による影響を無視できるほど極小化することができる。
　このとき、前記仮接合する工程よりも前に、前記半導体基板の仮接合する面に前記誘電体層を形成し、更に該形成した誘電体層の上にＢＣＢ接着層を形成する工程を有し、その後、前記半導体基板を前記仮支持基板に仮接合することが好ましい。
　このような方法であれば、より確実に仮接合することができる。
　また、前記仮接合する工程よりも前に、前記半導体基板の仮接合する面に第一の誘電体層を形成する工程と、前記仮支持基板側に第二の誘電体層を形成する工程とを有し、その後、前記第一及び第二の誘電体層同士を熱圧着接合することで、前記半導体基板を前記仮支持基板に仮接合することが好ましい。
　このような方法であっても、より確実に仮接合することができる。
　この場合、前記仮接合する工程よりも前に、前記半導体基板の仮接合する面に前記誘電体層を形成し、更に該形成した誘電体層の上に第一の金属層を形成する工程と、前記仮支持基板側に第二の金属層を形成する工程とを有し、その後、前記第一及び第二の金属層同士を熱圧着接合することで、前記半導体基板を前記仮支持基板に前記誘電体層を介して仮接合することが好ましい。
　このような方法であっても、より確実に仮接合することができる。
　また、前記誘電体層をシリコン酸化膜とし、前記仮支持基板をシリコン基板とすることが好ましい。
　誘電体がシリコン酸化膜であればより簡単に誘電体を形成でき、仮支持基板にはシリコン基板を好適に用いることができる。
　本発明の仮接合方法であれば、接合不良面積を大幅に低減する事ができ、エッチングにより容易にかつ確実に剥離することができるため剥離歩留まりが向上する。また、誘電体層を機能層と接合層との間に挿入することで、支持基板から機能層を剥離する際に接合層をエッチングないし剥離する必要がなくなるため、接合方法及び接合材を自由に選択することができる。更に接合材の選択の自由度が大きくなることで、低温接合に適した接合方法、及び接合材を選択可能なため、接合に伴って駆動基板に印加される熱による影響を無視できるほど極小化することができる。
本発明の仮接合方法において、半導体基板と仮支持基板とを誘電体層を介して仮接合した概略図である。 第一の実施形態において、エピタキシャルウェーハの表面に誘電体層を形成した概略図である。 第一の実施形態において、誘電体層表面にＢＣＢ層を塗布形成し、仮支持基板に熱圧着接合することにより、半導体基板と仮支持基板とを仮接合した概略図である。 第一の実施形態において、仮支持基板に仮接合後、犠牲層をエッチングし、出発基板を剥離した概略図である。 第一の実施形態において、出発基板剥離後、エピタキシャル機能層に素子分離溝を形成した概略図である。 第一の実施形態において、素子分離溝形成後、基板剥離面に電極を形成し、熱処理を施してオーミックコンタクトを形成した概略図である。 第一の実施形態において、駆動基板に半導体基板をフリップ実装した概略図である。 第一の実施形態において、駆動基板実装後、誘電体層をエッチングし、駆動基板と仮支持基板とを分離した概略図である。 第二の実施形態において、エピタキシャルウェーハの表面に誘電体層を形成した概略図である。 第二の実施形態において、第一及び第二の誘電体層を熱圧着接合することにより、半導体基板と仮支持基板とを仮接合した概略図である。 第二の実施形態において、仮支持基板に仮接合後、犠牲層をエッチングし、出発基板を剥離した概略図である。 第二の実施形態において、出発基板剥離後、エピタキシャル機能層に素子分離溝を形成した概略図である。 第二の実施形態において、素子分離溝形成後、基板剥離面に電極を形成し、熱処理を施してオーミックコンタクトを形成した概略図である。 第二の実施形態において、駆動基板に半導体基板をフリップ実装した概略図である。 第二の実施形態において、駆動基板実装後、誘電体層をエッチングし、駆動基板と仮支持基板とを分離した概略図である。 第三の実施形態において、エピタキシャルウェーハの表面に誘電体層を形成した概略図である。 第三の実施形態において、誘電体層上に形成した第一の金属層と仮支持基板上に形成した第二の金属層とを熱圧着接合することにより、半導体基板と仮支持基板とを仮接合した概略図である。 第三の実施形態において、仮支持基板に仮接合後、犠牲層をエッチングし、出発基板を剥離した概略図である。 第三の実施形態において、出発基板剥離後、エピタキシャル機能層に素子分離溝を形成した概略図である。 第三の実施形態において、素子分離溝形成後、基板剥離面に電極を形成し、熱処理を施してオーミックコンタクトを形成した概略図である。 第三の実施形態において、駆動基板に半導体基板をフリップ実装した概略図である。 第三の実施形態において、駆動基板実装後、誘電体層をエッチングし、駆動基板と仮支持基板とを分離した概略図である。 比較例において、出発基板上にエッチストップ層とエピタキシャル機能層構造とを有するエピタキシャルウェーハを準備した概略図である。 比較例において、エピタキシャル機能層構造上にＢＣＢ層を介して第一の仮支持基板を熱圧着接合した概略図である。 比較例において、第一の仮支持基板に接合後、出発基板を剥離した概略図である。 比較例において、エッチストップ層除去後、第一の接合金属層を形成し、第二の接合金属層を形成した第二の仮支持基板と第一及び第二の接合金属層を対向させて熱圧着接合した概略図である。 比較例において、ＢＣＢ層を加熱により軟化させ、第一の仮支持基板と第二の仮支持基板とを分離した概略図である。 比較例において、ＢＣＢ層を剥離した面に残留するＢＣＢを除去した概略図。 比較例において、素子分離溝及びコンタクト電極を形成した概略図である。 比較例において、駆動基板に半導体基板をフリップ実装した概略図である。 比較例において、駆動基板実装後、第一及び第二の接合金属層をエッチングし、駆動基板と第二の仮支持基板とを分離した概略図である。 比較例と実施例における接合良品率を示す図である。 比較例と実施例における剥離歩留まりを示す図である。
　上述したように、エピタキシャル構造等を有する半導体基板を反転させて仮支持基板に接合し、デバイス構造を形成した後、フリップ実装し、実装後、仮支持基板を剥離することを可能とする構造・接合方法等の技術が求められていた。本発明者は半導体基板を仮支持基板に仮接合する方法について鋭意検討を重ねたところ、半導体基板と仮支持基板とを誘電体を介して熱圧着接合することで接合不良を低減でき、剥離も容易にでき、剥離歩留りが向上することを見出し、本発明を完成させた。
　即ち、本発明は、少なくとも、実装用基板に実装する半導体基板の前記実装用基板に実装する側と反対側の面を、仮支持基板と仮接合する工程を有する、半導体基板を仮支持基板に一時的に仮接合する方法であって、
　前記仮接合する工程において、前記半導体基板と前記仮支持基板とを誘電体層を介して熱圧着接合することを特徴とする半導体基板の仮接合方法である。
　図１に例として、本発明の仮接合方法において、半導体基板と仮支持基板とを誘電体層を介して仮接合した概略図を示す。このように、本発明の仮接合方法では、実装用基板に実装する半導体基板１０の上記実装用基板に実装する側と反対側の面を、仮支持基板１１と誘電体層１２を介して熱圧着接合することで、一時的に仮接合する工程を有する。
　以下、本発明について、実施形態について図を参照しながら更に詳細に説明するが、本発明はこれに限定されるものではない。
（第一の実施形態）
　まず、図２～図８を用いて半導体基板の仮接合方法の第一の実施形態を説明する。
　図２に示すように、例えばＧａＡｓ基板からなる出発基板１３上に、例えばＡｌＡｓからなる犠牲層１５とエピタキシャル機能層構造１４とを有するエピタキシャルウェーハ（ＥＰＷ）１０を、実装用基板に実装する半導体基板として準備し、ＥＰＷ１０の表面（仮接合する面）に例えばＳｉＯ２からなる誘電体層１２を形成することができる。誘電体層としてはＳｉＯ２の他に、エッチング可能な材料で、かつ、電極形成時に半導体界面において拡散、もしくは変性層を形成しなければ、どの様な材料でも選択可能であるが、Ｓｉを含む酸化物、Ｔｉを含む酸化物、Ｓｉを含む窒化物、Ｇａを含む酸化物、Ｉｎを含む酸化物等とすることができる。また、誘電体層の厚さは接合を保持できる程度の膜厚であればよいため、０．１μｍ以上の厚さがあればよい。誘電体層の上限の厚さに関しては、コスト上の制約から、ＣＶＤ法を用いて誘電体層を成膜する場合は１０μｍ以下、ゾルゲル法により成膜する場合は５００μｍ以下が好適である。
　次に、図３に示すように、誘電体層１２表面にＢＣＢ（ベンゾシクロブテン）接着層１６を塗布形成し（ＢＣＢ接着層を形成する工程）、その後、例えばシリコン基板からなる仮支持基板１１に熱圧着接合することにより、半導体基板と仮支持基板とを仮接合することができる（仮接合する工程）。仮接合する工程は、ＢＣＢ接着層１６とシリコン基板１１とが永久接合となる条件でも良く、仮接合条件でも良い。即ち、誘電体層をエッチング等することで、半導体基板と仮支持基板とを分離できる接合状態であれば、ＢＣＢ接着層とシリコン基板との接合形態は特に限定されない。接合条件は、例えば１．２Ｎ／ｃｍ２以上の圧力で、かつ、２００℃以上の条件とすることができる。この接合条件はあくまで例であり、接合状態が実現できれば、前記の条件に限定されるものではない。
　次に、図４に示すように、仮支持基板１１に仮接合後、例えば弗酸液に浸すことで犠牲層１５をエッチングし、出発基板１３を剥離することができる。
　次に、図５に示すように、出発基板剥離後、例えばフォトリソグラフィー法により分離溝部が開口したレジストパターンを形成し、開口部に塩素含有プラズマ処理を行ってエッチングオフし、素子分離溝１７を形成することができる。
　次に、図６に示すように素子分離溝１７形成後、出発基板剥離面に電極１８を形成し、熱処理を施してオーミックコンタクトを形成することができる。
　次に、図７に示すように駆動基板１９（実装用基板）にフリップ実装することができる。次に、図８に示すように駆動基板１９実装後、弗酸含有液に浸して誘電体層１２をエッチングし、ＢＣＢ層１６からチップ（駆動基板１９に実装されたエピタキシャル機能層１４）を分離し、駆動基板１９と仮支持基板１１を分離することができる。
（第二の実施形態）
　次に、図９～図１５を用いて半導体基板の仮接合方法の第二の実施形態を説明する。
　図９に示すように、例えばＧａＡｓ基板からなる出発基板２３上に、例えばＡｌＡｓからなる犠牲層２５とエピタキシャル機能層構造２４を有するエピタキシャルウェーハ２０を、実装用基板に実装する半導体基板として準備し、ＥＰＷ２０表面（仮接合する面）に例えばＳｉＯ２からなる第一の誘電体層２２ａを形成することができる（第一の誘電体層を形成する工程）。
　次に、図１０に示すように、例えばシリコン基板からなる仮支持基板２１上に例えばＳｉＯ２からなる第二の誘電体層２２ｂを形成する（第二の誘電体層を形成する工程）。そして、第一及び第二の誘電体層２２ａ、２２ｂをＫＯＨウェット処理後、熱圧着接合することにより、半導体基板と仮支持基板とを仮接合することができる（仮接合する工程）。熱圧着条件は、真空中にて、２２Ｎ／ｃｍ２以上の圧力で、かつ、５００℃とすることができる。この接合条件はあくまで例であり、接合状態が実現できれば、前記の条件に限定されるものではない。ＫＯＨウェット処理の代わりにプラズマ処理を用いた熱圧着法を採用しても良く、この場合、仮支持基板上にはＳｉＯ２膜等の誘電体層を形成しなくてもよい。
　次に、図１１に示すように、仮支持基板２１を仮接合後、例えば弗酸液に浸すことで犠牲層２５をエッチングし、出発基板２３を剥離することができる。
　次に、図１２に示すように、出発基板剥離後、例えばフォトリソグラフィー法により分離溝部が開口したレジストパターンを形成し、開口部に塩素含有プラズマ処理を行ってエッチングオフし、素子分離溝２７を形成することができる。
　次に、図１３に示すように、素子分離溝２７形成後、出発基板剥離面に電極２８を形成し、熱処理を施してオーミックコンタクトを形成することができる。
　次に、図１４に示すように、駆動基板２９（実装用基板）にフリップ実装することができる。次に、図１５に示すように、駆動基板２９実装後、弗酸含有液に浸して誘電体層２２ａ、２２ｂをエッチングし、ＳｉＯ２層からチップ（駆動基板２９に実装されたエピタキシャル機能層２４）を分離し、駆動基板２９と仮支持基板２１を分離することができる。
（第三の実施形態）
　次に、図１６～図２２を用いて半導体基板の仮接合方法の第三の実施形態を説明する。
　図１６に示すように、例えばＧａＡｓ基板からなる出発基板３３上に、例えばＡｌＡｓからなる犠牲層３５とエピタキシャル機能層構造３４を有するエピタキシャルウェーハ３０を、実装用基板に実装する半導体基板として準備し、ＥＰＷ３０表面（仮接合する面）に例えばＳｉＯ２からなる誘電体層３２を形成することができる。
　次に、図１７に示すように、ＥＰＷ３０上の誘電体層３２上に例えばＡｕを主成分とする第一の金属層３６ａを形成し（第一の金属層を形成する工程）、例えばシリコン基板からなる仮支持基板３１上に例えばＡｕを主成分とする第二の金属層３６ｂを形成し（第二の金属層を形成する工程）、第一の金属層３６ａと第二の金属層３６ｂを熱圧着接合することにより、半導体基板と仮支持基板とを誘電体層を介して仮接合することができる（仮接合する工程）。ここで第一及び第二の金属層はＡｕを主成分とする金属層に限らず、熱圧着により金属接合を形成可能な材料であれば、どのような材料を採用しても良く、Ａｌ、Ａｇ、Ｉｎ、Ｇａ等の軟金属を含む材料を含む金属であればどのような材料も選択可能である。熱圧着条件としては、例えば真空中にて、１０Ｎ／ｃｍ２以上の圧力で、かつ、２５０℃とすることができる。この接合条件はあくまで例であり、接合状態が実現できれば、前記の条件に限定されるものではない。
　次に、図１８に示すように仮支持基板に仮接合後、例えば弗酸液に浸すことで犠牲層３５をエッチングし、出発基板３３を剥離することができる。
　次に、図１９に示すように出発基板剥離後、例えばフォトリソグラフィー法により分離溝部が開口したレジストパターンを形成し、開口部に塩素含有プラズマ処理を行ってエッチングオフし、素子分離溝３７を形成することができる。
　次に、図２０に示すように素子分離溝３７形成後、出発基板剥離面に電極３８を形成し、熱処理を施してオーミックコンタクトを形成することができる。
　次に、図２１に示すように駆動基板３９にフリップ実装する。次に、図２２に示すように駆動基板３９実装後、弗酸含有液に浸して誘電体層３２をエッチングし、第一及び第二の金属層３６ａ、３６ｂからチップ（駆動基板３９に実装されたエピタキシャル機能層３４）を分離し、駆動基板３９と仮支持基板３１を分離することができる。
　本発明の上記第一～第三の実施形態において、誘電体層をシリコン酸化膜とすることが好ましく、また、仮支持基板をシリコン基板とすることが好ましい。誘電体がシリコン酸化膜であれば比較的簡単に誘電体を形成でき、仮支持基板にはシリコン基板を好適に用いることができる。
　なお、本発明の上記第一～第三の実施形態において、犠牲層のエッチングには、弗酸液として例えば弗酸０．５～９９％の水溶液を用いることができ、誘電体層のエッチングには、弗酸含有液として例えば弗酸０．５～９９％の水溶液を用いることができる。
　本発明の仮接合方法であれば、接合不良面積を大幅に低減する事ができ、エッチングにより容易にかつ確実に剥離することができるため剥離歩留まりが向上する。また、誘電体層を機能層と接合層との間に挿入することで、支持基板から機能層を剥離する際に接合層をエッチングないし剥離する必要がなくなるため、接合方法及び接合材を自由に選択することができる。更に接合材の選択の自由度が大きくなることで、低温接合に適した接合方法、及び接合材を選択可能なため、接合に伴って駆動基板に印加される熱による影響を無視できるほど極小化することができる。
　以下、実施例及び比較例を示し、本発明をより具体的に説明するが、本発明は下記の実施例に制限されるものではない。
（実施例１）
　ＧａＡｓ出発基板上にｐ－ＧａＡｓバッファ層を０．５μｍ、ｐ－ＡｌＡｓ犠牲層を０．３μｍ、ｐ－ＧａＡｓコンタクト層を０．３μｍ、ｐ－Ｉｎ０．５Ｇａ０．５Ｐウインドウ層を０．２μｍ、ｐ－ＧａＡｓエミッタ層を０．５μｍ、ｎ－ＧａＡｓベース層を３．５μｍ、ｎ－　Ｉｎ０．５Ｇａ０．５Ｐ　ＢＳＦ層を０．０５μｍ、ｎ－ＧａＡｓコンタクト層を０．５μｍ、形成したＰＶ－ＥＰ層（エピタキシャル機能層構造）を有するＰＶ－ＥＰＷ（エピタキシャルウェーハ）を実装用基板に実装する半導体基板として準備した。以下、図を参照しながら実施例及び比較例を説明するが、これらの例を説明する図において、バッファ層及びエピタキシャル機能層構造の詳細は省略した。
　次に、本発明の第一の実施形態にしたがって、図２と同様に、ＰＶ－ＥＰＷ１０上の仮接合する面にＰ－ＣＶＤ法にて、誘電体層１２としてＳｉＯ２膜を０．１μｍ形成した。
　形成したＳｉＯ２膜上にスピンコート法によりＢＣＢ層１６を２．０μｍ塗布形成し、１００℃前後の熱処理により溶剤を飛ばした後、図３のように、仮支持用のＳｉ基板（仮支持基板）１１とエピタキシャルウェーハ１０を対向させて熱圧着接合により仮接合し、仮支持接合基板を形成した。このときの熱圧着条件は接合圧力を６Ｎ／ｃｍ２、接合時温度を２５０℃、保持時間を１時間とした。
　そして、仮支持接合基板を形成後、ＧａＡｓ出発基板の裏面の中心からずれた外周付近の三か所に１００ｇ以上の重さを有する重りをワックス等の接合材にて接合し、弗酸液に仮支持接合基板が水平になるように浸す。その際、ＧａＡｓ出発基板の中心部と重りの反対側の端の支持基板上面に接する治具にセットして弗酸液に浸した。図４に示すように、弗酸液によりｐ－ＡｌＡｓ犠牲層１５が選択エッチングされ、ＧａＡｓ出発基板１３とＰＶ－ＥＰ層１４部が分離された。
　出発基板除去後、フォトリソグラフィー法によりマイクロＬＥＤサイズに合わせた素子分離溝部が開口したレジストパターンを形成し、開口部に露出したＰＶ－ＥＰ層に対して塩素含有プラズマ処理を行ってエッチングオフし、図５に示すように、素子分離溝１７部とそれ以外の素子部を形成した。塩素含有プラズマ処理に際してはＩＣＰ（高周波誘導結合プラズマ）装置を使用し、塩素として塩素ガスを使用した。また、プラズマ生成安定のため、塩素ガスだけでなく、アルゴンガスを混合したプラズマを使用して処理を行った。
　素子分離溝１７形成後、素子部の一部領域をｐ－ＧａＡｓコンタクト層からｎ－ＧａＡｓベース層まで除去し、ｎ－　Ｉｎ０．５Ｇａ０．５Ｐ　ＢＳＦ層を露出させた。除去には酒石酸過水溶液を用いたウェット処理で行い、パターン形成にはフォトリソグラフィー工程を用いた。
　次にｎ型コンタクト電極を形成した。ｎ型コンタクト電極はＡｕを主成分とし、オーミックコンタクト形成用の不純物であるＧｅやＳｉを添加した金属を用いた。
　次にｐ型コンタクト電極を形成した。ｐ型コンタクト電極はＡｕを主成分とし、オーミックコンタクト形成用の不純物であるＢｅやＺｎを添加した金属を用いた。
　図６に示すようにコンタクト電極１８を形成後、図７に示すように駆動基板１９にフリップ実装した。フリップ実装は熱圧着及び超音波印加にて行った。
　駆動基板１９への実装後、弗酸含有液に浸してＳｉＯ２膜をエッチングした。ＳｉＯ２膜をエッチングすることにより、図８に示すように、素子部とＢＣＢ層１６が分離され、チップが駆動基板１９に残存する。この工程により、仮支持基板１１とチップを分離した。
（実施例２）
　ＧａＡｓ出発基板上にｐ－ＧａＡｓバッファ層を０．５μｍ、ｐ－ＡｌＡｓ犠牲層を０．３μｍ、ｐ－ＧａＡｓコンタクト層を０．３μｍ、ｐ－Ｉｎ０．５Ｇａ０．５Ｐウインドウ層を０．２μｍ、ｐ－ＧａＡｓエミッタ層を０．５μｍ、ｎ－ＧａＡｓベース層を３．５μｍ、ｎ－　Ｉｎ０．５Ｇａ０．５Ｐ　ＢＳＦ層を０．０５μｍ、ｎ－ＧａＡｓコンタクト層を０．５μｍ、形成したＰＶ－ＥＰ層（エピタキシャル機能層構造）を有するＰＶ－ＥＰＷ（エピタキシャルウェーハ）を実装用基板に実装する半導体基板として準備した。
　次に、本発明の第二の実施形態にしたがって、図９と同様に、ＰＶ－ＥＰＷ２０上の仮接合する面にＰ－ＣＶＤ法にて、第一の誘電体層２２ａとしてＳｉＯ２膜を０．１μｍ形成した。
　次に、仮支持用のＳｉ基板（仮支持基板）２１上に、第二の誘電体層２２ｂとしてＳｉＯ２膜を０．１μｍ形成した。第一及び第二の誘電体層２２ａ、２２ｂの両表面をＫＯＨ処理し、図１０のように、対向させて熱圧着接合により半導体基板２０と仮支持基板２１とを仮接合し、仮支持接合基板を形成した。このときの熱圧着条件は、真空中にて、２２Ｎ／ｃｍ２以上の圧力で、かつ、５００℃の熱を加えることで仮接合した。
　そして、仮支持接合基板を形成後、ＧａＡｓ出発基板の裏面の中心からずれた外周付近の三か所に２００ｇ以上の重さを有する重りをワックス等の接合材にて接合し、弗酸液に仮支持接合基板が水平になるように浸した。その際、ＧａＡｓ出発基板の中心部と重りの反対側の端の支持基板上面に接する治具にセットして弗酸液に浸した。図１１に示すように、弗酸液によりｐ－ＡｌＡｓ犠牲層２５が選択エッチングされ、ＧａＡｓ出発基板２３とＰＶ－ＥＰ層２４部が分離された。
　出発基板除去後、フォトリソグラフィー法によりマイクロＬＥＤサイズに合わせた素子分離溝部が開口したレジストパターンを形成し、開口部に露出したＰＶ－ＥＰ層に対して塩素含有プラズマ処理を行ってエッチングオフし、図１２に示すように、素子分離溝２７部とそれ以外の素子部を形成した。塩素含有プラズマ処理に際してはＩＣＰ装置を使用し、塩素として塩素ガスを使用した。また、プラズマ生成安定のため、塩素ガスだけでなく、アルゴンガスを混合したプラズマを使用して処理を行った。
　素子分離溝２７形成後、素子部の一部領域をｐ－ＧａＡｓコンタクト層からｎ－ＧａＡｓベース層まで除去し、ｎ－　Ｉｎ０．５Ｇａ０．５Ｐ　ＢＳＦ層を露出させた。除去には酒石酸過水溶液を用いたウェット処理で行い、パターン形成にはフォトリソグラフィー工程を用いた。
　次にｎ型コンタクト電極を形成した。ｎ型コンタクト電極はＡｕを主成分とし、オーミックコンタクト形成用の不純物であるＧｅやＳｉを添加した金属を用いた。
　次にｐ型コンタクト電極を形成した。ｐ型コンタクト電極はＡｕを主成分とし、オーミックコンタクト形成用の不純物であるＢｅやＺｎを添加した金属を用いた。
　図１３に示すようにコンタクト電極２８形成後、図１４に示すように駆動基板２９にフリップ実装した。フリップ実装は熱圧着及び超音波印加にて行った。
　駆動基板２９への実装後、弗酸含有液に浸してＳｉＯ２膜をエッチングした。ＳｉＯ２膜をエッチングすることにより、図１５に示すように、素子部と仮支持基板２１が分離され、チップが駆動基板２９に残存する。この工程により、仮支持基板２１とチップを分離した。
（実施例３）
　ＧａＡｓ出発基板上にｐ－ＧａＡｓバッファ層を０．５μｍ、ｐ－ＡｌＡｓ犠牲層を０．３μｍ、ｐ－ＧａＡｓコンタクト層を０．３μｍ、ｐ－Ｉｎ０．５Ｇａ０．５Ｐウインドウ層を０．２μｍ、ｐ－ＧａＡｓエミッタ層を０．５μｍ、ｎ－ＧａＡｓベース層を３．５μｍ、ｎ－　Ｉｎ０．５Ｇａ０．５Ｐ　ＢＳＦ層を０．０５μｍ、ｎ－ＧａＡｓコンタクト層を０．５μｍ、形成したＰＶ－ＥＰ層（エピタキシャル機能層構造）を有するＰＶ－ＥＰＷ（エピタキシャルウェーハ）を実装用基板に実装する半導体基板として準備した。
　次に、本発明の第三の実施形態にしたがって、図１６と同様に、ＰＶ－ＥＰＷ３０上の仮接合する面にＰ－ＣＶＤ法にて、誘電体層３２としてＳｉＯ２膜を０．１μｍ形成した。
　次に、ＳｉＯ２膜上に第一の金属層３６ａとしてＡｕ膜を０．５μｍ形成し、仮支持用のＳｉ基板（仮支持基板）３１上に第二の金属層３６ｂとしてＡｕ膜を０．５μｍ形成した。そして、図１７のように、Ａｕ膜同士を対向させて熱圧着接合により半導体基板３０と仮支持基板３１とを仮接合し、仮支持接合基板を形成した。このときの熱圧着条件は、真空中にて、１０Ｎ／ｃｍ２以上の圧力で、かつ、２５０℃の熱を加えることで接合した。
　そして、仮支持接合基板を形成後、ＧａＡｓ出発基板の裏面の中心からずれた外周付近の三か所に３００ｇ以上の重さを有する重りをワックス等の接合材にて接合し、弗酸液に仮支持接合基板が水平になるように浸す。その際、ＧａＡｓ出発基板の中心部と重りの反対側の端の支持基板上面に接する治具にセットして弗酸液に浸した。図１８に示すように、弗酸液によりｐ－ＡｌＡｓ犠牲層３５が選択エッチングされ、ＧａＡｓ出発基板３３とＰＶ－ＥＰ層３４部が分離された。本実施例においては、重りの重さを３００ｇとしたが、犠牲層エッチングの速度が遅ければこれ以上の重りを設けても良く、前述の重さに限定されないことが言うまでもない。
　出発基板除去後、フォトリソグラフィー法によりマイクロＬＥＤサイズに合わせた素子分離溝部が開口したレジストパターンを形成し、開口部に露出したＰＶ－ＥＰ層に対して塩素含有プラズマ処理を行ってエッチングオフし、図１９に示すように、素子分離溝３７部とそれ以外の素子部を形成した。塩素含有プラズマ処理に際してはＩＣＰ装置を使用し、塩素として塩素ガスを使用した。また、プラズマ生成安定のため、塩素ガスだけでなく、アルゴンガスを混合したプラズマを使用して処理を行った。
　素子分離溝３７形成後、素子部の一部領域をｐ－ＧａＡｓコンタクト層からｎ－ＧａＡｓベース層まで除去し、ｎ－　Ｉｎ０．５Ｇａ０．５Ｐ　ＢＳＦ層を露出させた。除去には酒石酸過水溶液を用いたウェット処理で行い、パターン形成にはフォトリソグラフィー工程を用いた。
　次にｎ型コンタクト電極を形成した。ｎ型コンタクト電極はＡｕを主成分とし、オーミックコンタクト形成用の不純物であるＧｅやＳｉを添加した金属を用いた。
　次にｐ型コンタクト電極を形成した。ｐ型コンタクト電極はＡｕを主成分とし、オーミックコンタクト形成用の不純物であるＢｅやＺｎを添加した金属を用いた。
　図２０に示すようにコンタクト電極３８形成後、図２１に示すように駆動基板３９にフリップ実装した。フリップ実装は熱圧着及び超音波印加にて行った。
　駆動基板３９への実装後、弗酸含有液に浸してＳｉＯ２膜をエッチングした。ＳｉＯ２膜をエッチングすることにより、図２２に示すように、素子部とＡｕ膜が分離され、チップが駆動基板３９に残存する。この工程により、仮支持基板３１とチップを分離した。
（比較例）
　図２３に示すように、ＧａＡｓ出発基板１１３上にｐ－ＧａＡｓバッファ層を０．５μｍ、ｐ－ＩｎＧａＰエッチストップ層１０１を０．３μｍ、ｐ－ＧａＡｓコンタクト層を０．３μｍ、ｐ－Ｉｎ０．５Ｇａ０．５Ｐウインドウ層を０．２μｍ、ｐ－ＧａＡｓエミッタ層を０．５μｍ、ｎ－ＧａＡｓベース層を３．５μｍ、ｎ－　Ｉｎ０．５Ｇａ０．５Ｐ　ＢＳＦ層を０．０５μｍ、ｎ－ＧａＡｓコンタクト層を０．５μｍ、形成したＰＶ－ＥＰ層（エピタキシャル機能層構造）１１４を有するＰＶ－ＥＰＷ（エピタキシャルウェーハ）１１０を準備した。
　次に、図２４に示すように、ＰＶ－ＥＰＷ１１０上にＢＣＢ層１１６を１．０μｍ形成し、第一の仮支持基板１１１ａと対向させて、熱圧着し、仮支持接合基板を形成した。このときの熱圧着条件は、接合圧力を６Ｎ／ｃｍ２、接合時温度を１５０℃、保持時間を１０分とした。
　次に、図２５に示すように、ＧａＡｓ出発基板１１３をアンモニア過水にてエッチングし、除去した。
　次に、エッチング液を塩酸に切替え、ｐ－ＩｎＧａＰエッチストップ層１０１を除去し、エピタキシャル機能層構造１１４のｐ－ＧａＡｓコンタクト層を露出させた。露出させたｐ－ＧａＡｓコンタクト層上に第一の接合金属層１０６ａとしてＡｌ膜を形成し、仮支持用の第二の仮支持基板１１１ｂとしてのＳｉ基板上に第二の接合金属層１０６ｂとしてＡｌ膜を０．５μｍ形成し、第一及び第二の接合金属層１０６ａ、１０６ｂを対向させ、熱圧着し、図２６に示すように新たな仮支持接合基板を形成する。このときの熱圧着条件は、真空中にて、１０Ｎ／ｃｍ２以上の圧力で、かつ、２５０℃の熱を加えて接合した。
　次に、上記の新たな仮支持接合基板に１５０℃の熱を印加し、ＢＣＢ層を軟化させ、図２７に示すように、第一の仮支持基板１１１ａと第二の仮支持基板１１１ｂとを分離した。
　ＢＣＢ層を剥離した面にはＢＣＢが残留しているため、ＢＣＢ薄め液で洗浄すると共に、アッシング処理を施してＢＣＢ材を除去した（図２８）。
　次に、以下のようにして、図２９に示すように素子分離溝１１７及びコンタクト電極１１８を形成した。出発基板１１３除去後、フォトリソグラフィー法によりマイクロＬＥＤサイズに合わせた素子分離溝部が開口したレジストパターンを形成し、開口部に露出したＰＶ－ＥＰ層に対して塩素含有プラズマ処理を行ってエッチングオフし、素子分離溝１１７部と素子部を形成した。塩素含有プラズマ処理に際してはＩＣＰ装置を使用し、塩素として塩素ガスを使用した。また、プラズマ生成安定のため、塩素ガスだけでなく、アルゴンガスを混合したプラズマを使用して処理を行った。
　素子分離溝１１７形成後、素子部の一部領域をｐ－ＧａＡｓコンタクト層からｎ－ＧａＡｓベース層まで除去し、ｎ－　Ｉｎ０．５Ｇａ０．５Ｐ　ＢＳＦ層を露出させた。除去には酒石酸過水溶液を用いたウェット処理で行い、パターン形成にはフォトリソグラフィー工程を用いた。
　次に、ｎ型コンタクト電極を形成した。ｎ型コンタクト電極はＡｕを主成分とし、オーミックコンタクト形成用の不純物であるＧｅやＳｉを添加した金属を用いた。
　次に、ｐ型コンタクト電極を形成した。ｐ型コンタクト電極はＡｕを主成分とし、オーミックコンタクト形成用の不純物であるＢｅやＺｎを添加した金属を用いた。
　コンタクト電極１１８形成後、図３０に示すように駆動基板１１９にフリップ実装した。フリップ実装は熱圧着及び超音波印加にて行った。
　駆動基板１１９への実装後、弗酸含有液に浸してＡｌ膜をエッチングした。Ａｌ膜（第一及び第二の接合金属層１０６ａ、１０６ｂ）をエッチングすることにより、素子部と仮支持用のＳｉ基板（仮支持基板１１１ｂ）が分離され、図３１に示すように、チップが駆動基板１１９に残存する。
　比較例と実施例における接合時の接合不良面積を調べ、接合不良面積が１０％以下の良品の割合（接合良品率）を調べた。図３２に、比較例と実施例における接合良品率を示す。比較例では比較的硬いＡｌ金属層を介して接合するため、金属層の接合によるボイド発生が多いが、ＳｉＯ２接合あるいはＢＣＢ接合においては、機械的平坦性、あるいは熱処理条件の最適化によってボイド発生を大幅に抑制することが可能であるため、エピタキシャルウェーハが誘電体層を介して仮接合している実施例１～３では、接合不良面積を大幅に低減することができた。
　また、図３３に、比較例及び実施例において、一時的に接合した基板からダイス状に加工した（素子分離溝を形成した）チップ部を剥離する際の剥離歩留まりを示す。比較例においては、第一及び第二の接合金属層に用いているＡｌのエッチング速度に分布が生じやすい。これが結果的にＡｌ層のエッチャントムラを発生させ、剥離歩留まりが低減する。一方、実施例においては、ＳｉＯ２のウェットエッチングにムラが生じにくく、剥離歩留まりが向上した。
　また、比較例では、ＢＣＢ層を介して接合しているため、残留するＢＣＢ材を除去する工程が必要となるが、実施例では誘電体層剥離と機能層表面の残渣除去処理を同時に行えるため、工程数を減らすことができた。
　なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。

Claims (5)

  1. 　少なくとも、実装用基板に実装する半導体基板の前記実装用基板に実装する側と反対側の面を、仮支持基板と仮接合する工程を有する、半導体基板を仮支持基板に一時的に仮接合する方法であって、
    　前記仮接合する工程において、前記半導体基板と前記仮支持基板とを誘電体層を介して熱圧着接合することを特徴とする半導体基板の仮接合方法。
  2. 　前記仮接合する工程よりも前に、前記半導体基板の仮接合する面に前記誘電体層を形成し、更に該形成した誘電体層の上にＢＣＢ接着層を形成する工程を有し、その後、前記半導体基板を前記仮支持基板に仮接合することを特徴とする請求項１に記載の半導体基板の仮接合方法。
  3. 　前記仮接合する工程よりも前に、前記半導体基板の仮接合する面に第一の誘電体層を形成する工程と、前記仮支持基板側に第二の誘電体層を形成する工程とを有し、その後、前記第一及び第二の誘電体層同士を熱圧着接合することで、前記半導体基板を前記仮支持基板に仮接合することを特徴とする請求項１に記載の半導体基板の仮接合方法。
  4. 　前記仮接合する工程よりも前に、前記半導体基板の仮接合する面に前記誘電体層を形成し、更に該形成した誘電体層の上に第一の金属層を形成する工程と、前記仮支持基板側に第二の金属層を形成する工程とを有し、その後、前記第一及び第二の金属層同士を熱圧着接合することで、前記半導体基板を前記仮支持基板に前記誘電体層を介して仮接合することを特徴とする請求項１に記載の半導体基板の仮接合方法。
  5. 　前記誘電体層をシリコン酸化膜とし、前記仮支持基板をシリコン基板とすることを特徴とする請求項１から請求項４のいずれか一項に記載の半導体基板の仮接合方法。
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