WO2023100952A1 - 接合型半導体ウェーハの製造方法 - Google Patents

接合型半導体ウェーハの製造方法 Download PDF

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WO2023100952A1
WO2023100952A1 PCT/JP2022/044259 JP2022044259W WO2023100952A1 WO 2023100952 A1 WO2023100952 A1 WO 2023100952A1 JP 2022044259 W JP2022044259 W JP 2022044259W WO 2023100952 A1 WO2023100952 A1 WO 2023100952A1
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layer
semiconductor wafer
manufacturing
epitaxial
visible light
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PCT/JP2022/044259
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順也 石崎
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信越半導体株式会社
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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H—ELECTRICITY
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    • H01L33/20—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate
    • H01L33/22—Roughened surfaces, e.g. at the interface between epitaxial layers

Definitions

  • the present invention relates to a method for manufacturing a bonded semiconductor wafer.
  • the technology of separating only the semiconductor functional layer such as the epitaxial functional layer from the starting substrate and transferring it to another substrate is important for alleviating the restrictions caused by the physical properties of the starting substrate and increasing the degree of freedom in device system design.
  • micro LED devices there is the problem of reducing the size of the micro LED as well as the problem of donor substrate preparation.
  • Patent Document 1 discloses a technique of thermocompression bonding a semiconductor epitaxial substrate and a temporary support substrate via a dielectric layer and a technique of separating the temporary support substrate and the epitaxial functional layer by wet etching.
  • Patent Literature 2 discloses a technique of forming a separation groove to expose a sacrificial layer, performing bonding, and etching the sacrificial layer to separate the starting substrates.
  • Patent Document 1 In the technique disclosed in Patent Document 1, an oxide layer is formed on the epitaxial wafer surface, temporary support treatment is performed, and then sacrificial layer etching is performed to separate the starting substrate.
  • Patent Document 1 does not show any improvement measures against the decrease in luminance.
  • Patent Document 2 a separation groove is formed and sacrificial layer etching is performed through the separation groove.
  • Patent Document 2 does not show any improvement measures for luminance reduction.
  • the present invention has been made to solve the above-mentioned problems, and a junction-type semiconductor wafer capable of producing a small-sized light-emitting device that suppresses a decrease in luminance when a small-sized light-emitting device is fabricated on a substrate. It aims at providing the manufacturing method of.
  • the present invention has been made to achieve the above objects, and includes steps of epitaxially growing an etch stop layer on a starting substrate, and epitaxially growing an epitaxial layer having a compound semiconductor functional layer on the etch stop layer. forming a wafer, forming isolation grooves for forming elements in the compound semiconductor functional layer by a dry etching method, and forming a rough surface on the surface of the epitaxial layer opposite to the starting substrate.
  • a method for producing a bonded semiconductor wafer comprising the steps of: bonding a surface opposite to the starting substrate of the above with a visible light transmitting thermosetting bonding material; and removing the starting substrate. I will provide a.
  • the surface roughening etching can be performed before forming the separation grooves. Also, the roughening etching can be performed after the formation of the separation grooves.
  • roughening etching can be performed before or after forming the separation grooves.
  • the element can have a side of 100 ⁇ m or less.
  • the present invention has a particularly remarkable effect of suppressing a decrease in luminance for a light-emitting element having one side of 100 ⁇ m or less.
  • the device can be a micro LED structure having a light emitting layer and a window layer.
  • the present invention is particularly effective when the device is a micro LED structure having a light emitting layer and a window layer.
  • the roughening etching can be performed using a mixed solution of at least two of acetic acid solution, hydrofluoric acid solution, and iodine solution.
  • the surface of the epitaxial layer can be more reliably roughened.
  • the visible light transmissive substrate is any one of sapphire, quartz, glass, SiC, LiTaO 3 and LiNbO 3 .
  • Such a visible light transmissive substrate can be selected so as to have particularly high laser transmittance, and is suitable as a substrate to be bonded in the method for manufacturing a bonded semiconductor wafer of the present invention.
  • the visible light transmissive thermosetting bonding material is preferably one or more of benzocyclobutene (BCB), silicone resin, epoxy resin, spin-on glass, polyimide, and fluorine resin.
  • BCB benzocyclobutene
  • silicone resin silicone resin
  • epoxy resin epoxy resin
  • spin-on glass polyimide
  • fluorine resin fluorine resin
  • Visible light transmissive thermosetting bonding materials such as these can be suitably used as bonding materials in a method for manufacturing bonded semiconductor wafers.
  • the thickness of the visible light transmissive thermosetting bonding material can be 0.01 ⁇ m or more and 0.6 ⁇ m or less.
  • Such a thickness of the bonding material is preferable because the thickness distribution of the bonding material can be made relatively small.
  • the method for manufacturing a junction-type semiconductor wafer of the present invention roughening etching is performed on the surface of the epitaxial layer (epitaxially grown layer), so that the surface roughness Ra is 0.1 ⁇ m or more. It is possible to transfer a light-emitting element (especially a micro LED device) in which a decrease in luminance is suppressed.
  • FIG. 4 is a schematic cross-sectional view showing another part of the first embodiment of the method for manufacturing a bonded semiconductor wafer of the present invention
  • FIG. 4 is a schematic cross-sectional view showing another part of the first embodiment of the method for manufacturing a bonded semiconductor wafer of the present invention
  • FIG. 4 is a schematic cross-sectional view showing another part of the first embodiment of the method for manufacturing a bonded semiconductor wafer of the present invention
  • FIG. 4 is a schematic cross-sectional view showing another part of the first embodiment of the method for manufacturing a bonded semiconductor wafer of the present invention
  • FIG. 4 is a schematic cross-sectional view showing another part of the first embodiment of the method for manufacturing a bonded semiconductor wafer of the present invention
  • FIG. 4 is a schematic cross-sectional view showing another part of the first embodiment of the method for manufacturing a bonded semiconductor wafer of the present invention
  • FIG. 4 is a schematic cross-sectional view showing another part of the first embodiment of the method for manufacturing a bonded semiconductor wafer of the present invention
  • FIG. 4 is a schematic cross-sectional view showing another part of the first embodiment of the method for manufacturing a bonded semiconductor wafer of the present invention
  • FIG. 4 is a schematic cross-sectional view showing another part of the first embodiment of the method for manufacturing a bonded semiconductor wafer of the present invention
  • FIG. 4 is a schematic cross-sectional view showing another part of the first embodiment of the method for manufacturing a bonded semiconductor wafer of the present invention
  • FIG. 4 is a schematic cross-sectional view showing another part of the first embodiment of the method for manufacturing a bonded semiconductor wafer of the present invention
  • FIG. 4 is a schematic cross-sectional view showing another part of the first embodiment of the method for manufacturing a bonded semiconductor wafer of
  • FIG. 4 is a schematic cross-sectional view showing another part of the first embodiment of the method for manufacturing a bonded semiconductor wafer of the present invention
  • FIG. 4 is a schematic cross-sectional view showing another part of the first embodiment of the method for manufacturing a bonded semiconductor wafer of the present invention
  • BRIEF DESCRIPTION OF THE DRAWINGS It is a schematic sectional drawing of an example of the bonding-type semiconductor wafer obtained by 1st embodiment of the manufacturing method of the bonding-type semiconductor wafer of this invention. It is a schematic sectional view showing another part of the second embodiment of the method for manufacturing a bonded semiconductor wafer of the present invention. It is a schematic sectional view showing another part of the second embodiment of the method for manufacturing a bonded semiconductor wafer of the present invention.
  • FIG. 2 is a schematic cross-sectional view of an example of a bonded semiconductor wafer obtained in a second embodiment of the method for manufacturing a bonded semiconductor wafer of the present invention; It is a schematic sectional drawing which shows a part of manufacturing method of the bonding-type semiconductor wafer of a comparative example.
  • the present invention comprises the steps of epitaxially growing an etch stop layer on a starting substrate, producing an epitaxial wafer by epitaxially growing an epitaxial layer having a compound semiconductor functional layer on the etch stop layer, and forming an epitaxial wafer on the compound semiconductor functional layer.
  • forming isolation grooves for forming elements by dry etching a step of making the surface roughness to be 0.1 ⁇ m or more in terms of arithmetic mean roughness Ra;
  • a method for manufacturing a bonded semiconductor wafer comprising the steps of bonding via a transparent thermosetting bonding material, and removing the starting substrate.
  • This embodiment is a mode in which surface roughening etching is performed before formation of separation grooves.
  • each layer is epitaxial growth sequentially performed on a starting substrate 11 to form each layer, and an epitaxial wafer 20 is produced.
  • an epitaxial layer having an etch stop layer 12 and a compound semiconductor functional layer 18 is produced. More specifically, each layer can be epitaxially grown as follows.
  • an etch stop layer 12 is epitaxially grown on a starting substrate 11 made of, for example, GaAs of the first conductivity type.
  • a first conductivity type Ga x In 1-x P (0.4 ⁇ x ⁇ 0.6) first etch stop layer is formed.
  • it can be formed by growing a first conductivity type GaAs second etch stop layer to a thickness of 0.3 ⁇ m, for example.
  • An epitaxial wafer 20 having a light-emitting device structure as a semiconductor functional layer (epitaxial functional layer) 18 is prepared by sequentially growing an intermediate layer (not shown) having a thickness of 0.1 ⁇ m and a GaP window layer 16 of a second conductivity type having a thickness of eg 4 ⁇ m.
  • the AlGaInP first clad layer 13 to the AlGaInP second clad layer 15 are referred to as a double hetero (DH) structure (FIG. 1).
  • the material of the semiconductor functional layer (epitaxial functional layer) 18 is not limited to these, and may have a light emitting device structure as described above.
  • the surface of the epitaxial layer of the epitaxial wafer 20 (the surface on the side opposite to the starting substrate) is subjected to surface roughening etching (frost) treatment, so that the surface of the epitaxial layer of the epitaxial wafer 20 is , and the surface roughness is set to 0.1 ⁇ m or more in terms of arithmetic mean roughness Ra (Fig. 2).
  • the surface roughness Ra is set to 0.1 ⁇ m or more is that by roughening the light extraction surface, the scattering at the semiconductor surface/atmosphere interface is increased, resulting in total This is to reduce reflection and increase external quantum efficiency.
  • the rough surface 16a of the window layer 16 located on the wafer surface is shown.
  • This roughening etching treatment is preferably performed using a mixed solution in which at least two kinds of acetic acid solution, hydrofluoric acid solution, and iodine solution are mixed.
  • separation grooves 21 for forming elements are formed in the compound semiconductor functional layer 18 by dry etching. More specifically, a resist mask or hard mask is formed by photolithography, and the window layer 16 to the first clad layer 13 are etched by dry etching using, for example, chlorine-based plasma to isolate the elements. An element isolation process for forming trenches 21 is performed (FIG. 3).
  • one side of the element is set to 100 ⁇ m or less (that is, the size of the light emitting element to be manufactured is the same). become) can be done. In particular, one side of this element can be 50 ⁇ m or less.
  • the design size of the element here is also called a dice design size.
  • a visible light transmissive substrate 31 which is a material different from the epitaxial layer, is bonded to the opposite surface of the epitaxial wafer 20 from the starting substrate 11 by visible light transmissive thermosetting bonding. It joins through the material 24.
  • BCB benzocyclobutene
  • the epitaxial wafer 20 and the sapphire wafer 31 are bonded to each other via the visible light transmissive thermosetting bonding material 24, BCB, by superimposing them so as to face the sapphire wafer 31, which is a substrate, and bonding them by thermocompression to produce a bonded substrate 30. do.
  • BCB is applied by spin coating, the film thickness can be, for example, 0.01 ⁇ m or more and 0.6 ⁇ m or less (FIG. 5).
  • the visible light transmissive thermosetting bonding material 24 may be applied inside the separation groove 21, but the visible light transmissive substrate 31 and the epitaxial wafer 20 There is no particular problem with the adhesion of
  • the thickness of the BCB film which is the visible light transmissive thermosetting bonding material 24, is not limited to this thickness, but there is a more preferable range when the BCB film is formed by spin coating or the like. .
  • the thickness of the visible light transmissive thermosetting bonding material 24 (especially BCB) is within a preferable range, the thickness distribution of the bonding material can be made relatively small, and the area yield after bonding tends to improve.
  • the thickness of the visible light transmitting thermosetting bonding material 24 (especially BCB) is designed to be 0.01 ⁇ m or more, a bonding area yield of 70% or more can be achieved, for example. Further, if the thickness is set to 0.05 ⁇ m or more, for example, an area yield of 90% or more can be obtained. Moreover, it is sufficient for this film thickness to be 0.6 ⁇ m or less as described above.
  • the heterosubstrate which is the visible light transmissive substrate 31, is not limited to sapphire, and any material can be selected as long as it ensures flatness and has a low absorption rate of excimer laser light. is. Besides sapphire, quartz, glass, SiC, LiTaO 3 , LiNbO 3 can be selected.
  • the visible light transmissive thermosetting bonding material is not limited to BCB, and any material can be selected as long as it has thermosetting properties.
  • BCB one or more of silicone resin, epoxy resin, spin-on-glass (SOG), polyimide (PI), and fluorine resin can be used.
  • fluororesin an amorphous fluororesin such as CYTOP (registered trademark) can be used.
  • the starting substrate 11 is removed. More specifically, it is as follows. As in the above example, when a GaAs substrate is used as the starting substrate 11, as shown in FIG. , the GaInP first etch stop layer of the etch stop layer 12 is exposed. Next, as shown in FIG.
  • the etchant is switched to a hydrochloric acid system to selectively remove the GaInP first etch stop layer of the etch stop layer 12, and expose the GaAs second etch stop layer of the etch stop layer 12,
  • the etchant is switched to a sulfuric acid/hydrogen peroxide (mixed solution of sulfuric acid and hydrogen peroxide) system to selectively remove the GaAs second etch stop layer and expose the first clad layer 13 .
  • a bonded semiconductor wafer can be manufactured as described above.
  • the bonded semiconductor wafer shown in FIG. 7 can be for a micro LED structure having a light emitting layer and a window layer.
  • the electrodes and the like of each element can be formed successively as follows.
  • a resist mask or a hard mask is formed by a photolithography method, and a visible light transmissive heat-cured portion existing in the element isolation trench 21 is removed by a dry etching method using fluorine-based plasma, for example.
  • Part of the bonding material 24 (BCB portion) is etched to form an island pattern (FIG. 8).
  • a resist mask or hard mask is formed by photolithography, and etching is performed from the first clad layer 13 to the second clad layer 15 by dry etching using, for example, chlorine-based plasma. , a portion of the second cladding layer 15 can be exposed (FIG. 9).
  • FIG. 9 shows a state in which the second cladding layer 15 is etched up to the intermediate portion
  • the depth is not limited to this. It may be as deep as For example, even when the active layer 14 is completely removed and the second cladding layer 15 is hardly etched, or when the second cladding layer 15 is completely etched and the window layer 16 is exposed, the same effect is obtained. effect is obtained.
  • the spike-shaped visible light transmissive thermosetting bonding material 24 (BCB cured portion) is physically removed by a method such as lift-off (FIG. 10).
  • the spike-shaped BCB hardened portion can be removed by a liquid flow having a pressure of about 5 kgf/cm 2 , but the method is not limited to this method, and an ashing method or an RIE method may be used.
  • the hardened BCB film is isotropically attacked by the ashing method and the RIE (reactive ion etching) method. With trimming, it is possible to remove only the spiked BCB hardening.
  • a passivation (PSV) film 42 such as SiO 2 is formed on the surface to cover the device isolation edges and the exposed side surfaces of the active layer, and partially cover the first clad and the second clad.
  • PSV passivation
  • the passivation film 42 is not limited to the SiO 2 film, and any material can be selected as long as it is an insulating material.
  • the passivation film 42 can be formed by a P-CVD method (plasma CVD) using TEOS (tetraethoxysilane) and O2 .
  • a P-CVD method plasma CVD
  • TEOS tetraethoxysilane
  • O2 tetraethoxysilane
  • the method is not limited to this method, and any method can be selected as long as the passivation film 42 can be formed.
  • a sputtering method, a PLD method (Pulsed Laser Deposition), an ALD method (Atomic layer deposition), a sol-gel method, or the like may be used.
  • an electrode 44 is formed on the exposed portion of the passivation film 42, and heat treatment is performed to realize ohmic contact (FIG. 12).
  • an Au-based material can be used for the electrode 44, and when the electrode is provided near the P-type layer, it is preferable to provide a Be- or Zn-containing Au metal layer near the semiconductor layer (within 0.5 ⁇ m). When an electrode is provided near the N-type layer, it is preferable to provide a Ge- or Si-containing Au metal layer near the semiconductor layer (within 0.5 ⁇ m).
  • a design having a lead layer in which the electrode 44 is provided up to the height of the first clad layer 13 in contact with the second clad layer 15 is exemplified, but the design is not limited to a design having a lead structure.
  • a similar effect can be obtained by reducing the step by designing the thickness of the electrode 44 in contact with the second clad layer 15 to be thicker than the electrode of the first clad layer 13 without providing the lead structure.
  • epitaxial growth is sequentially performed on a starting substrate 11 to form each layer, and an epitaxial layer having an etch stop layer 12 and a compound semiconductor functional layer 18 is formed.
  • An epitaxial wafer 20 having More specifically, each layer can be epitaxially grown as follows.
  • an etch stop layer 12 is epitaxially grown on a starting substrate 11 of a first conductivity type, for example, GaAs.
  • a first conductivity type Ga x In 1-x P (0.4 ⁇ x ⁇ 0.6) first etch stop layer is formed, for example.
  • a 0.3 .mu.m, first conductivity type GaAs second etch stop layer can be formed by growing, for example, 0.3 .mu.m.
  • An epitaxial wafer 20 having a light-emitting device structure as a semiconductor functional layer (epitaxial functional layer) 18 is prepared by sequentially growing an intermediate layer (not shown) having a thickness of 0.1 ⁇ m and a GaP window layer 16 of a second conductivity type having a thickness of eg 4 ⁇ m.
  • the AlGaInP first clad layer 13 to the AlGaInP second clad layer 15 are referred to as a double hetero (DH) structure (FIG. 13).
  • the material of the compound semiconductor functional layer (epitaxial functional layer) 18 is not limited to these, and may have a light emitting device structure as described above.
  • separation grooves for forming elements are formed in the compound semiconductor functional layer by dry etching. More specifically, a resist mask or hard mask is formed by photolithography, and the window layer 16 to the first clad layer 13 are etched by dry etching using, for example, chlorine-based plasma to isolate the elements. An element isolation step for forming trenches 21 is performed (FIG. 14).
  • one side of the element is set to 100 ⁇ m or less (that is, the size of the light emitting element to be manufactured is the same). become) can be done.
  • one side of this element can be 50 ⁇ m or less.
  • the epitaxial layer of the epitaxial wafer 20 is subjected to surface roughening etching (frost) treatment on the surface of the epitaxial layer (the surface of the element isolating die) on which the element isolation grooves 21 are formed.
  • the surface (the surface of the window layer 16 of the die) is formed with fine irregularities having an arithmetic mean roughness Ra of 0.1 ⁇ m or more (FIG. 15).
  • FIG. 15 shows a rough surface 16a located on the wafer surface portion of the window layer 16 and a rough surface 16b located on the side surface of the window layer 16.
  • This roughening etching treatment is preferably performed using a mixed solution in which at least two kinds of acetic acid solution, hydrofluoric acid solution, and iodine solution are mixed.
  • a visible light transmissive substrate 31 which is a material different from that of the epitaxial layer, is bonded to the opposite surface of the epitaxial wafer 20 from the starting substrate 11 by visible light transmissive thermosetting bonding. It joins through the material 24.
  • BCB benzocyclobutene
  • the epitaxial wafer 20 and the sapphire wafer 31 are bonded to each other through the BCB by placing the epitaxial wafer 20 and the sapphire wafer 31 facing each other and superimposing them on top of each other and thermally compressing them.
  • BCB is applied by spin coating, the film thickness can be 0.6 ⁇ m (FIG. 17).
  • the heterosubstrate which is the visible light transmissive substrate 31, is not limited to sapphire, and any material can be selected as long as it ensures flatness and has a low absorption rate of excimer laser light. is. Besides sapphire, quartz, glass, SiC, LiTaO 3 , LiNbO 3 can be selected.
  • the visible light transmissive thermosetting bonding material is not limited to BCB, and any material can be selected as long as it has thermosetting properties.
  • BCB one or more of silicone resin, epoxy resin, spin-on-glass (SOG), polyimide (PI), and fluorine resin can be used.
  • fluororesin an amorphous fluororesin such as CYTOP (registered trademark) can be used.
  • the starting substrate 11 is removed. More specifically, it is as follows. As in the above example, when a GaAs substrate is used as the starting substrate 11, as shown in FIG. , the GaInP first etch stop layer of the etch stop layer 12 is exposed. Next, as shown in FIG.
  • the etchant is switched to a hydrochloric acid system to selectively remove the GaInP first etch stop layer of the etch stop layer 12, and expose the GaAs second etch stop layer of the etch stop layer 12,
  • the etchant is switched to a sulfuric acid/hydrogen peroxide (mixed solution of sulfuric acid and hydrogen peroxide) system to selectively remove the GaAs second etch stop layer and expose the first clad layer 13 .
  • a bonded semiconductor wafer can be manufactured as described above.
  • the bonded semiconductor wafer shown in FIG. 19 can be for a micro LED structure having a light emitting layer and a window layer.
  • the electrodes and the like of each element can be formed successively as follows.
  • a resist mask or a hard mask is formed by photolithography, and a visible-light-transmitting thermosetting material present in the isolation trenches 21 is removed by dry etching using fluorine-based plasma.
  • Part of the bonding material 24 (BCB portion) is etched to form an island pattern (FIG. 20).
  • a resist mask or a hard mask is formed by photolithography, and the first clad layer 13 to the second clad layer 15 are etched by dry etching using, for example, chlorine-based plasma. , exposing a portion of the second cladding layer 15 (FIG. 21).
  • FIG. 21 shows a state in which the second cladding layer 15 is etched up to the intermediate portion
  • the depth is not limited to this.
  • a similar effect can be obtained even with such a depth. For example, even when the active layer 14 is completely removed and the second cladding layer 15 is hardly etched, or when the second cladding layer 15 is completely etched and the window layer 16 is exposed, the same effect is obtained. effect is obtained.
  • the spike-like visible light transmissive thermosetting bonding material 24 (BCB cured portion) is physically removed by a method such as lift-off (FIG. 22).
  • the spike-shaped BCB hardened portion can be removed by a liquid flow having a pressure of about 5 kgf/cm 2 , but the method is not limited to this method, and an ashing method or an RIE method may be used.
  • the hardened BCB film is isotropically eroded by the ashing method and the RIE method. It is possible to remove only the BCB hardening.
  • a passivation (PSV) film 42 such as SiO 2 is formed on the surface to cover the device isolation edges and the exposed side surfaces of the active layer, and part of the first clad and second clad is A PSV pattern film processed to be exposed is produced (FIG. 23).
  • the passivation film 42 is not limited to the SiO 2 film, and any material can be selected as long as it is an insulating material.
  • the passivation film 42 can be formed by the P-CVD method using TEOS and O2 .
  • the method is not limited to this method, and any method can be selected as long as the passivation film 42 can be formed.
  • a similar effect can be obtained by forming by a method such as a sputtering method, a PLD method, an ALD method, or a sol-gel method.
  • an electrode 44 is formed on the exposed portion of the passivation film 42, and heat treatment is performed to realize ohmic contact (FIG. 24).
  • an Au-based material can be used for the electrode 44, and when the electrode 44 is provided near the P-type layer, it is preferable to provide a Be- or Zn-containing Au metal layer near the semiconductor layer (within 0.5 ⁇ m). When the electrode 44 is provided near the N-type layer, it is preferable to provide a Ge- or Si-containing Au metal layer near the semiconductor layer (within 0.5 ⁇ m).
  • the design having the lead layer in which the electrode 44 is provided up to the height of the first clad layer 13 in contact with the second clad layer 15 has been exemplified, the design is not limited to the design having the lead structure. A similar effect can be obtained by reducing the step by designing the thickness of the electrode 44 in contact with the second clad layer 15 to be thicker than the electrode 44 of the first clad layer 13 without providing the lead structure.
  • Example 1 A bonded semiconductor wafer was manufactured according to the first embodiment.
  • a first conductivity type Ga x In 1-x P (0.4 ⁇ x ⁇ 0.6)
  • a first etch stop layer of 0.3 ⁇ m and a first conductivity type GaAs second etch stop layer of 0.3 ⁇ m were epitaxially grown to form an etch stop layer 12 .
  • the first conductivity type (Al y Ga 1-y ) x In 1-x P (0.4 ⁇ x ⁇ 0.6, 0 ⁇ y ⁇ 1) first cladding layer 13 is formed to a thickness of 1.0 ⁇ m and is non-doped.
  • surface roughening etching (frost treatment) was performed on the epitaxial wafer 20 to form fine irregularities with an arithmetic mean roughness Ra of 1.12 ⁇ m on the surface of the epitaxial layer (FIG. 2). 2).
  • a mixed acid consisting of acetic acid, hydrofluoric acid, nitric acid and iodine was used for this roughening etching (frost treatment).
  • a resist mask is formed by photolithography, and the first cladding layer 13 to the GaP window layer 16 are etched by dry etching using chlorine-based plasma, An element isolation process for forming element isolation grooves 21 was performed (FIG. 3).
  • benzocyclobutene (BCB) is spin-coated on the epitaxial wafer 20 as a visible light transmissive thermosetting bonding member 24 (FIG. 4), and a visible light transmissive substrate 31 is formed.
  • a sapphire wafer (to-be-bonded wafer) is placed facing each other, and the epitaxial wafer 20 and the sapphire wafer 31 are bonded via the BCB 24 by thermocompression bonding to produce an epitaxial bonded substrate (FIG. 5).
  • BCB24 was applied by spin coating, the film thickness was set to 0.6 ⁇ m.
  • the GaAs starting substrate 11 is removed by wet etching with ammonia hydrogen peroxide mixture (mixed solution of ammonia and hydrogen peroxide) (FIG. 6).
  • the etch stop layer was exposed.
  • the etchant is switched to a hydrochloric acid-based etchant to selectively remove the GaInP first etch stop layer of the etch stop layer 12 to expose the GaAs second etch stop layer, and the etchant is changed to sulfuric acid.
  • the GaAs second etch stop layer was selectively removed by switching to a hydrogen peroxide (mixed solution of sulfuric acid and hydrogen peroxide) system, the etch stop layer 12 was removed, and the first clad layer 13 was exposed (FIG. 7). ).
  • a resist mask is formed by photolithography, and a part of the BCB portion 24 existing in the isolation trench 21 is removed by dry etching using fluorine-based plasma. Etching was performed to form an island pattern (FIG. 8).
  • a resist mask is formed by photolithography, and dry etching is performed using chlorine-based plasma from the first clad layer 13 to the second clad layer 15, A portion of the second clad layer 15 was exposed (FIG. 9).
  • the spike-like BCB hardened portion was removed with a liquid flow at a pressure of 5 kgf/cm 2 (FIG. 10).
  • a passivation (PSV) film 42 made of SiO 2 is formed on the surface to cover the device isolation edges and the exposed side surfaces of the active layer 14, and the first cladding layer 13 and the second cladding layer 13 are formed.
  • a PSV patterned film was prepared so that part of the second clad layer 15 was exposed (FIG. 11).
  • the passivation film 42 was formed by the P-CVD method using TEOS and O2 .
  • an Au-based electrode 44 was formed on the exposed portion of the passivation film 42 and heat-treated to make ohmic contact (FIG. 12).
  • Example 2 A bonded semiconductor wafer was manufactured according to the second embodiment.
  • a first conductivity type Ga x In 1-x P (0.4 ⁇ x ⁇ 0.6)
  • a first etch stop layer of 0.3 ⁇ m and a first conductivity type GaAs second etch stop layer of 0.3 ⁇ m were epitaxially grown to form an etch stop layer 12 .
  • the first conductivity type (Al y Ga 1-y ) x In 1-x P (0.4 ⁇ x ⁇ 0.6, 0 ⁇ y ⁇ 1) first cladding layer 13 is formed to a thickness of 1.0 ⁇ m and is non-doped.
  • a resist mask is formed by photolithography, and the first cladding layer 13 to the GaP window layer 16 are etched by dry etching using chlorine-based plasma, An element isolation step for forming element isolation grooves 21 was performed (FIG. 14).
  • benzocyclobutene (BCB) is spin-coated as a visible light transmissive thermosetting bonding member 24 on the epitaxial wafer 20 having dice subjected to surface roughening etching (frost treatment).
  • BCB benzocyclobutene
  • FIG. 17 the epitaxial wafer 20 and the sapphire wafer 31 are bonded to each other through the BCB 24 by superimposing them so as to face a sapphire wafer (wafer to be bonded), which is a visible light transmitting substrate 31, and thermally compressing them.
  • an epitaxially bonded substrate was produced (FIG. 17).
  • BCB24 was applied by spin coating, the film thickness was set to 0.6 ⁇ m.
  • the GaAs starting substrate 11 is removed by wet etching (FIG. 18) with ammonia hydrogen peroxide mixture (mixed solution of ammonia and hydrogen peroxide).
  • ammonia hydrogen peroxide mixture mixtureed solution of ammonia and hydrogen peroxide.
  • the first etch stop layer was exposed, and the etchant was switched to remove the second etch stop layer of the etch stop layer 12 to remove the etch stop layer 12 and expose the first cladding layer 13 (FIG. 19).
  • a resist mask is formed by photolithography, and a part of the BCB portion 24 existing in the isolation trench 21 is removed by dry etching using fluorine-based plasma. Etching was performed to form an island pattern (FIG. 20).
  • a resist mask is formed by photolithography, and dry etching is performed using chlorine-based plasma from the first clad layer 13 to the second clad layer 15, A portion of the second clad layer 15 was exposed (FIG. 21).
  • the spike-like BCB hardened portion was removed with a liquid flow having a pressure of about 5 kgf/cm 2 (FIG. 22).
  • a passivation (PSV) film 42 made of SiO 2 is formed on the surface to cover the device isolation edges and the exposed side surfaces of the active layer 14, and the first cladding layer 13 and the second cladding layer 13 are formed.
  • a PSV patterned film was prepared so that part of the second clad layer 15 was exposed (FIG. 23).
  • an Au-based electrode 44 was formed on the exposed portion of the passivation film 42 and heat-treated to make ohmic contact (FIG. 24).
  • Comparative example As a comparative example, an example in which the surface of the epitaxial layer is not subjected to roughening etching is shown.
  • a first conductivity type Ga x In 1-x P (0.4 ⁇ x ⁇ 0.6)
  • a first etch stop layer of 0.3 ⁇ m and a first conductivity type GaAs second etch stop layer of 0.3 ⁇ m were epitaxially grown to form an etch stop layer 112 .
  • the first conductivity type (Al y Ga 1-y ) x In 1-x P (0.4 ⁇ x ⁇ 0.6, 0 ⁇ y ⁇ 1) first cladding layer 113 is formed to a thickness of 1.0 ⁇ m and is non-doped.
  • the epitaxial wafer 120 is spin-coated with benzocyclobutene (BCB) as a visible light transmissive thermosetting bonding member 124 (FIG. 26).
  • BCB benzocyclobutene
  • An epitaxially bonded substrate was produced by bonding the epitaxial wafer 120 and the sapphire wafer 131 via the BCB 124 by superimposing the wafer (visible light transmissive substrate 131) facing each other and thermocompression bonding (FIG. 27).
  • BCB124 was applied by spin coating, the film thickness was set to 0.6 ⁇ m.
  • the GaAs starting substrate 111 was removed by wet etching (FIG. 28).
  • the etch stop layer 112 is removed by exposing the first etch stop layer and switching the etchant to remove the second etch stop layer and expose the first cladding layer ( FIG. 29), an epitaxial junction substrate was fabricated holding only the DH layer and the window layer.
  • a passivation (PSV) film 142 made of SiO 2 is formed on the surface to cover the device isolation edges and the exposed side surfaces of the active layer 114, and the first cladding layer 113 and the second A PSV patterned film was prepared so that part of the second clad layer 115 was exposed (FIG. 31).
  • PSV passivation
  • an Au-based electrode 144 was formed on the exposed portion of the passivation film 142 and heat-treated to make ohmic contact (FIG. 32).
  • the passivation film 114 and the electrode 144 are the same as those of the embodiment.
  • FIG. 33 shows the relationship between the micro LED size (indicated by the size of one side of the device) and the external quantum efficiency (luminous efficiency) when the current density is 8 [A/cm 2 ]. It can be seen that in the comparative example, the luminous efficiency rapidly decreased as the micro-LED size decreased, but in Examples 1 and 2, the degree of decrease was moderate.
  • the length of one side of the element is 100 ⁇ m or less, and further 50 ⁇ m or less, it is found that the effect of preventing a decrease in luminance according to the present invention is remarkable.
  • the present invention is not limited to the above embodiments.
  • the above-described embodiment is an example, and any device having substantially the same configuration as the technical idea described in the claims of the present invention and exhibiting the same effect is the present invention. included in the technical scope of

Abstract

本発明は、出発基板上にエッチストップ層を成長する工程と、前記エッチストップ層上に化合物半導体機能層を有するエピタキシャル層を成長することによりエピタキシャルウェーハを作製する工程と、前記化合物半導体機能層に素子を形成するための分離溝をドライエッチング法にて形成する工程と、前記エピタキシャル層の前記出発基板とは反対側の表面に対し、粗面化エッチングを行うことで、表面粗さを算術平均粗さＲａで０．１μｍ以上とする工程と、可視光透過性基板を、前記エピタキシャルウェーハの前記出発基板とは反対の表面と、可視光透過性熱硬化性接合材を介して接合する工程と、前記出発基板を除去する工程とを有する接合型半導体ウェーハの製造方法である。これにより、マイクロＬＥＤデバイスを基板上に作製した際、輝度低下の発生が抑制されたマイクロＬＥＤとすることができる接合型半導体ウェーハの製造方法が提供される。

Description

接合型半導体ウェーハの製造方法
　本発明は、接合型半導体ウェーハの製造方法に関する。
　出発基板からエピタキシャル機能層等の半導体機能層のみを分離し、別の基板へ移載する技術は、出発基板の物性に起因する制約を緩和し、デバイスシステムの設計自由度を上げるために重要な技術である。
　特に、マイクロＬＥＤデバイスにおいては、出発基板のままでは駆動回路に移載するのが難しく、移載技術が必須である。マイクロＬＥＤデバイスに適した駆動回路への移載を可能とするドナー基板を作製するためには、エピタキシャル機能層を永久基板に接合後、出発基板を除去し、移載を実現する技術が必要である。
　また、マイクロＬＥＤデバイスにおいては、ドナー基板作製の問題と同時に、マイクロＬＥＤサイズを小さくすることで輝度低下が発生する問題がある。
　特許文献１では、半導体エピタキシャル基板と仮支持基板とを誘電体層を介して熱圧着接合する技術とウェットエッチングで仮支持基板とエピタキシャル機能層を分離する技術が開示されている。
　特許文献２では、分離溝を形成して犠牲層露出後、接合を行い、犠牲層エッチングを実施して出発基板を分離する技術が開示されている。
特開２０２１－２７３０１号公報 国際公開第ＷＯ２０１４／０２０９０６号
　特許文献１に開示された技術では、エピタキシャルウェーハ表面に酸化物層を形成して仮支持処理を行った後犠牲層エッチングを行って出発基板を剥離している。しかし、この技術を用いて小サイズ化したマイクロＬＥＤは実現可能だが、特許文献１には、輝度低下に対する改善策は示されていない。
　また、特許文献２では、分離溝を形成し、分離溝を介して犠牲層エッチングを行っている。しかし、この技術を用いて小サイズ化したマイクロＬＥＤは実現可能だが、特許文献２には、輝度低下に対する改善策は示されていない。
　本発明は上記課題を解決するためになされたもので、小さいサイズの発光素子を基板上に作製した際、輝度低下の発生が抑制された小さいサイズの発光素子とすることができる接合型半導体ウェーハの製造方法を提供することを目的とする。
　本発明は、上記目的を達成するためになされたものであり、出発基板上にエッチストップ層をエピタキシャル成長する工程と、前記エッチストップ層上に化合物半導体機能層を有するエピタキシャル層をエピタキシャル成長することによりエピタキシャルウェーハを作製する工程と、前記化合物半導体機能層に素子を形成するための分離溝をドライエッチング法にて形成する工程と、前記エピタキシャル層の前記出発基板とは反対側の表面に対し、粗面化エッチングを行うことで、前記エピタキシャル層の表面の表面粗さを算術平均粗さＲａで０．１μｍ以上とする工程と、前記エピタキシャル層と異なる材料である可視光透過性基板を、前記エピタキシャルウェーハの前記出発基板とは反対の表面と、可視光透過性熱硬化性接合材を介して接合する工程と、前記出発基板を除去する工程とを有することを特徴とする接合型半導体ウェーハの製造方法を提供する。
　このような接合型半導体ウェーハの製造方法であれば、エピタキシャル層（エピタキシャル成長層）の表面に対して粗面化エッチングを行うことで、表面粗さをＲａで０．１μｍ以上とするので、小さいサイズの発光素子の輝度低下を抑制した素子を移載することができる。
　また、本発明の接合型半導体ウェーハの製造方法では、前記粗面化エッチングを、前記分離溝の形成より前に行うことができる。また、前記粗面化エッチングを、前記分離溝の形成より後に行うこともできる。
　このように、粗面化エッチングは、分離溝の形成より前でも後でも行うことができる。
　また、前記化合物半導体機能層に前記分離溝を形成することにより、前記素子の一辺を１００μｍ以下とすることができる。
　このような、化合物半導体機能層に分離溝を形成した結果、素子の一辺が１００μｍ以下となるような発光素子に対し、本発明は、特に輝度低下抑制効果が顕著となる。
　また、前記素子を、発光層と窓層を有するマイクロＬＥＤ構造体とすることができる。
　本発明は、素子が発光層と窓層を有するマイクロＬＥＤ構造体であるものに対し、特に有効である。
　また、本発明の接合型半導体ウェーハの製造方法では、前記粗面化エッチングを、酢酸溶液、フッ酸溶液、ヨウ素溶液のうち、少なくとも２種類を混合した溶液を用いて行うことができる。
　これらの溶液のうち、少なくとも２種類を混合した溶液を用いることで、エピタキシャル層の表面をより確実に粗面化することができる。
　また、前記可視光透過性基板を、サファイア、石英、ガラス、ＳｉＣ、ＬｉＴａＯ３、ＬｉＮｂＯ３のいずれかとすることが好ましい。
　このような可視光透過性基板は、特にレーザーに対する透過性が高くするように選択することができ、本発明の接合型半導体ウェーハの製造方法の被接合基板に適している。
　また、前記可視光透過性熱硬化性接合材を、ベンゾシクロブテン（ＢＣＢ）、シリコーン樹脂、エポキシ樹脂、スピンオングラス、ポリイミド、フッ素樹脂のいずれか一種類以上の材料とすることが好ましい。
　これらのような可視光透過性熱硬化性接合材は、接合型半導体ウェーハの製造方法における接合材として好適に用いることができる。
　また、前記可視光透過性熱硬化性接合材の厚さを、０．０１μｍ以上０．６μｍ以下とすることができる。
　このような接合材の厚さであれば、接合材の厚さ分布を比較的小さくできるので好ましい。
　本発明の接合型半導体ウェーハの製造方法であれば、エピタキシャル層（エピタキシャル成長層）の表面に対して粗面化エッチングを行うことで、表面粗さをＲａで０．１μｍ以上とするので、小さいサイズの発光素子（特にマイクロＬＥＤデバイス）の輝度低下を抑制した素子を移載することができる。
本発明の接合型半導体ウェーハの製造方法の第一の実施形態の一部を示す概略断面図である。 本発明の接合型半導体ウェーハの製造方法の第一の実施形態の他の一部を示す概略断面図である。 本発明の接合型半導体ウェーハの製造方法の第一の実施形態の他の一部を示す概略断面図である。 本発明の接合型半導体ウェーハの製造方法の第一の実施形態の他の一部を示す概略断面図である。 本発明の接合型半導体ウェーハの製造方法の第一の実施形態の他の一部を示す概略断面図である。 本発明の接合型半導体ウェーハの製造方法の第一の実施形態の他の一部を示す概略断面図である。 本発明の接合型半導体ウェーハの製造方法の第一の実施形態の他の一部を示す概略断面図である。 本発明の接合型半導体ウェーハの製造方法の第一の実施形態の他の一部を示す概略断面図である。 本発明の接合型半導体ウェーハの製造方法の第一の実施形態の他の一部を示す概略断面図である。 本発明の接合型半導体ウェーハの製造方法の第一の実施形態の他の一部を示す概略断面図である。 本発明の接合型半導体ウェーハの製造方法の第一の実施形態の他の一部を示す概略断面図である。 本発明の接合型半導体ウェーハの製造方法の第一の実施形態で得られる接合型半導体ウェーハの一例の概略断面図である。 本発明の接合型半導体ウェーハの製造方法の第二の実施形態の他の一部を示す概略断面図である。 本発明の接合型半導体ウェーハの製造方法の第二の実施形態の他の一部を示す概略断面図である。 本発明の接合型半導体ウェーハの製造方法の第二の実施形態の他の一部を示す概略断面図である。 本発明の接合型半導体ウェーハの製造方法の第二の実施形態の他の一部を示す概略断面図である。 本発明の接合型半導体ウェーハの製造方法の第二の実施形態の他の一部を示す概略断面図である。 本発明の接合型半導体ウェーハの製造方法の第二の実施形態の他の一部を示す概略断面図である。 本発明の接合型半導体ウェーハの製造方法の第二の実施形態の他の一部を示す概略断面図である。 本発明の接合型半導体ウェーハの製造方法の第二の実施形態の他の一部を示す概略断面図である。 本発明の接合型半導体ウェーハの製造方法の第二の実施形態の他の一部を示す概略断面図である。 本発明の接合型半導体ウェーハの製造方法の第二の実施形態の他の一部を示す概略断面図である。 本発明の接合型半導体ウェーハの製造方法の第二の実施形態の他の一部を示す概略断面図である。 本発明の接合型半導体ウェーハの製造方法の第二の実施形態で得られる接合型半導体ウェーハの一例の概略断面図である。 比較例の接合型半導体ウェーハの製造方法の一部を示す概略断面図である。 比較例の接合型半導体ウェーハの製造方法の他の一部を示す概略断面図である。 比較例の接合型半導体ウェーハの製造方法の他の一部を示す概略断面図である。 比較例の接合型半導体ウェーハの製造方法の他の一部を示す概略断面図である。 比較例の接合型半導体ウェーハの製造方法の他の一部を示す概略断面図である。 比較例の接合型半導体ウェーハの製造方法の他の一部を示す概略断面図である。 比較例の接合型半導体ウェーハの製造方法の他の一部を示す概略断面図である。 比較例の接合型半導体ウェーハの製造方法で得られた接合型半導体ウェーハの一例の概略断面図である。 実施例１、２及び比較例における、ダイス設計サイズと発光効率の関係を示したグラフである。
　以下、本発明を詳細に説明するが、本発明はこれらに限定されるものではない。
　本発明は、出発基板上にエッチストップ層をエピタキシャル成長する工程と、前記エッチストップ層上に化合物半導体機能層を有するエピタキシャル層をエピタキシャル成長することによりエピタキシャルウェーハを作製する工程と、前記化合物半導体機能層に素子を形成するための分離溝をドライエッチング法にて形成する工程と、前記エピタキシャル層の前記出発基板とは反対側の表面に対し、粗面化エッチングを行うことで、前記エピタキシャル層の表面の表面粗さを算術平均粗さＲａで０．１μｍ以上とする工程と、前記エピタキシャル層と異なる材料である可視光透過性基板を、前記エピタキシャルウェーハの前記出発基板とは反対の表面と、可視光透過性熱硬化性接合材を介して接合する工程と、前記出発基板を除去する工程とを有することを特徴とする接合型半導体ウェーハの製造方法である。
　以下、本発明の態様を第一の実施形態、第二の実施形態を例示して説明する。それぞれの実施形態で類似の構成要素は図面中に同一の符号を付して説明する。また、重複する説明は一部省略する。
［第一の実施形態］
　まず、第一の実施形態を説明する。この実施形態は、粗面化エッチングを、分離溝の形成より前に行う形態である。
　まず、図１に示すように出発基板１１上に、順次エピタキシャル成長を行い、各層を形成し、エピタキシャルウェーハ２０を作製する。これにより、エッチストップ層１２や、化合物半導体機能層１８を有するエピタキシャル層を作製する。より具体的には、以下のようにして各層のエピタキシャル成長を行うことができる。
　図１に示すように第一導電型の例えばＧａＡｓからなる出発基板１１上にエッチストップ層１２をエピタキシャル成長させる。エッチストップ層１２は、例えば、第一導電型のＧａＡｓバッファ層を積層した後、第一導電型のＧａｘＩｎ１－ｘＰ（０．４≦ｘ≦０．６）第一エッチストップ層を例えば０．３μｍ、第一導電型のＧａＡｓ第二エッチストップ層を例えば０．３μｍ成長させることにより形成することができる。さらに、エッチストップ層１２上に、例えば、第一導電型の（ＡｌｙＧａ１－ｙ）ｘＩｎ１－ｘＰ（０．４≦ｘ≦０．６，０＜ｙ≦１）第一クラッド層１３を例えば１．０μｍ、ノンドープの（ＡｌｙＧａ１－ｙ）ｘＩｎ１－ｘＰ（０．４≦ｘ≦０．６，０≦ｙ≦０．６）活性層１４、第二導電型の（ＡｌｙＧａ１－ｙ）ｘＩｎ１－ｘＰ（０．４≦ｘ≦０．６，０＜ｙ≦１）第二クラッド層１５を例えば１．０μｍ、第二導電型のＧａＩｎＰ中間層（不図示）を例えば０．１μｍ、第二導電型のＧａＰ窓層１６を例えば４μｍ、順次成長した半導体機能層（エピタキシャル機能層）１８としての発光素子構造を有するエピタキシャルウェーハ２０を準備する。ここでＡｌＧａＩｎＰ第一クラッド層１３からＡｌＧａＩｎＰ第二クラッド層１５までをダブルヘテロ（ＤＨ）構造部と称する（図１）。なお、半導体機能層（エピタキシャル機能層）１８の材料はこれらに限定されず、上記のように発光素子構造を有するものとすればよい。
　次に図２に示すようにエピタキシャルウェーハ２０のエピタキシャル層の表面（出発基板とは反対側の表面）に対し、粗面化エッチング（フロスト）処理を行うことで、エピタキシャルウェーハ２０のエピタキシャル層の表面に微小凹凸を形成し、その表面粗さを算術平均粗さＲａで０．１μｍ以上とする（図２）。ここで、表面粗さをＲａで０．１μｍ以上とする理由は、光取り出し面を荒らすことにより、半導体表面／大気界面での散乱を増加させることで、屈折率差に起因する界面での全反射を減らし、外部量子効率を高めるためである。このＲａ値より低くても散乱効果、言い換えると外部量子効率向上効果はゼロにはならないが、その効果が著しく低くなるためである。図２中には、窓層１６のウェーハ表面部に位置する粗面１６ａを示している。この粗面化エッチング処理は、酢酸溶液、フッ酸溶液、ヨウ素溶液のうち、少なくとも２種類を混合した混合溶液を用いて行うことが好ましい。
　次に図３に示すように、化合物半導体機能層１８に素子を形成するための分離溝２１をドライエッチング法にて形成する。より具体的には、フォトリソグラフィー法にて、レジストマスクまたはハードマスクを形成し、例えば塩素系プラズマを用いたドライエッチング法にて、窓層１６から第一クラッド層１３までをエッチングし、素子分離溝２１を形成する素子分離工程を実施する（図３）。
　本発明では、より小さな素子サイズの輝度低下を抑制することができるので、この分離溝２１の形成の際に、素子の一辺を１００μｍ以下とすること（すなわち、製造する発光素子の大きさも同等となる）ができる。特に、この素子の一辺は５０μｍ以下とすることもできる。ここでの素子の設計サイズをダイス設計サイズとも称する。
　次に、図４、図５に示すように、エピタキシャル層と異なる材料である可視光透過性基板３１を、エピタキシャルウェーハ２０の出発基板１１とは反対の表面と、可視光透過性熱硬化性接合材２４を介して接合する。より具体的には、例えば以下の通りである。まず、図４に示すようにエピタキシャルウェーハ２０上に可視光透過性を有する熱硬化型接合部材２４として例えばベンゾシクロブテン（ＢＣＢ）をスピンコートし（図４）、例えば可視光透過性を有する異種基板であるサファイアウェーハ３１と対向させて重ね合わせ、熱圧着することでエピタキシャルウェーハ２０とサファイアウェーハ３１とを可視光透過性熱硬化性接合材２４であるＢＣＢを介して接合した接合基板３０を作製する。スピンコートにてＢＣＢを塗布する際、膜厚は例えば０．０１μｍ以上０．６μｍ以下とすることができる（図５）。
　なお、図４、図５に図示したように、可視光透過性熱硬化性接合材２４は、分離溝２１の内部にも塗布されることがあるが、可視光透過性基板３１とエピタキシャルウェーハ２０の接着には特に問題は無い。
　なお、可視光透過性熱硬化性接合材２４であるＢＣＢ膜の厚さは、この厚さに限定されるものではないが、ＢＣＢ膜をスピンコート等で形成する場合、より好ましい範囲が存在する。可視光透過性熱硬化性接合材２４（特にＢＣＢ）の厚さは、好ましい範囲では、接合材の厚さ分布を比較的小さくでき、また、接合処理後の面積歩留まりが向上する傾向がある。０．０１μｍ以上の可視光透過性熱硬化性接合材２４（特にＢＣＢ）の厚さの設計としておけば、例えば、７０％以上の接合面積歩留まりとすることができる。また、この厚さを０．０５μｍ以上とすれば、例えば、９０％以上の面積歩留まりとすることができる。また、この膜厚は、上記のように０．６μｍ以下であれば十分である。
　また、可視光透過性基板３１である異種基板は、サファイアに限定されるものではなく、平坦性が担保されて、かつエキシマレーザー光の吸収率の低い材料であればどのような材料も選択可能である。サファイアの他、石英、ガラス、ＳｉＣ、ＬｉＴａＯ３、ＬｉＮｂＯ３を選択することができる。
　また、可視光透過性熱硬化型接合材としてはＢＣＢに限定されるものではなく、熱硬化性を有するものであれば、どのような材料でも選択可能である。ＢＣＢの他、シリコーン樹脂、エポキシ樹脂、スピンオングラス（ＳＯＧ、ｓｐｉｎ－ｏｎ－ｇｌａｓｓ）、ポリイミド（ＰＩ、Ｐｏｌｙｉｍｉｄｅ）、フッ素樹脂のいずれか一種類以上の材料とすることができる。フッ素樹脂としては、サイトップ（登録商標）等のアモルファスフッ素系樹脂を用いることができる。
　次に図６、図７に示すように、出発基板１１を除去する。より具体的には以下の通りである。上記の例のように、ＧａＡｓ基板を出発基板１１として用いた場合には、図６のように、アンモニア過水（アンモニアと過酸化水素の混合溶液）にてウェットエッチングで除去（図６）し、エッチストップ層１２のうち、ＧａＩｎＰ第一エッチストップ層を露出させる。次に図７に示すようにエッチャントを塩酸系に切り替えてエッチストップ層１２のうちＧａＩｎＰ第一エッチストップ層を選択的に除去し、エッチストップ層１２のうちＧａＡｓ第二エッチストップ層を露出させ、次にエッチャントを硫酸過水（硫酸と過酸化水素の混合溶液）系に切り替えてＧａＡｓ第二エッチストップ層を選択的に除去し、第一クラッド層１３を露出させる。以上の処理を行うことにより、ＤＨ層と窓層のみを保持するエピタキシャル接合基板を作製することができる（図７）。
　以上のようにして、接合型半導体ウェーハを製造することができる。図７に示した接合型半導体ウェーハは、発光層と窓層を有するマイクロＬＥＤ構造体用とすることができる。また、以下のように、続けて各素子の電極等を形成することができる。
　次に図８に示すようにフォトリソグラフィー法にて、レジストマスクまたはハードマスクを形成し、例えばフッ素系プラズマを用いたドライエッチング法にて、素子分離溝２１中に存在する可視光透過性熱硬化性接合材２４（ＢＣＢ部）の一部をエッチングし、島状パターンを形成する（図８）。
　次に図９に示すようにフォトリソグラフィー法にて、レジストマスクまたはハードマスクを形成し、例えば塩素系プラズマを用いたドライエッチング法にて、第一クラッド層１３から第二クラッド層１５までエッチングし、第二クラッド層１５の一部を露出させることができる（図９）。
　なお、図９においては、第二クラッド層１５の中間部分までエッチングされた状態を図示しているが、この深さに限定されるものではなく、活性層１４を通り過ぎてエッチングされていればどのような深さであってもよい。例えば、活性層１４が完全になくなった状態、かつ、第二クラッド層１５がほとんどエッチングされない状態、あるいは、第二クラッド層１５部分が完全にエッチングされ、窓層１６が露出した状態でも、同様な効果が得られる。
　次に図１０に示すようにスパイク状になった可視光透過性熱硬化性接合材２４（ＢＣＢ硬化部）をリフトオフ等の方法で物理的に除去する（図１０）。例えば、５ｋｇｆ／ｃｍ２程度の圧力の液流でスパイク状ＢＣＢ硬化部を除去できるが、この方法に限定されず、アッシング法を用いてもよいし、ＲＩＥ法を用いてもよい。アッシング法やＲＩＥ（反応性イオンエッチング）法では等方的にＢＣＢ硬化膜が侵されるが、スパイク状になっているＢＣＢ硬化部は膜状のＢＣＢ硬化部より侵食速度が速いため、時間条件を整えれば、スパイク状ＢＣＢ硬化部のみを除去することは可能である。
　次に図１１に示すように、表面にＳｉＯ２などのパッシベーション（ＰＳＶ）膜４２を形成し、素子分離端部、露出した活性層の側面を被覆し、第一クラッドおよび第二クラッドの一部が露出するように加工したＰＳＶパターン膜を作製する（図１１）。
　なお、パッシベーション膜４２はＳｉＯ２膜に限定されるものではなく、絶縁性を有する材料であれば、どのような材料も選択可能である。
　例えばパッシベーション膜４２はＴＥＯＳ（テトラエトキシシラン）とＯ２を用いたＰ－ＣＶＤ法（プラズマＣＶＤ）にて成膜することができる。しかし、この方法に限定されるものではなく、パッシベーション膜４２を形成できればどのような方法も選択可能である。たとえば、スパッタ法、ＰＬＤ法（パルスレーザー堆積法、Ｐｕｌｓｅｄ　Ｌａｓｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）、ＡＬＤ法（原子層堆積法、Ａｔｏｍｉｃ　ｌａｙｅｒ　ｄｅｐｏｓｉｔｉｏｎ）、ゾルゲル法などの方法で形成しても良い。
　次に図１２に示すようにパッシベーション膜４２の露出部に電極４４を形成し、熱処理を施してオーミック接触を実現する（図１２）。
　また、電極４４はＡｕ系材料を採用することができ、Ｐ型層の近傍に電極を設ける場合は半導体層近傍（０．５μｍ以内）にＢｅまたはＺｎ含有Ａｕ金属層を設けることが好ましい。Ｎ型層の近傍に電極を設ける場合は半導体層近傍（０．５μｍ以内）にＧｅまたはＳｉ含有Ａｕ金属層を設けることが好ましい。
　また、ここでは、第二クラッド層１５に接し、第一クラッド層１３の高さまで電極４４を設けたリード層を有するデザインを例示したが、リード構造を有するデザインに限定されない。リード構造を設けず、第二クラッド層１５に接する電極４４の厚さを第一クラッド層１３の電極より厚く設計して段差を縮小する構造としても同様の効果が得られる。
［第二の実施形態］
　次に、本発明の第二の実施形態について説明する。この実施形態は、粗面化エッチングを、分離溝の形成より後に行う形態である。
　まず、図１３に示すように、第一の実施形態と同様に、出発基板１１上に、順次エピタキシャル成長を行い、各層を形成し、エッチストップ層１２や、化合物半導体機能層１８を有するエピタキシャル層を有するエピタキシャルウェーハ２０を作製する。より具体的には、以下のようにして各層のエピタキシャル成長を行うことができる。
　まず、図１３に示すように第一導電型の例えばＧａＡｓ出発基板１１上に、エッチストップ層１２をエピタキシャル成長させる。エッチストップ層１２は、例えば、第一導電型のＧａＡｓバッファを積層した後、第一導電型のＧａｘＩｎ１－ｘＰ（０．４≦ｘ≦０．６）第一エッチストップ層を例えば０．３μｍ、第一導電型のＧａＡｓ第二エッチストップ層を例えば０．３μｍ成長させることにより形成することができる。さらに、エッチストップ層１２上に、例えば、第一導電型の（ＡｌｙＧａ１－ｙ）ｘＩｎ１－ｘＰ（０．４≦ｘ≦０．６，０＜ｙ≦１）第一クラッド層１３を例えば１．０μｍ、ノンドープの（ＡｌｙＧａ１－ｙ）ｘＩｎ１－ｘＰ（０．４≦ｘ≦０．６，０≦ｙ≦０．６）活性層１４、第二導電型の（ＡｌｙＧａ１－ｙ）ｘＩｎ１－ｘＰ（０．４≦ｘ≦０．６，０＜ｙ≦１）第二クラッド層１５を例えば１．０μｍ、第二導電型のＧａＩｎＰ中間層（不図示）を例えば０．１μｍ、第二導電型のＧａＰ窓層１６を例えば４μｍ、順次成長した半導体機能層（エピタキシャル機能層）１８としての発光素子構造を有するエピタキシャルウェーハ２０を準備する。ここでＡｌＧａＩｎＰ第一クラッド層１３からＡｌＧａＩｎＰ第二クラッド層１５までをダブルヘテロ（ＤＨ）構造部と称する（図１３）。なお、化合物半導体機能層（エピタキシャル機能層）１８の材料はこれらに限定されず、上記のように発光素子構造を有するものとすればよい。
　次に図１４に示すように、化合物半導体機能層に素子を形成するための分離溝をドライエッチング法にて形成する。より具体的には、フォトリソグラフィー法にて、レジストマスクまたはハードマスクを形成し、例えば塩素系プラズマを用いたドライエッチング法にて、窓層１６から第一クラッド層１３までをエッチングし、素子分離溝２１を形成する素子分離工程を実施する（図１４）。
　本発明では、より小さな素子サイズの輝度低下を抑制することができるので、この分離溝２１の形成の際に、素子の一辺を１００μｍ以下とすること（すなわち、製造する発光素子の大きさも同等となる）ができる。特に、この素子の一辺は５０μｍ以下とすることもできる。
　次に図１５に示すように、素子分離溝２１を形成したエピタキシャル層の表面（素子分離ダイスの表面）に対して粗面化エッチング（フロスト）処理を行うことで、エピタキシャルウェーハ２０のエピタキシャル層の表面（ダイスの窓層１６表面）に算術平均粗さＲａで０．１μｍ以上の微小凹凸を形成する（図１５）。図１５中には、窓層１６のウェーハ表面部に位置する粗面１６ａ、窓層１６の側面に位置する粗面１６ｂを示している。この粗面化エッチング処理は、酢酸溶液、フッ酸溶液、ヨウ素溶液のうち、少なくとも２種類を混合した混合溶液を用いて行うことが好ましい。
　次に、図１６、図１７に示すように、エピタキシャル層と異なる材料である可視光透過性基板３１を、エピタキシャルウェーハ２０の出発基板１１とは反対の表面と、可視光透過性熱硬化性接合材２４を介して接合する。より具体的には、例えば以下の通りである。まず、図１６に示すように粗面化処理を施したダイスを有するエピタキシャルウェーハ２０上に可視光透過性を有する熱硬化型接合部材２４として例えばベンゾシクロブテン（ＢＣＢ）をスピンコートし（図１６）、例えば可視光透過性を有する異種基板であるサファイアウェーハ３１と対向させて重ね合わせ、熱圧着することでエピタキシャルウェーハ２０とサファイアウェーハ３１とをＢＣＢを介して接合した接合基板３０を作製する。スピンコートにてＢＣＢを塗布する際、膜厚は０．６μｍとすることができる（図１７）。
　また、可視光透過性基板３１である異種基板は、サファイアに限定されるものではなく、平坦性が担保されて、かつエキシマレーザー光の吸収率の低い材料であればどのような材料も選択可能である。サファイアの他、石英、ガラス、ＳｉＣ、ＬｉＴａＯ３、ＬｉＮｂＯ３を選択することができる。
　また、可視光透過性熱硬化型接合材としてはＢＣＢに限定されるものではなく、熱硬化性を有するものであれば、どのような材料でも選択可能である。ＢＣＢの他、シリコーン樹脂、エポキシ樹脂、スピンオングラス（ＳＯＧ、ｓｐｉｎ－ｏｎ－ｇｌａｓｓ）、ポリイミド（ＰＩ、Ｐｏｌｙｉｍｉｄｅ）、フッ素樹脂のいずれか一種類以上の材料とすることができる。フッ素樹脂としては、サイトップ（登録商標）等のアモルファスフッ素系樹脂を用いることができる。
　次に図１８、図１９に示すように、出発基板１１を除去する。より具体的には以下の通りである。上記の例のように、ＧａＡｓ基板を出発基板１１として用いた場合には、図１８のように、アンモニア過水（アンモニアと過酸化水素の混合溶液）にてウェットエッチングで除去（図１８）し、エッチストップ層１２のうち、ＧａＩｎＰ第一エッチストップ層を露出させる。次に図１９に示すようにエッチャントを塩酸系に切り替えてエッチストップ層１２のうちＧａＩｎＰ第一エッチストップ層を選択的に除去し、エッチストップ層１２のうちＧａＡｓ第二エッチストップ層を露出させ、次にエッチャントを硫酸過水（硫酸と過酸化水素の混合溶液）系に切り替えてＧａＡｓ第二エッチストップ層を選択的に除去し、第一クラッド層１３を露出させる。以上の処理を行うことにより、ＤＨ層と窓層のみを保持するエピタキシャル接合基板を作製することができる（図１９）。
　以上のようにして、接合型半導体ウェーハを製造することができる。図１９に示した接合型半導体ウェーハは、発光層と窓層を有するマイクロＬＥＤ構造体用とすることができる。また、以下のように、続けて各素子の電極等を形成することができる。
　次に図２０に示すようにフォトリソグラフィー法にて、レジストマスクまたはハードマスクを形成し、フッ素系プラズマを用いたドライエッチング法にて、素子分離溝２１中に存在する可視光透過性熱硬化性接合材２４（ＢＣＢ部）の一部をエッチングし、島状パターンを形成する（図２０）。
　次に図２１に示すようにフォトリソグラフィー法にて、レジストマスクまたはハードマスクを形成し、例えば塩素系プラズマを用いたドライエッチング法にて、第一クラッド層１３から第二クラッド層１５までエッチングし、第二クラッド層１５の一部を露出させる（図２１）。
　なお、図２１においては、第二クラッド層１５の中間部分までエッチングされた状態を図示しているが、この深さに限定されるものではなく、活性層１４を通り過ぎてエッチングされていればどのような深さであっても同様の効果が得られる。例えば、活性層１４が完全になくなった状態、かつ、第二クラッド層１５がほとんどエッチングされない状態、あるいは、第二クラッド層１５部分が完全にエッチングされ、窓層１６が露出した状態でも、同様な効果が得られる。
　次に図２２に示すようにスパイク状になった可視光透過性熱硬化性接合材２４（ＢＣＢ硬化部）をリフトオフ等の方法で物理的に除去する（図２２）。例えば、５ｋｇｆ／ｃｍ２程度の圧力の液流でスパイク状ＢＣＢ硬化部を除去できるが、この方法に限定されず、アッシング法を用いてもよいし、ＲＩＥ法を用いてもよい。アッシング法やＲＩＥ法では等方的にＢＣＢ硬化膜が侵されるが、スパイク状になっているＢＣＢ硬化部は膜状のＢＣＢ硬化部より侵食速度が速いため、時間条件を整えれば、スパイク状ＢＣＢ硬化部のみを除去することは可能である。
　次に図２３に示すように表面にＳｉＯ２などのパッシベーション（ＰＳＶ）膜４２を形成し、素子分離端部、露出した活性層の側面を被覆し、第一クラッドおよび第二クラッドの一部が露出するように加工したＰＳＶパターン膜を作製する（図２３）。
　なお、パッシベーション膜４２はＳｉＯ２膜に限定されるものではなく、絶縁性を有する材料であれば、どのような材料も選択可能である。
　例えばパッシベーション膜４２はＴＥＯＳとＯ２を用いたＰ－ＣＶＤ法にて成膜することができる。しかし、この方法に限定されるものではなく、パッシベーション膜４２を形成できればどのような方法も選択可能である。たとえば、スパッタ法、ＰＬＤ法、ＡＬＤ法、ゾルゲル法などの方法で形成しても同様の効果が得られる。
　次に図２４に示すようにパッシベーション膜４２の露出部に電極４４を形成し、熱処理を施してオーミック接触を実現する（図２４）。
　また、電極４４はＡｕ系材料を採用することができ、Ｐ型層の近傍に電極４４を設ける場合は半導体層近傍（０．５μｍ以内）にＢｅまたはＺｎ含有Ａｕ金属層を設けることが好ましい。Ｎ型層の近傍に電極４４を設ける場合は半導体層近傍（０．５μｍ以内）にＧｅまたはＳｉ含有Ａｕ金属層を設けることが好ましい。
　また、第二クラッド層１５に接し、第一クラッド層１３の高さまで電極４４を設けたリード層を有するデザインを例示したが、リード構造を有するデザインに限定されない。リード構造を設けず、第二クラッド層１５に接する電極４４の厚さを第一クラッド層１３の電極４４より厚く設計して段差を縮小する構造としても同様の効果が得られる。
　以下、実施例及び比較例を挙げて本発明について詳細に説明するが、これらは本発明を限定するものではない。
（実施例１）
　第一の実施形態に沿って接合型半導体ウェーハを製造した。
　まず、図１に示したように、第一導電型のＧａＡｓ出発基板１１上に、第一導電型のＧａＡｓバッファ層積層後、第一導電型のＧａｘＩｎ１－ｘＰ（０．４≦ｘ≦０．６）第一エッチストップ層を０．３μｍ、第一導電型のＧａＡｓ第二エッチストップ層を０．３μｍエピタキシャル成長し、エッチストップ層１２とした。さらに、第一導電型の（ＡｌｙＧａ１－ｙ）ｘＩｎ１－ｘＰ（０．４≦ｘ≦０．６，０＜ｙ≦１）第一クラッド層１３を１．０μｍ、ノンドープの（ＡｌｙＧａ１－ｙ）ｘＩｎ１－ｘＰ（０．４≦ｘ≦０．６，０≦ｙ≦０．６）活性層１４、第二導電型の（ＡｌｙＧａ１－ｙ）ｘＩｎ１－ｘＰ（０．４≦ｘ≦０．６，０＜ｙ≦１）第二クラッド層１５を１．０μｍ、第二導電型のＧａＩｎＰ中間層（不図示）を０．１μｍ、第二導電型のＧａＰ窓層１６を４μｍ、順次成長し、化合物半導体機能層（エピタキシャル機能層）１８としての発光素子構造を有するエピタキシャルウェーハ２０を準備した（図１）。
　次に、図２に示したように、エピタキシャルウェーハ２０上に粗面化エッチング（フロスト処理）を施し、エピタキシャル層の表面に算術平均粗さでＲａ＝１．１２μｍの微小凹凸を形成した（図２）。この粗面化エッチング（フロスト処理）は、酢酸・フッ酸・硝酸・ヨウ素からなる混合酸を使用した。
　次に、図３に示したように、フォトリソグラフィー法にて、レジストマスクを形成し、塩素系プラズマを用いたドライエッチング法にて、第一クラッド層１３からＧａＰ窓層１６までをエッチングし、素子分離溝２１を形成する素子分離工程を実施した（図３）。
　次に、図４、５に示したように、エピタキシャルウェーハ２０上に可視光透過性熱硬化型接合部材２４としてベンゾシクロブテン（ＢＣＢ）をスピンコートし（図４）、可視光透過性基板３１であるサファイアウェーハ（被接合ウェーハ）と対向させて重ね合わせ、熱圧着することでエピタキシャルウェーハ２０とサファイアウェーハ３１とをＢＣＢ２４を介して接合したエピタキシャル接合基板を作製した（図５）。スピンコートにてＢＣＢ２４を塗布する際、膜厚は０．６μｍとした。
　次に、図６に示したように、ＧａＡｓ出発基板１１をアンモニア過水（アンモニアと過酸化水素の混合溶液）にてウェットエッチングで除去（図６）し、エッチストップ層１２のうちＧａＩｎＰ第一エッチストップ層を露出させた。次に、図７に示したように、エッチャントを塩酸系に切り替えてエッチストップ層１２のうちＧａＩｎＰ第一エッチストップ層を選択的に除去し、ＧａＡｓ第二エッチストップ層を露出させ、エッチャントを硫酸過水（硫酸と過酸化水素の混合溶液）系に切り替えてＧａＡｓ第二エッチストップ層を選択的に除去し、エッチストップ層１２を除去するとともに、第一クラッド層１３を露出させた（図７）。
　次に、図８に示したように、フォトリソグラフィー法にて、レジストマスクを形成し、フッ素系プラズマを用いたドライエッチング法にて、素子分離溝２１中に存在するＢＣＢ部２４の一部をエッチングし、島状パターンを形成した（図８）。
　次に、図９に示したように、フォトリソグラフィー法にて、レジストマスクを形成し、塩素系プラズマを用いたドライエッチング法にて、第一クラッド層１３から第二クラッド層１５までエッチングし、第二クラッド層１５の一部を露出させた（図９）。
　次に、図１０に示したように、５ｋｇｆ／ｃｍ２の圧力の液流でスパイク状ＢＣＢ硬化部を除去した（図１０）。次に、図１１に示したように、表面にＳｉＯ２からなるパッシベーション（ＰＳＶ）膜４２を形成し、素子分離端部、露出した活性層１４の側面を被覆し、第一クラッド層１３および第二クラッド層１５の一部が露出するように加工したＰＳＶパターン膜を作製した（図１１）。パッシベーション膜４２はＴＥＯＳとＯ２を用いたＰ－ＣＶＤ法にて成膜した。
　次に、図１２に示したように、パッシベーション膜４２の露出部にＡｕ系の電極４４を形成し、熱処理を施してオーミック接触させた（図１２）。
（実施例２）
　第二の実施形態に沿って接合型半導体ウェーハを製造した。
　まず、図１３に示したように、第一導電型のＧａＡｓ出発基板１１上に、第一導電型のＧａＡｓバッファ層積層後、第一導電型のＧａｘＩｎ１－ｘＰ（０．４≦ｘ≦０．６）第一エッチストップ層を０．３μｍ、第一導電型のＧａＡｓ第二エッチストップ層を０．３μｍエピタキシャル成長し、エッチストップ層１２とした。さらに、第一導電型の（ＡｌｙＧａ１－ｙ）ｘＩｎ１－ｘＰ（０．４≦ｘ≦０．６，０＜ｙ≦１）第一クラッド層１３を１．０μｍ、ノンドープの（ＡｌｙＧａ１－ｙ）ｘＩｎ１－ｘＰ（０．４≦ｘ≦０．６，０≦ｙ≦０．６）活性層１４、第二導電型の（ＡｌｙＧａ１－ｙ）ｘＩｎ１－ｘＰ（０．４≦ｘ≦０．６，０＜ｙ≦１）第二クラッド層１５を１．０μｍ、第二導電型のＧａＩｎＰ中間層（不図示）を０．１μｍ、第二導電型のＧａＰ窓層１６を４μｍ、順次成長し、化合物半導体機能層（エピタキシャル機能層）１８としての発光素子構造を有するエピタキシャルウェーハ２０を準備した（図１３）。
　次に、図１４に示したように、フォトリソグラフィー法にて、レジストマスクを形成し、塩素系プラズマを用いたドライエッチング法にて、第一クラッド層１３からＧａＰ窓層１６までをエッチングし、素子分離溝２１を形成する素子分離工程を実施した（図１４）。
　次に、図１５に示したように、エピタキシャルウェーハ２０のエピタキシャル層の表面に対し、粗面化エッチングを行った。具体的には、素子分離溝２１を形成した素子分離ダイスに対して粗面化エッチング（フロスト処理）を施し、ダイスのＧａＰ層１６表面にＲａ＝１．０８、側面にＲａ＝０．８７μｍの微小凹凸を形成した（図１５）。このときの粗面化エッチング（フロスト処理）は、酢酸・フッ酸・硝酸・ヨウ素からなる混合酸を使用した。
　次に、図１６に示したように、粗面化エッチング（フロスト処理）を施したダイスを有するエピタキシャルウェーハ２０上に可視光透過性熱硬化型接合部材２４としてベンゾシクロブテン（ＢＣＢ）をスピンコートした（図１６）。次に、図１７に示したように、可視光透過性基板３１であるサファイアウェーハ（被接合ウェーハ）と対向させて重ね合わせ、熱圧着することでエピタキシャルウェーハ２０とサファイアウェーハ３１とをＢＣＢ２４を介して接合したエピタキシャル接合基板を作製した（図１７）。スピンコートにてＢＣＢ２４を塗布する際、膜厚は０．６μｍとした。
　次に、図１８、図１９に示したように、ＧａＡｓ出発基板１１をアンモニア過水（アンモニアと過酸化水素の混合溶液）にてウェットエッチングで除去（図１８）し、エッチストップ層１２のうち第一エッチストップ層を露出させ、エッチャントを切り替えてエッチストップ層１２のうち第二エッチストップ層を除去してエッチストップ層１２を除去するとともに、第一クラッド層１３を露出させた（図１９）。
　次に、図２０に示したように、フォトリソグラフィー法にて、レジストマスクを形成し、フッ素系プラズマを用いたドライエッチング法にて、素子分離溝２１中に存在するＢＣＢ部２４の一部をエッチングし、島状パターンを形成した（図２０）。
　次に、図２１に示したように、フォトリソグラフィー法にて、レジストマスクを形成し、塩素系プラズマを用いたドライエッチング法にて、第一クラッド層１３から第二クラッド層１５までエッチングし、第二クラッド層１５の一部を露出させた（図２１）。
　次に、図２２に示したように、５ｋｇｆ／ｃｍ２程度の圧力の液流でスパイク状ＢＣＢ硬化部を除去した（図２２）。次に、図２３に示したように、表面にＳｉＯ２からなるパッシベーション（ＰＳＶ）膜４２を形成し、素子分離端部、露出した活性層１４の側面を被覆し、第一クラッド層１３および第二クラッド層１５の一部が露出するように加工したＰＳＶパターン膜を作製した（図２３）。
　次に、図２４に示したように、パッシベーション膜４２の露出部にＡｕ系の電極４４を形成し、熱処理を施してオーミック接触させた（図２４）。
（比較例）
　比較例として、エピタキシャル層の表面に対し、粗面化エッチングを行わない例を示す。
　まず、図２５に示したように、第一導電型のＧａＡｓ出発基板１１１上に、第一導電型のＧａＡｓバッファ層積層後、第一導電型のＧａｘＩｎ１－ｘＰ（０．４≦ｘ≦０．６）第一エッチストップ層を０．３μｍ、第一導電型のＧａＡｓ第二エッチストップ層を０．３μｍエピタキシャル成長し、エッチストップ層１１２とした。さらに、第一導電型の（ＡｌｙＧａ１－ｙ）ｘＩｎ１－ｘＰ（０．４≦ｘ≦０．６，０＜ｙ≦１）第一クラッド層１１３を１．０μｍ、ノンドープの（ＡｌｙＧａ１－ｙ）ｘＩｎ１－ｘＰ（０．４≦ｘ≦０．６，０≦ｙ≦０．６）活性層１１４、第二導電型の（ＡｌｙＧａ１－ｙ）ｘＩｎ１－ｘＰ（０．４≦ｘ≦０．６，０＜ｙ≦１）第二クラッド層１１５を１．０μｍ、第二導電型のＧａＩｎＰ中間層（不図示）を０．１μｍ、第二導電型のＧａＰ窓層１１６を４μｍ、順次成長し、化合物半導体機能層（エピタキシャル機能層）１１８としての発光素子構造を有するエピタキシャルウェーハ１２０を準備した（図２５）。
　次に、図２６、２７に示したように、エピタキシャルウェーハ１２０上に可視光透過性熱硬化型接合部材１２４としてベンゾシクロブテン（ＢＣＢ）をスピンコートし（図２６）、被接合ウェーハであるサファイアウェーハ（可視光透過性基板１３１）と対向させて重ね合わせ、熱圧着することでエピタキシャルウェーハ１２０とサファイアウェーハ１３１とをＢＣＢ１２４を介して接合したエピタキシャル接合基板を作製した（図２７）。スピンコートにてＢＣＢ１２４を塗布する際、膜厚は０．６μｍとした。
　次に、図２８に示したように、ＧａＡｓ出発基板１１１をウェットエッチングで除去（図２８）した。次に、図２９に示したように、第一エッチストップ層を露出させ、エッチャントを切り替えて第二エッチストップ層を除去して第一クラッド層を露出させることによりエッチストップ層１１２を除去し（図２９）、ＤＨ層と窓層のみを保持するエピタキシャル接合基板を作製した。
　次に、図３０に示したように、フォトリソグラフィー法にて、マスクを形成し、第一クラッド層１１３からＧａＰ窓層１１６までをエッチングし、素子分離溝を形成する素子分離工程と、第二クラッド層１１５の一部が露出するエッチング工程を実施した（図３０）。
　次に、図３１に示したように、表面にＳｉＯ２からなるパッシベーション（ＰＳＶ）膜１４２を形成し、素子分離端部、露出した活性層１１４の側面を被覆し、第一クラッド層１１３および第二クラッド層１１５の一部が露出するように加工したＰＳＶパターン膜を作製した（図３１）。
　次に、図３２に示したように、パッシベーション膜１４２の露出部にＡｕ系の電極１４４を形成し、熱処理を施してオーミック接触させた（図３２）。
　なお、ダイス表面の粗さはＲａ＝０．０１７であった。パッシベーション膜１１４、電極１４４に関しては、実施例と同様である。
（実施例と比較例との比較）
　図３３に、電流密度が８［Ａ／ｃｍ２］の場合における、マイクロＬＥＤサイズ（素子の一辺の大きさで表示）と外部量子効率（発光効率）の関係を示す。比較例においては、マイクロＬＥＤサイズが小さくなるにつれて急速に発光効率が低下しているが、実施例１、２においては、低下の程度がおだやかになっていることが分かる。
　特に、素子の一辺が１００μｍ以下、さらには５０μｍ以下の場合に、本発明による輝度の低下防止効果が顕著であることがわかる。
　なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。

Claims (9)

  1. 　出発基板上にエッチストップ層をエピタキシャル成長する工程と、
    　前記エッチストップ層上に化合物半導体機能層を有するエピタキシャル層をエピタキシャル成長することによりエピタキシャルウェーハを作製する工程と、
    　前記化合物半導体機能層に素子を形成するための分離溝をドライエッチング法にて形成する工程と、
    　前記エピタキシャル層の前記出発基板とは反対側の表面に対し、粗面化エッチングを行うことで、前記エピタキシャル層の表面の表面粗さを算術平均粗さＲａで０．１μｍ以上とする工程と、
    　前記エピタキシャル層と異なる材料である可視光透過性基板を、前記エピタキシャルウェーハの前記出発基板とは反対の表面と、可視光透過性熱硬化性接合材を介して接合する工程と、
    　前記出発基板を除去する工程と
    　を有することを特徴とする接合型半導体ウェーハの製造方法。
  2. 　前記粗面化エッチングを、前記分離溝の形成より前に行うことを特徴とする請求項１に記載の接合型半導体ウェーハの製造方法。
  3. 　前記粗面化エッチングを、前記分離溝の形成より後に行うことを特徴とする請求項１に記載の接合型半導体ウェーハの製造方法。
  4. 　前記化合物半導体機能層に前記分離溝を形成することにより、前記素子の一辺を１００μｍ以下とすることを特徴とする請求項１から請求項３のいずれか１項に記載の接合型半導体ウェーハの製造方法。
  5. 　前記素子を、発光層と窓層を有するマイクロＬＥＤ構造体とすることを特徴とする請求項１から請求項４のいずれか１項に記載の接合型半導体ウェーハの製造方法。
  6. 　前記粗面化エッチングを、酢酸溶液、フッ酸溶液、ヨウ素溶液のうち、少なくとも２種類を混合した溶液を用いて行うことを特徴とする請求項１から請求項５のいずれか１項に記載の接合型半導体ウェーハの製造方法。
  7. 　前記可視光透過性基板を、サファイア、石英、ガラス、ＳｉＣ、ＬｉＴａＯ３、ＬｉＮｂＯ３のいずれかとすることを特徴とする請求項１から請求項６のいずれか１項に記載の接合型半導体ウェーハの製造方法。
  8. 　前記可視光透過性熱硬化性接合材を、ベンゾシクロブテン、シリコーン樹脂、エポキシ樹脂、スピンオングラス、ポリイミド、フッ素樹脂のいずれか一種類以上の材料とすることを特徴とする請求項１から請求項７のいずれか１項に記載の接合型半導体ウェーハの製造方法。
  9. 　前記可視光透過性熱硬化性接合材の厚さを、０．０１μｍ以上０．６μｍ以下とすることを特徴とする請求項１から請求項８のいずれか１項に記載の接合型半導体ウェーハの製造方法。
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