CN115458643A - 阵列micro芯片制备方法及芯片 - Google Patents
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Abstract
本发明涉及芯片制备领域，公开了一种阵列micro芯片制备方法及芯片，该方法能解决在剥离蓝宝石衬底过程中导致外延层损伤的问题。该制备方法通过第一通孔与第二通孔的设计，有效解决了芯片尺寸过大的问题，通过分割芯片，使得在剥离大面积芯片时应力得到缓解；并且通过所述第一通孔与所述第二通孔，使得在用化学湿法剥离技术时，化学药液进入路径变短，达到使芯片上的可以实现同步均匀剥离的目的，最终提高阵列micro芯片的成品率。
Description
技术领域
本发明涉及芯片制备领域，提供了一种阵列micro芯片制备方法及芯片。
背景技术
目前的micro阵列芯片或AR显示芯片普遍采用激光剥离蓝宝石的技术实现模组化的GaN材料，再通过半导体图形化刻蚀工艺手段来实现像素大小的隔离与分割，以实现微显示产品的像素微缩化，因激光对GaN造成损伤，从而导致芯片良率及可靠性有很大的不稳定性。
然而行业里也出现了一种新型的蓝宝石剥离技术-化学湿法剥离技术，因该技术对GaN材料无损伤，因此可实现芯片的高良率及高可靠性。
但因在湿法剥离的芯片尺寸大到一定程度时，有以下不足之处：1、大尺寸的芯片在脱离蓝宝石束缚时，会产生很大应力，导致大尺寸的模组很难实现后续工艺。2、因尺寸过大，化学剥离对芯片边缘与内部剥离速率而导致的剥离不均匀，从而导致剥离过程中，芯片不同区域应力释放不均匀，导致大尺寸芯片的崩裂问题，最终导致芯片的成品率低。
发明内容
本发明提供了一种阵列micro芯片制备方法及芯片，以解决在化学剥离过程中芯片不同区域应力释放不均匀，导致大尺寸芯片的崩裂问题，提高芯片的成品率。
根据本发明的第一方面，提供了一种阵列micro芯片制备方法，包括：
S1：提供一DPSS衬底，所述DPSS衬底包括生长基底以及图形化的掩膜层，并在所述DPSS衬底的图形化的掩膜层上进行外延生长，形成外延层；所述外延层包括由下往上依次形成在所述DPSS衬底上的过渡层、N型外延层、发光层以及P型外延层；
S2：对所述外延层进行刻蚀，以在所述外延层上形成一贯穿所述过渡层、所述P型外延层、发光层以及N型外延层的第一通孔；
S3：在所述第一通孔以及所述所述外延层上覆盖第一导电层；并在所述第一导电层上形成第一绝缘层；
S4：对所述第一绝缘层进行刻蚀，以形成贯穿所述第一绝缘层的第二通孔；其中，所述第一通孔与所述第二通孔的位置相互错开；
S5：沉积第二导电层，所述第二导电层填充所述第二通孔并覆盖所述第一绝缘层；对所述第二通孔内的第二导电层进行刻蚀，以去除第二通孔内的第二导电层，并继续刻蚀至所述第二通孔贯穿所述第一导电层停留在所述外延层上；
S6：沉积第三导电层，所述第三导电层填充所述第二通孔并覆盖所述第二导电层；
S7：将所述第三导电层粘合至一转移基板上；
S8：剥离所述DPSS衬底；
S9：对所述N型外延层进行减薄处理，并在对应的第一通孔内填充绝缘材料；
S10：在所述外延层未填充所述绝缘材料的区域，制备像素点，所述像素点的位置与所述第二通孔的位置一致；
S11：去除未填充所述绝缘反射材料以及非所述像素点的外延层，并在去除外延层的区域内填充绝缘反射材料；
S12：在所述像素点上制备第一N电极以及在所述绝缘反射结构周围制备第一P电极；
S13：在CMOS基板上排列对应所述第一N电极的第二N电极，以及对应所述第一P电极的第二P电极，并将所述第一N电极与所述第二N电极和所述第一P电极与所述第二P电极进行键合，并形成所述micro芯片。
可选的，所述外延层的材料为：氮化镓。
可选的，所述外延层的厚度的范围为：4微米-15微米。
可选的，所述第一绝缘层的材料为：SiN或SiO2。
可选的，所述第一绝缘层的厚度的范围为：500纳米-1微米。
可选的，所述转移基板为透明基板。
可选的，在步骤S7中，具体包括：在所述透明基板上涂抹粘合胶将所述第三导电层粘合至所述透明基板上。
可选的，所述粘合胶为透明粘合胶。
可选的，在步骤S9中，所述减薄处理包括：通过抛光或ICP减薄以去除所述DPSS衬底上的图形化的掩膜层以及所述掩膜层上的外延层。
可选的，所述第一导电层和所述第三导电层为透明导电层，且所述第一导电层为透明导电薄膜；所述第二导电层为金属导电层。
可选的，所述第一导电层和所述第三导电层的厚度的范围为：100纳米-500纳米。
可选的，所述透明导电层的材料为：金属膜系材料或氧化物膜系材料或高分子膜系材料。
可选的，所述金属导电层的材料为：金属元素材料或合金材料或复合金属材料。
可选的，所述绝缘反射材料的反射率大于百分之五十。
可选的，在步骤S13中，实现所述键合的方式至少包括以下之一：高温键合、高压键合、真空键合。
根据本发明的第二方面，还提供了一种阵列micro芯片，所属阵列micro芯片是根据本发明第一方面所述的阵列micro芯片制备方法制得。
本发明所提供的阵列micro芯片制备方法中，通过在外延层以及第一绝缘层刻蚀相互错开的通孔，有效的解决了大尺寸的芯片在脱离蓝宝石束缚时，会产生很大应力，导致大尺寸的模组很难实现后续工艺；同时也解决了由于尺寸过大，化学剥离对芯片边缘与内部剥离速率而使得剥离不均匀，从而在剥离过程中芯片不同区域应力释放不均匀导致大尺寸芯片的崩裂问题，提高了阵列micro芯片的成品率。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1是本发明实施例提供的一种阵列micro芯片制备方法的流程示意图；
图2是本发明实施例提供的根据一种阵列micro芯片制备方法制作的不同工艺阶段的器件的结构示意图一；
图3是本发明实施例提供的根据一种阵列micro芯片制备方法制作的不同工艺阶段的器件的结构示意图二；
图4是本发明实施例提供的根据一种阵列micro芯片制备方法制作的不同工艺阶段的器件的结构示意图三；
图5是本发明实施例提供的根据一种阵列micro芯片制备方法制作的不同工艺阶段的器件的结构示意图四；
图6是本发明实施例提供的根据一种阵列micro芯片制备方法制作的不同工艺阶段的器件的结构示意图五；
图7是本发明实施例提供的根据一种阵列micro芯片制备方法制作的不同工艺阶段的器件的结构示意图六；
图8是本发明实施例提供的根据一种阵列micro芯片制备方法制作的不同工艺阶段的器件的结构示意图七；
图9是本发明实施例提供的根据一种阵列micro芯片制备方法制作的不同工艺阶段的器件的结构示意图八；
图10是本发明实施例提供的根据一种阵列micro芯片制备方法制作的不同工艺阶段的器件的结构示意图九；
图11是本发明实施例提供的根据一种阵列micro芯片制备方法制作的不同工艺阶段的器件的结构示意图十；
附图标注说明：
100-DPSS衬底；
101-生产基底；
102-图形化的掩膜层；
200-外延层；
201-过渡层；
202-N型外延层；
203-发光层；
204-P型外延层；
205-第一通孔；
206-像素点；
2061-第一N电极；
2062-第一P电极；
300-第一导电层；
400-第一绝缘层；
401-第二通孔；
500-第二导电层；
600-第三导电层；
700-转移基板；
800-CMOS基板；
801-第二N电极；
802-第二P电极。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”、“第三”、“第四”等(如果存在)是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
下面以具体地实施例对本发明的技术方案进行详细说明。下面这几个具体的实施例可以相互结合，对于相同或相似的概念或过程可能在某些实施例不再赘述。
在半导体器件的制造中，蚀刻是指将选择性地从衬底上的薄膜中去除材料的技术(在其表面上有或没有先有结构)，并通过这种去除在衬底上形成该材料的图案。
请参考图1，在本发明一实施例中，提供了一种阵列micro芯片制备方法，包括：
S1：提供一DPSS衬底100，所述DPSS衬底100包括生长基底101以及图形化的掩膜层102，并在所述DPSS衬底100的图形化的掩膜层102上进行外延生长，形成外延层200；所述外延层200包括由下往上依次形成在所述DPSS衬底上的过渡层201、N型外延层202、发光层203以及P型外延层204。其中，在所述DPSS衬底上生长的外延层200请参考图2。
其中，一种实施例中，生长基底101例如可以为DPSS蓝宝石衬底，然而应该意识到，本发明并不以此为限，其他的生长基底也在本发明的保护范围之内。
在本发明实施例中，所述外延层200的材料为：氮化镓。具体的，通过MOCVD(金属有机化合物化学气相沉积)设备制备所述外延层，并通过PL光致发光设备测量所述外延层的厚度，使得所述外延层的厚度范围处于4微米到15微米之间。
S2：对所述外延层200进行刻蚀，以在所述外延层上形成一贯穿所述过渡层201、所述P型外延层202、发光层203以及N型外延层204的第一通孔205。经刻蚀第一通孔后的器件如图3所示。
其中，作为一种具体实施方式，在所述外延层上通过ICP刻蚀出所述第一通孔。当然，本发明并不以刻蚀通孔的方式为限，其他方式如通过光刻技术等在所述外延层上刻蚀出所述第一通孔也在本发明的保护范围之内。
其中，可以理解的是所述第一通孔的形状、大小、数量不受限制，只要在所述外延层上形成贯穿所述外延层的洞，均在本发明的保护范围之内。
S3：在所述第一通孔205以及所述所述外延层200上覆盖第一导电层300；并在所述第一导电层300上形成第一绝缘层400。
S4：对所述第一绝缘层400进行刻蚀，以形成贯穿所述第一绝缘层400的第二通孔401；其中，所述第一通孔205与所述第二通孔401的位置相互错开。经刻蚀第二通孔后的器件如图4所示。
其中，刻蚀所述第二通孔的方式与刻蚀所述第一通孔的方式一致，只要控制所述第二通孔与所述第一通孔的位置相互错开即可。
S5：沉积第二导电层500，所述第二导电层500填充所述第二通孔401并覆盖所述第一绝缘层400；对所述第二通孔401内的第二导电层500进行刻蚀，以去除第二通孔内的第二导电层，并继续刻蚀至所述第二通孔401贯穿所述第一导电层停留在所述外延层上。
其中，对所述第二导电层的制备还可以是，先用光刻胶做好图形，所述图形的形状为第二通孔相应位置的形状，在所述图形上蒸镀第二导电层的材料，即第二导电层的材料处于光刻胶以及无光刻胶的位置，而光刻胶上的第二导电层的材料会随着光刻胶的去除而去除，最终获得所需要的第二导电层。
本发明实施例中所述的第一绝缘层的材料为：SiN或SiO2或SiOxN1-x氮氧硅，且所述第一绝缘层的厚度的范围为：500纳米-1微米。
其中，可以理解的是，本发明并不以第一绝缘层的材料为限，其他绝缘层的材料如或SiOxN1-x氮氧硅形成的第一绝缘层也在本发明的保护范围之内。
S6：沉积第三导电层600，所述第三导电层600填充所述第二通孔401并覆盖所述第二导电层500。经填充第三导电层后的器件如图5所示。
S7：将所述第三导电层600粘合至一转移基板700上。经转移后的器件如图6所示。其中，所述转移基板为透明基板。
且在步骤S7中，具体包括：在所述透明基板上涂抹粘合胶将所述第三导电层粘合至所述透明基板上。所述粘合胶为透明粘合胶。
其中一种实施方式中，所述透明基板为生长透明基板。另一种实施方式中，所述透明基板为键合透明基板，所述芯片结构自生长透明基板剥离之后通过键合层与所述键合透明基板键合。本实施方案中的所述透明基板既可以为生长透明基板，如蓝宝石透明基板，也可以将生长透明基板剥离后，通过键合层键合其他透明基板。
本发明实施例中的所述第一导电层和所述第三导电层为透明导电层，且所述第一导电层为透明导电薄膜；所述第二导电层为金属导电层。并且所述第一导电层和所述第三导电层的厚度的范围为：100纳米-500纳米。
在本发明实施例中，所述透明导电层的材料为：金属膜系材料或氧化物膜系材料或高分子膜系材料。所述金属导电层的材料为：金属元素材料或合金材料或复合金属材料。本发明并不以形成透明导电层或金属导电层的材料为限，其他材料形成的透明导电层或金属导电层也在本发明的保护范围之内。
S8：剥离所述DPSS衬底。
在本发明实施例中，通过所述第一通孔与所述第二通孔的设计，有效解决了芯片尺寸过大的问题，即通过分割芯片，使得在剥离所述DPSS衬底时使得大面积芯片时应力得到缓解；并且通过所述第一通孔与所述第二通孔，使得在用化学湿法剥离技术时，化学药液进入路径变短，达到使芯片上的可以实现同步均匀剥离的目的，最终提供芯片的高良率及高可靠性。
S9：对所述N型外延层进行减薄处理，减薄后如图7所示，并在对应的第一通孔内填充绝缘材料。填充后如图8所示。
其中，在本发明实施例中的减薄处理可以通过抛光或ICP技术实现，具体的，通过抛光或ICP技术以去除所述DPSS衬底上的图形化的掩膜层以及所述掩膜层上的过渡层，达到对所述N型外延层的减薄处理。
S10：在所述外延层未填充所述绝缘材料的区域，制备像素点206，所述像素点206的位置与所述第二通孔401的位置一致。
S11：去除未填充所述绝缘反射材料以及非所述像素点的外延层200，并在去除外延层的区域内填充绝缘反射材料。填充绝缘反射材料后如图9所示。
其中，所述绝缘反射材料的反射率大于百分之五十。
S12：在所述像素点206上制备第一N电极2061以及在所述绝缘反射结构周围制备第一P电极2062。制备后电极后如图10所示。
S13：在CMOS基板800上排列对应所述第一N电极的第二N电极，以及对应所述第一P电极的第二P电极，并将所述第一N电极与所述第二N电极和所述第一P电极与所述第二P电极进行键合，并形成所述micro芯片。
像素点构成的阵列结构示意图如图11所示，每个像素点的N型外延层通过所述金属导电层和所述透明导电层互联起来，并导出到像素点区域外围的N电极，形成共N电极结构，边缘像素点上的P电极通过外围驱动电路单独驱动，从而实现每个像素点的独立控制。
其中，实现所述键合的方式至少包括以下之一：高温键合、高压键合、真空键合。当然，可以理解的是，使得电极键合的方式并不限于以上列出来的几种，其他将电极键合的方式也在本发明的保护范围之内。
本发明实施例中所提供的阵列micro芯片制备方法中，通过在外延层以及第一绝缘层刻蚀相互错开的通孔，有效的解决了大尺寸的芯片在脱离蓝宝石束缚时，会产生很大应力，导致大尺寸的模组很难实现后续工艺；同时也解决了由于尺寸过大，化学剥离对芯片边缘与内部剥离速率而使得剥离不均匀，从而在剥离过程中芯片不同区域应力释放不均匀导致大尺寸芯片的崩裂问题，提高了阵列micro芯片的成品率。
本发明实施例还提供了一种阵列micro芯片，该阵列micro芯片是根据以上所述的阵列micro芯片制备方法制得。
最后应说明的是，以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。
Claims (16)
1.一种阵列micro芯片制备方法，其特征在于，包括：
S1：提供一DPSS衬底，所述DPSS衬底包括生长基底以及位于所述生长基底上的图形化的掩膜层，并在所述DPSS衬底的图形化的掩膜层上进行外延生长，形成外延层；所述外延层包括由下往上依次形成在所述DPSS衬底上的过渡层、N型外延层、发光层以及P型外延层；
S2：对所述外延层进行刻蚀，以在所述外延层上形成一贯穿所述过渡层、所述P型外延层、发光层以及N型外延层的第一通孔；
S3：在所述第一通孔以及所述所述外延层上覆盖第一导电层；并在所述第一导电层上形成第一绝缘层；
S4：对所述第一绝缘层进行刻蚀，以形成贯穿所述第一绝缘层的第二通孔；其中，所述第一通孔与所述第二通孔的位置相互错开；
S5：沉积第二导电层，所述第二导电层填充所述第二通孔并覆盖所述第一绝缘层；对所述第二通孔内的第二导电层进行刻蚀，以去除第二通孔内的第二导电层，并继续刻蚀至所述第二通孔贯穿所述第一导电层停留在所述外延层上；
S6：沉积第三导电层，所述第三导电层填充所述第二通孔并覆盖所述第二导电层；
S7：将所述第三导电层粘合至一转移基板上；
S8：剥离所述DPSS衬底；
S9：对所述N型外延层进行减薄处理，并在对应的第一通孔内填充绝缘材料；
S10：在所述外延层未填充所述绝缘材料的区域，制备像素点，所述像素点的位置与所述第二通孔的位置一致；
S11：去除未填充所述绝缘材料以及非所述像素点的外延层，并在去除外延层的区域内填充绝缘反射材料；
S12：在所述像素点上制备第一N电极以及在所述绝缘反射材料周围制备第一P电极；
S13：将所述第一N电极与所述第一P电极分别与一CMOS基板上的第二N电极与第二P电极进行键合，形成所述阵列micro芯片。
2.根据权利要求1所述的阵列micro芯片制备方法，其特征在于，
所述外延层的材料为：氮化镓。
3.根据权利要求2所述的阵列micro芯片制备方法，其特征在于，
所述外延层的厚度的范围为：4微米-15微米。
4.根据权利要求1所述的阵列micro芯片制备方法，其特征在于，
所述第一绝缘层的材料为：SiN或SiO2。
5.根据权利要求4所述的阵列micro芯片制备方法，其特征在于，
所述第一绝缘层的厚度的范围为：500纳米-1微米。
6.根据权利要求1所述的阵列micro芯片制备方法，其特征在于，
所述转移基板为透明基板。
7.根据权利要求6所述的阵列micro芯片制备方法，其特征在于，
在步骤S7中，具体包括：在所述透明基板上涂抹粘合胶将所述第三导电层粘合至所述透明基板上。
8.根据权利要求7所述的阵列micro芯片制备方法，其特征在于，
所述粘合胶为透明粘合胶。
9.根据权利要求1所述的阵列micro芯片制备方法，其特征在于，
在步骤S9中，所述减薄处理包括：通过抛光或ICP减薄以去除所述DPSS衬底上的图形化的掩膜层以及所述掩膜层上的过渡层。
10.根据权利要求1所述的阵列micro芯片制备方法，其特征在于，
所述第一导电层和所述第三导电层为透明导电层，且所述第一导电层为透明导电薄膜；所述第二导电层为金属导电层。
11.根据权利要求10所述的阵列micro芯片制备方法，其特征在于，
所述第一导电层和所述第三导电层的厚度的范围为：100纳米-500纳米。
12.根据权利要求10所述的阵列micro芯片制备方法，其特征在于，
所述透明导电层的材料为：金属膜系材料或氧化物膜系材料或高分子膜系材料。
13.根据权利要求10所述的阵列micro芯片制备方法，其特征在于，
所述金属导电层的材料为：金属元素材料或合金材料或复合金属材料。
14.根据权利要求1所述的阵列micro芯片制备方法，其特征在于，
所述绝缘反射材料的反射率大于百分之五十。
15.根据权利要求1所述的阵列micro芯片制备方法，其特征在于，
在步骤S13中，实现所述键合的方式至少包括以下之一：高温键合、高压键合、真空键合。
16.一种阵列micro芯片，其特征在于，根据权利要求1-15任一项所述的阵列micro芯片制备方法制得。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202211235611.5A CN115458643A (zh) | 2022-10-10 | 2022-10-10 | 阵列micro芯片制备方法及芯片 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN202211235611.5A CN115458643A (zh) | 2022-10-10 | 2022-10-10 | 阵列micro芯片制备方法及芯片 |
Publications (1)
| Publication Number | Publication Date |
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| CN115458643A true CN115458643A (zh) | 2022-12-09 |
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Family Applications (1)
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| CN202211235611.5A Pending CN115458643A (zh) | 2022-10-10 | 2022-10-10 | 阵列micro芯片制备方法及芯片 |
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2022
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