JP7164025B2 - 電子デバイスの製造方法 - Google Patents

電子デバイスの製造方法 Download PDF

Info

Publication number
JP7164025B2
JP7164025B2 JP2021513535A JP2021513535A JP7164025B2 JP 7164025 B2 JP7164025 B2 JP 7164025B2 JP 2021513535 A JP2021513535 A JP 2021513535A JP 2021513535 A JP2021513535 A JP 2021513535A JP 7164025 B2 JP7164025 B2 JP 7164025B2
Authority
JP
Japan
Prior art keywords
wafer
solar cell
electronic device
bonding
film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2021513535A
Other languages
English (en)
Other versions
JPWO2020209010A1 (ja
Inventor
順也 石崎
翔吾 古屋
智弘 秋山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shin Etsu Handotai Co Ltd
Original Assignee
Shin Etsu Handotai Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shin Etsu Handotai Co Ltd filed Critical Shin Etsu Handotai Co Ltd
Publication of JPWO2020209010A1 publication Critical patent/JPWO2020209010A1/ja
Application granted granted Critical
Publication of JP7164025B2 publication Critical patent/JP7164025B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/7806Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices involving the separation of the active layers from a substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/167Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits comprising optoelectronic devices, e.g. LED, photodiodes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92Specific sequence of method steps
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93Batch processes
    • H01L24/94Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/142Energy conversion devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/02Details
    • H01L31/02002Arrangements for conducting electric current to or from the device in operations
    • H01L31/02005Arrangements for conducting electric current to or from the device in operations for device characterised by at least one potential jump barrier or surface barrier
    • H01L31/02008Arrangements for conducting electric current to or from the device in operations for device characterised by at least one potential jump barrier or surface barrier for solar cells or solar cell modules
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/02Details
    • H01L31/02016Circuit arrangements of general character for the devices
    • H01L31/02019Circuit arrangements of general character for the devices for devices characterised by at least one potential jump barrier or surface barrier
    • H01L31/02021Circuit arrangements of general character for the devices for devices characterised by at least one potential jump barrier or surface barrier for solar cells
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/04Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof adapted as photovoltaic [PV] conversion devices
    • H01L31/06Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof adapted as photovoltaic [PV] conversion devices characterised by potential barriers
    • H01L31/068Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof adapted as photovoltaic [PV] conversion devices characterised by potential barriers the potential barriers being only of the PN homojunction type, e.g. bulk silicon PN homojunction solar cells or thin film polycrystalline silicon PN homojunction solar cells
    • H01L31/0693Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof adapted as photovoltaic [PV] conversion devices characterised by potential barriers the potential barriers being only of the PN homojunction type, e.g. bulk silicon PN homojunction solar cells or thin film polycrystalline silicon PN homojunction solar cells the devices including, apart from doping material or other impurities, only AIIIBV compounds, e.g. GaAs or InP solar cells
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/04Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof adapted as photovoltaic [PV] conversion devices
    • H01L31/06Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof adapted as photovoltaic [PV] conversion devices characterised by potential barriers
    • H01L31/072Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof adapted as photovoltaic [PV] conversion devices characterised by potential barriers the potential barriers being only of the PN heterojunction type
    • H01L31/0735Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof adapted as photovoltaic [PV] conversion devices characterised by potential barriers the potential barriers being only of the PN heterojunction type comprising only AIIIBV compound semiconductors, e.g. GaAs/AlGaAs or InP/GaInAs solar cells
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/18Processes or apparatus specially adapted for the manufacture or treatment of these devices or of parts thereof
    • H01L31/184Processes or apparatus specially adapted for the manufacture or treatment of these devices or of parts thereof the active layers comprising only AIIIBV compounds, e.g. GaAs, InP
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/18Processes or apparatus specially adapted for the manufacture or treatment of these devices or of parts thereof
    • H01L31/1876Particular processes or apparatus for batch treatment of the devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/18Processes or apparatus specially adapted for the manufacture or treatment of these devices or of parts thereof
    • H01L31/1892Processes or apparatus specially adapted for the manufacture or treatment of these devices or of parts thereof methods involving the use of temporary, removable substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241Disposition
    • H01L2224/24135Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24145Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/24146Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the HDI interconnect connecting to the same level of the lower semiconductor or solid-state body at which the upper semiconductor or solid-state body is mounted
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/245Material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001Core members of the layer connector
    • H01L2224/29099Material
    • H01L2224/2919Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32135Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73217Layer and HDI connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73267Layer and HDI connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/821Forming a build-up interconnect
    • H01L2224/82106Forming a build-up interconnect by subtractive methods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/832Applying energy for connecting
    • H01L2224/83201Compression bonding
    • H01L2224/83203Thermocompression bonding, e.g. diffusion bonding, pressure joining, thermocompression welding or solid-state welding
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838Bonding techniques
    • H01L2224/8385Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H01L2224/83855Hardening the adhesive by curing, i.e. thermosetting
    • H01L2224/83862Heat curing
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92Specific sequence of method steps
    • H01L2224/921Connecting a surface with connectors of different types
    • H01L2224/9212Sequential connecting processes
    • H01L2224/92142Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92144Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92Specific sequence of method steps
    • H01L2224/922Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222Sequential connecting processes
    • H01L2224/92242Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/18Processes or apparatus specially adapted for the manufacture or treatment of these devices or of parts thereof
    • H01L31/184Processes or apparatus specially adapted for the manufacture or treatment of these devices or of parts thereof the active layers comprising only AIIIBV compounds, e.g. GaAs, InP
    • H01L31/1844Processes or apparatus specially adapted for the manufacture or treatment of these devices or of parts thereof the active layers comprising only AIIIBV compounds, e.g. GaAs, InP comprising ternary or quaternary compounds, e.g. Ga Al As, In Ga As P
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02EREDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
    • Y02E10/00Energy generation through renewable energy sources
    • Y02E10/50Photovoltaic [PV] energy
    • Y02E10/544Solar cells from Group III-V materials
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02PCLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50Manufacturing or production processes characterised by the final manufactured product

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Sustainable Energy (AREA)
  • Sustainable Development (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Photovoltaic Devices (AREA)

Description

本発明は、電子デバイスの製造方法に関する。
IoT(Internet of Things)用のセンサーなどの電子デバイスは、小型かつ低消費電力で駆動するチップが必要であり、かつ、安価であることが求められる。このような電子デバイスでは、電源を外部に設け、外部供給電力により各種センサーを駆動するのが安定動作には理想的ではあるが、配線に要する設置コストが膨大になり、安価なセンサー設置が困難となる。従って、IoT用のセンサーは、駆動電源として有線を必要としないデバイスの実現が必要である。
また、電子デバイスが安価であるためには小型である必要がある。以上の条件を実現するためには、電子デバイスにおいて駆動回路と駆動電源受電素子を1チップで実現する必要がある。電源を無線で得る方式はマイクロ波もしくは光のどちらかが選択可能だが、マイクロ波は距離による出力減衰が大きく、分散配置するIoT用センサーの給電方式としては適さない。
従って、IoTセンサー用途としては光無線給電方式が適切である。
光無線給電の受電素子は太陽電池になるが、駆動回路と受電素子を1チップに設けることは難しい。駆動回路エリアを最初に設け、駆動回路エリアと別の領域に受電用(受光用)の太陽電池素子を形成することは可能である。
しかし、駆動回路を設けるSi系太陽電池の受電効率は高くなく、大きな面積を必要とする。
その結果、安価な素子を作製することが困難となる。受電素子の効率を高めるため、太陽電池部に化合物半導体からなる太陽電池をエピタキシャル成長することも可能である。
しかし、化合物半導体太陽電池をSi基板上にエピタキシャル成長しようとすると、Si基板との格子不整合が大きい。その結果、結晶品質を高めて高効率の受電用太陽電池を形成するため、エピタキシャル成長のためのバッファ層を工夫する必要があるなど、エピタキシャルコストの上昇を招く。
その結果、やはり、素子製造コストが高価になる。
特開2018-148074号公報 特開2013-4632号公報 特開2008-210886号公報
電子デバイスに追加の素子を設ける技術として、機能層と基体を接合する技術がある。機能層と基体の接合に関する技術として、特許文献1~3が挙げられる。特許文献1には、機能層と基体をBCB(ベンゾシクロブテン)で接合する技術が記載されている。特許文献2には、犠牲層エッチングの技術が開示されている。特許文献3には、駆動回路基板にチップをフリップ接合する技術が開示されている。しかしながら、駆動回路と太陽電池構造を1チップに備える電子デバイスの製造方法に関する技術は、特許文献1~3には開示されていない。
本発明は上記の課題に鑑みてなされたもので、駆動回路と太陽電池構造を1チップに備え、かつ製造コストを抑制した電子デバイスの製造方法を提供することを目的とする。
上記目的を達成するために、本発明は、太陽電池構造を備えた駆動回路を有する電子デバイスを製造する方法であって、出発基板上にエピタキシャル成長によって形成された、化合物半導体からなる複数の独立した太陽電池構造を有する第一のウェーハと、複数の独立した駆動回路が形成された第二のウェーハを、前記複数の太陽電池構造と前記複数の駆動回路が夫々重なり合うように接合して接合ウェーハとする工程と、前記接合ウェーハにおいて前記複数の太陽電池構造から前記複数の駆動回路に夫々電力が供給可能なように配線を行う工程と、前記接合ウェーハをダイシングすることで、前記太陽電池構造を備えた駆動回路を有する電子デバイスを製造する工程とを有することを特徴とする電子デバイスの製造方法を提供する。
このように、複数の独立した太陽電池構造を有する第一のウェーハと複数の独立した駆動回路が形成された第二のウェーハを、前記複数の太陽電池構造と前記複数の駆動回路が夫々重なり合うように接合することで、電子デバイスの面積を極めて小さくすることが可能となる。したがって、太陽電池構造を備えた駆動回路を有する電子デバイスの製造コストを抑制できる。
また、前記接合を、熱硬化性の接着剤を用いて行うことが好ましい。
このように、熱硬化性の接着剤を用いて接合を行うことにより、低温で接合できる。また、そのため、接合に要する熱処理で太陽電池構造や駆動回路部の物性が変化することがないため、太陽電池構造や駆動回路形成後に接合工程を行うことができる。
このとき、前記熱硬化性の接着剤の厚みを2.0μm以上とすることができる。
このように、熱硬化性の接着剤を2.0μm以上の厚さで設けることにより、接着力を強化することができる。
また、前記接合を行った後、前記接合ウェーハから前記出発基板を分離することが好ましい。
このように、接合ウェーハから出発基板を分離することで、出発基板を再利用することもでき、コストを低減させることができる。
また、本発明の電子デバイスの製造方法では、前記配線を、前記接合を行う前に前記第二のウェーハにおいて前記駆動回路に電力を供給可能なようにパッド電極を設けることと、前記接合を行う前及び後の少なくともいずれかにおいて、前記第一のウェーハの太陽電池構造から電力を取り出すことが可能なように太陽電池構造用電極を形成することと、前記パッド電極及び前記太陽電池構造用電極を電気的に接続することとにより行うことができる。
本発明の電子デバイスの製造方法では、具体的には、このようにして配線を行うことができる。
本発明の電子デバイスの製造方法では、太陽電池構造を備えた駆動回路を有する電子デバイスの面積を極めて小さくすることが可能となる。したがって、電子デバイスの製造コストを抑制できる。
本発明の電子デバイスの工程の途中経過を示す概略図であり、第一のウェーハを示す概略図である。 本発明の電子デバイスの工程の途中経過を示す概略図であり、接着層を形成した第一のウェーハを示す概略図である。 本発明の電子デバイスの工程の途中経過を示す概略図であり、第二のウェーハを示す概略図である。 本発明の電子デバイスの工程の途中経過を示す概略図であり、第一のウェーハと第二のウェーハの接合を示す概略図である。 本発明の電子デバイスの工程の途中経過を示す概略図であり、接合ウェーハからの出発基板の分離を示す概略図である。 本発明の電子デバイスの工程の途中経過を示す概略図であり、接合ウェーハの一部加工を示す概略図である。 本発明の電子デバイスの工程の途中経過を示す概略図であり、接合ウェーハのSiO被覆を示す概略図である。 本発明の電子デバイスの工程の途中経過を示す概略図であり、接合ウェーハの電極形成を示す概略図である。 本発明の電子デバイスの工程の途中経過を示す概略図であり、接合ウェーハのパッド電極の露出を示す概略図である。 本発明の電子デバイスの工程の途中経過を示す概略図であり、接合ウェーハの配線を示す概略図である。 本発明の電子デバイスの工程の途中経過を示す概略図であり、第二の実施形態による接合ウェーハを示す概略図である。
上述したようにIoT用のセンサーなどの電子デバイスは小型かつ低消費電力で駆動するチップが必要であり、かつ、安価であることが求められる。電源を外部に設け、外部供給電力により各種センサーを駆動するのが安定動作には理想的ではあるが、配線に要する設置コストが膨大になり、安価なセンサー設置が困難となる。従って、IoT用のセンサーは、駆動電源として有線を必要としないデバイスの実現が必要である。本発明者らが検討を重ねたところ、基板上にエピタキシャル成長によって形成された化合物半導体からなる複数の独立した太陽電池構造を有する第一のウェーハと複数の独立した駆動回路が形成された第二のウェーハを前記複数の太陽電池構造と前記複数の駆動回路が夫々重なり合うように接合し、前記複数の太陽電池構造から前記複数の駆動回路に夫々電力が供給可能なように電極及び配線を行った後、ダイシングを行うことで太陽電池構造を備えた駆動回路を有する電子デバイスであれば、電子デバイスの面積を極めて小さくすることが可能となり、製造コストを抑制できる事が判り、本発明を完成させた。
本発明は、太陽電池構造を備えた駆動回路を有する電子デバイスを製造する方法であり、以下の工程を備える。すなわち、(a)出発基板上にエピタキシャル成長によって形成された、化合物半導体からなる複数の独立した太陽電池構造を有する第一のウェーハと、複数の独立した駆動回路が形成された第二のウェーハを、前記複数の太陽電池構造と前記複数の駆動回路が夫々重なり合うように接合して接合ウェーハとする工程、(b)前記接合ウェーハにおいて前記複数の太陽電池構造から前記複数の駆動回路に夫々電力が供給可能なように配線を行う工程、(c)前記接合ウェーハをダイシングすることで、前記太陽電池構造を備えた駆動回路を有する電子デバイスを製造する工程、の各工程である。
以下に、本発明の実施形態を図面に基づいて説明する。
(第一の実施形態)
まず、出発基板上にエピタキシャル成長によって形成された、化合物半導体からなる複数の独立した太陽電池構造を有する第一のウェーハを準備する。図1及び図2に第一のウェーハ100の概略を示した。第一のウェーハ100は、出発基板10上にエピタキシャル成長により、太陽電池構造101を複数形成する。
より具体的には以下のように太陽電池構造を形成することができるが、太陽電池構造は、化合物半導体からなる種々の構造を採用することができる。まず、GaAsからなる出発基板10上に、例えば厚さ0.5μmのp-GaAsバッファ層(不図示)、例えば厚さ0.3μmのp-AlAs犠牲層11、例えば厚さ0.3μmのp-GaAsコンタクト層12、例えば厚さ0.2μmのp-In0.5Ga0.5Pウィンドウ層13、例えば厚さ0.5μmのp-GaAsエミッタ層14、例えば厚さ3.5μmのn-GaAsベース層15、例えば厚さ0.05μmのn-In0.5Ga0.5PからなるBSF(Back Surface Field、裏面電界)層16を形成し、太陽電池構造を有する第一のウェーハ100を準備する。図1の段階では、素子分離を行っておらず、太陽電池構造は独立していない。太陽電池構造の各層の構成や組成、厚さなどは、適宜設計することができる。例えば、ここでIn0.5Ga0.5Pは擬似格子整合する条件で積層していればよく、臨界膜厚以下の膜厚であれば、例示した組成に限定されない。
次に、第一のウェーハ100上にP-CVD法(プラズマ-化学気相堆積法)にてSiO膜17を例えば0.1μm形成し、SiO膜17上にスピンコート法により、熱硬化性の接着剤として、BCB(ベンゾシクロブテン)膜18を例えば0.2μm形成する。BCB膜(すなわち、熱硬化性の接着剤)18の厚さは好ましくは0.05μm以上、より好ましくは0.1μm以上である。このような厚さのBCB18膜は、より良好なウェーハ接合を実現することができる。BCB膜18の厚さ(熱硬化性の接着剤の厚さ)は2.0μm以下とすることができ、さらには、1.0μm以下とすることができる。このようなBCB膜18の厚さであれば、コストの上昇が抑えられる。また、そのような厚さであれば、接合圧力による変形量を小さくでき、分離パターンの側面への付着量も増加せず、その後の犠牲層エッチング及びパターン出し工程を容易にできる。
本実施形態においては、第一のウェーハ100にSiO膜17を形成した構造を例示しているが、SiO膜17はBCB膜18の接着増強層である。そのため、SiO膜17を必ずしも設ける必要はない。本発明で用いることができる熱硬化性の接着剤としてはBCB(ベンゾシクロブテン)樹脂を用いることが好ましいが、これに限定されない。
BCB膜18の塗布後、100℃前後の熱処理により溶剤を飛ばしておくことが好ましい。
また、BCB膜等の熱硬化性の接着剤の厚みを2.0μm以上とすることもできる。熱硬化性の接着剤を2.0μm以上の厚さで設けることにより、接着力を強化することができる。特に、犠牲層エッチングを行って出発基板を分離し、エピタキシャル層のみを残した時、エピタキシャル層が剥離することをより効果的に防止することができる。熱硬化性の接着剤を3.0μm以上の厚さのような厚膜にする場合、一旦接着剤を塗布後、熱を加えた硬化処理を行い、更に塗布して重ねる手法により厚膜を形成することもできる。
次にBCB膜18上に、太陽電池構造を独立したものとするための素子分離を予定する部分(素子分離予定部)が開口したレジストパターンをフォトレジスト工程により形成する。フッ素含有ガス(NFあるいはSFなど)とArガスの混合プラズマ雰囲気下でICP(誘導結合プラズマ)処理を行うことにより、BCB膜18及びSiO膜17のパターニングを行う。
ICP処理の条件としては例えば雰囲気圧力は1.0Pa,NFとArガスの総流量は50sccmとすることができる。しかし、BCB/SiOのパターニングが出来る条件であれば、この条件に限定されるものではない。
BCB膜18/SiO膜17の開口パターンニング後、レジストパターンを除去する。例えば、レジスト除去はアッシング処理を行うことができるが、これに限定されるものではなく、有機洗浄やその他の脱脂処理にて除去してもよい。
BCB膜18/SiO膜17の開口を、GaAs層に対しては酒石酸過酸化水素混合溶液、InGaPに対しては塩酸燐酸混合液にてエッチングし、素子分離予定部をエッチングする(図2参照)。なお、酒石酸過酸化水素混合溶液はInGaPに対してエッチング選択性を有し、塩酸燐酸混合液はGaAsに対してエッチング選択性を有するため、各層をエッチングするため、適宜切り替える。以上の工程により、図2に示したように、化合物半導体からなる複数の独立した太陽電池構造101を有する第一のウェーハ100を準備することができる。
上記の第一のウェーハ100とは別に、複数の独立した駆動回路が形成された第二のウェーハを準備する。第二のウェーハは、シリコン(Si)基板に駆動回路を形成して準備することが好ましい。具体的には、図3に示したように、Si基板(駆動回路基板20)上に駆動回路と入力用の受電パッド部(パッド電極22、23)を有する第二のウェーハ200を準備する。駆動回路は、求める機能に合わせて形成するが、受電パッド(パッド電極22、23)に太陽電池構造からの電流逆流を防止する整流用ダイオードが接続された構成とすることが好ましい。図3中には、複数の独立した駆動回路201(破線で囲った部分が個々の駆動回路である。)を形成した例を示している。
次に、駆動回路基板表面にSiO膜21を例えば0.1μmの厚さで成膜することが好ましい(図3参照)。
本実施形態においては、駆動回路基板上にSiO膜21を形成した構造を例示しているが、SiO膜21は、上記した熱硬化性の接着剤であるBCB膜の接着増強層であるため、必ずしもSiO膜21を設ける必要はない。
次に、図4に示すように、第一のウェーハ100及び第二のウェーハ200を、複数の太陽電池構造101と複数の駆動回路201が夫々重なり合うように接合して接合ウェーハとする。接合後、第一のウェーハ100及び第二のウェーハ200は、接合ウェーハ300を構成する(図4中には接合直前の様子を示している。)。ここで、より具体的には、第一のウェーハ100及び第二のウェーハ200を、第二のウェーハ200側のパッド(パッド電極22、23)の位置が予定位置になる様にアライメントを行い、対向して重ね合わせ、例えば300℃の熱と250N/cm程度の圧力を加えつつ接合する(図4参照)。BCB膜18を介した接合温度は150℃以上とするのが好ましく、210℃以上とするのがより好ましい。BCB硬化時間は高温にするほど早くなるが、駆動基板の特性変化を極力抑制する観点から好ましくは400℃以下、より好ましくは320℃以下とする。
また、接合圧力は好ましくは2N/cm以上、より好ましくは5N/cm以上とする。接合圧力が大きいほど、容易に接合が得られるため、大きい方が望ましいが、接合圧力による変形量が大きくなり、分離パターンの側面への付着量が増加し、その後の犠牲層エッチング及びパターン出し工程が難しくなるため、好ましくは500N/cm以下、より好ましくは250N/cm以下とする。
接合後、犠牲層11のエッチングを行う。AlAsからなる犠牲層の場合、エッチングはフッ素含有溶液で行う。素子分離予定部が開口しているため、フッ素含有液はAlAs犠牲層に速やかに達し、犠牲層をエッチングする。フッ素含有液は犠牲層以外の層に対してエッチング選択性を有するため、AlAs犠牲層のみが選択的に除去される。犠牲層が消失したことにより、太陽電池構造101となるエピタキシャル層は第二のウェーハ200に残留し、GaAs出発基板10は分離する(図5参照)。
分離したGaAs出発基板10はエピタキシャル成長用基板に再利用することができる。出発基板10は、必要に応じて表面を再度ポリッシュして利用しても良い。
次に、接合ウェーハ300に対し、フォトリソグラフィー法により、一部が開口したパターンを形成し、BSF層16部が露出するパターンを形成する。BSF層16部が露出するパターンを形成後、レジストを除去する(図6参照)。BSF層16を露出させるため、前述の選択エッチング液を使用しても良いし、ICPなどのドライプロセスを適用しても良い。
BSF層16の露出部形成後、例えば0.1μm厚のSiO膜31にてウェーハ全体を被覆する。次にフォトリソグラフィー法により、一部が開口したパターンを形成し、p-GaAsコンタクト層12上の一部とBSF層16上の一部が開口したパターンを形成し、フッ素含有溶液にてエッチングすることでSiO膜31の一部を開口する。SiO膜31の一部を開口した後、レジストを除去する(図7参照)。
次にSiO開口部に電極32、33を形成する。(図8)。
p-GaAsコンタクト層12に接する電極33はBeを含有するAuにて、BSF層16に接する電極32にはGeを含有するAuにて、例えば各0.5μm厚の電極を形成する。電極材料はこれに限らず、オーミックコンタクトが形成されればどの様な材料でも選択可能である。
次にフォトリソグラフィー法により駆動回路部上を被覆しているSiO膜21が開口したレジストパターンを形成する。開口後、例えばフッ素含有溶液によるエッチングにより駆動回路部のパッド電極22、23を露出させる(図9の露出部35)。
次に駆動基板上のパッド電極22、23とエピタキシャル層部の電極(電極32、33)を結んで金属配線36、37を形成する。フォトリソグラフィー法により開口パターンを形成し、例えばAl層0.5μmを蒸着し、リフトオフ法により配線パターンを形成する(図10参照)。これにより、接合ウェーハ300において複数の太陽電池構造101から複数の駆動回路201に夫々電力が供給可能なように配線が行われる。
この第一の実施形態では、配線が、接合を行う前に第二のウェーハ200において駆動回路201に電力を供給可能なようにパッド電極22、23を設けること(図3)と、接合を行った後に、第一のウェーハ100の太陽電池構造101から電力を取り出すことが可能なように太陽電池構造用電極32、33を形成することと、パッド電極22、23及び太陽電池構造用電極32、33を電気的に接続することとにより行われる。
このようにして図10に示した接合ウェーハ(電子デバイス製造用ウェーハ)400が作製される。接合ウェーハ400には、複数の電子デバイス構造301が形成される。このような接合ウェーハ400をダイシングすることで、電子デバイス構造301を個々に分離し、太陽電池構造101を備えた駆動回路201を有する電子デバイスを製造することができる。
(第二の実施形態)
次に、第一の実施形態の途中工程を変更した本発明の第二の実施形態を説明する。第二の実施形態は、基本的に第一の実施形態と同様であるが、配線方式が異なる。第二の実施形態において形成される電子デバイス用接合を行う前に第二のウェーハ200において駆動回路に電力を供給可能なようにパッド電極22、23を設けることは同様であるが、接合を行う前において、予め、第一のウェーハの太陽電池構造から電力を取り出すことが可能なように太陽電池構造用電極52を形成することが異なる(図11参照)。以下では、第一の実施形態との差異に着目して第二の実施形態を説明する。第一の実施形態と本質的に同じ構成要素は同じ符号を用いて説明する。
まず、出発基板上にエピタキシャル成長によって形成された、化合物半導体からなる複数の独立した太陽電池構造を有する第一のウェーハを準備する。ここで準備する第一のウェーハは、第一の実施形態と同様に、出発基板10上にエピタキシャル成長により、太陽電池構造を複数形成する(図1及び図2参照)。より具体的には、GaAsからなる出発基板10上に、例えば厚さ0.5μmのp-GaAsバッファ層、例えば厚さ0.3μmのp-AlAs犠牲層11、例えば厚さ0.3μmのp-GaAsコンタクト層12、例えば厚さ0.2μmのp-In0.5Ga0.5Pウィンドウ層13、例えば厚さ0.5μmのp-GaAsエミッタ層14、例えば厚さ3.5μmのn-GaAsベース層15、例えば厚さ0.05μmのn-In0.5Ga0.5PからなるBSF層16を形成した太陽電池構造を有する第一のウェーハ100を準備する。太陽電池構造の各層の構成や組成、厚さなどは、適宜設計することができる。例えば、ここでIn0.5Ga0.5Pは擬似格子整合する条件で積層していればよく、臨界膜厚以下の膜厚であれば、例示した組成に限定されない。
次に、第一のウェーハ100のBSF層16の一部に接するN型電極52を形成する(図11参照)。このように予め電極52を形成することが第一の実施形態との違いである。以下、図1~9について、図11のようにBSF層16の一部に接するN型電極52が形成されているものに置き換えて説明する。
N型電極52はGeを含有するAuにて、例えば0.5μm厚の電極を形成する。電極材料はこれに限定されず、オーミックコンタクトが形成されれば、どの様な材料でも選択可能である。
次に、N型電極52を形成した第一のウェーハ100上にP-CVD法にてSiO膜17を例えば0.1μm形成し、SiO膜17上にスピンコート法により、熱硬化性の接着剤として、BCB(ベンゾシクロブテン)膜18を例えば0.2μm形成する。BCB膜(すなわち、熱硬化性の接着剤)18の厚さは好ましくは0.05μm以上、より好ましくは0.1μm以上である。このような厚さのBCB18膜は、より良好なウェーハ接合を実現することができる。BCB膜18の厚さ(熱硬化性の接着剤の厚さ)は2.0μm以下とすることができ、さらには、1.0μm以下とすることができる。このようなBCB膜18の厚さであれば、コストの上昇が抑えられる。また、そのような厚さであれば、接合圧力による変形量を小さくでき、分離パターンの側面への付着量も増加せず、その後の犠牲層エッチング及びパターン出し工程を容易にできる。
本実施形態においては、第一のウェーハ100にSiO膜17を形成した構造を例示しているが、SiO膜17はBCB膜18の接着増強層である。そのため、SiO膜17を必ずしも設ける必要はない。
BCB膜18の塗布後、100℃前後の熱処理により溶剤を飛ばしておくことが好ましい。
また、第一の実施形態と同様に、BCB膜等の熱硬化性の接着剤の厚みを2.0μm以上とすることもできる。
次にBCB膜18上に、素子分離予定部が開口したレジストパターンをフォトレジスト工程により形成する。フッ素含有ガス(NFあるいはSFなど)とArガスの混合プラズマ雰囲気下でICP(誘導結合プラズマ)処理を行うことにより、BCB膜18及びSiO膜17のパターニングを行う。
ICP処理の条件としては例えば雰囲気圧力は1.0Pa,NFとArガスの総流量は50sccmとすることができる。しかし、BCB/SiOのパターニングが出来る条件であれば、この条件に限定されるものではない。
BCB膜18/SiO膜17の開口パターンニング後、レジストパターンを除去する。例えば、レジスト除去はアッシング処理を行うことができるが、これに限定されるものではなく、有機洗浄やその他の脱脂処理にて除去してもよい。
BCB膜18/SiO膜17の開口を、GaAs層に対しては酒石酸過酸化水素混合溶液、InGaPに対しては塩酸燐酸混合液にてエッチングし、素子分離予定部をエッチングする(図2参照)。なお、酒石酸過酸化水素混合溶液はInGaPに対してエッチング選択性を有し、塩酸燐酸混合液はGaAsに対してエッチング選択性を有するため、各層をエッチングするため、適宜切り替える。以上の工程により、図2に示したように、化合物半導体からなる複数の独立した太陽電池構造を有する第一のウェーハ100を準備することができる。
次にBCB膜18上にN電極部52が開口したレジストパターンをフォトレジスト工程により形成する。
フッ素含有ガス(NFあるいはSFなど)とArガスの混合プラズマ雰囲気下でICP処理を行うことにより、BCB膜及びSiO膜のパターニングを行う。
また、複数の独立した駆動回路が形成された第二のウェーハを準備する。図3に示したように、Si基板上に駆動回路と入力用の受電パッド部(パッド電極22、23)を有する第二のウェーハ200を準備する。駆動回路は、求める機能に合わせて形成するが、受電パッド(パッド電極22、23)に太陽電池構造からの電流逆流を防止する整流用ダイオードが接続された構成とすることが好ましい。このとき、パッド電極22は、図11に示すように、第一のウェーハに形成されたN型電極52と位置が合うように形成される。
次に、駆動回路基板表面にSiO膜21を例えば0.1μmの厚さで成膜することが好ましい(図3参照)。
本実施形態においては、駆動回路基板上にSiO膜21を形成した構造を例示しているが、SiO膜21は、上記した熱硬化性の接着剤であるBCB膜の接着増強層であるため、必ずしもSiO膜21を設ける必要はない。
次に、第一のウェーハ100及び第二のウェーハ200を、複数の太陽電池構造と複数の駆動回路が夫々重なり合うように接合して接合ウェーハとする。接合後、第一のウェーハ100及び第二のウェーハ200は、接合ウェーハ300を構成する。より具体的には、第一のウェーハ100及び第二のウェーハ200を第二のウェーハ200側のパッド(パッド電極22、23)の位置が予定位置になる様にアライメントを行い、対向して重ね合わせ、例えば300℃の熱と250N/cm程度の圧力を加えつつ接合する(図4参照)。BCB膜18を介した接合温度は150℃以上とするのが好ましく、210℃以上とするのがより好ましい。BCB硬化時間は高温にするほど早くなるが、駆動基板の特性変化を極力抑制する観点から好ましくは400℃以下、より好ましくは320℃以下とする。第二の実施形態では、特に図11に示すように、第二のウェーハ200のパッド電極22と、第一のウェーハ100に形成されたN型電極52とが位置が合うように接合される。
また、接合圧力は好ましくは2N/cm以上、より好ましくは5N/cm以上とする。接合圧力が大きいほど、容易に接合が得られるため、大きい方が望ましいが、接合圧力による変形量が大きくなり、分離パターンの側面への付着量が増加し、その後の犠牲層エッチング及びパターン出し工程が難しくなるため、好ましくは500N/cm以下、より好ましくは250N/cm以下とする。
接合後、犠牲層11のエッチングを行う。AlAsの犠牲層の場合、エッチングはフッ素含有溶液で行う。素子分離予定部が開口しているため、フッ素含有液はAlAs犠牲層に速やかに達し、犠牲層をエッチングする。フッ素含有液は犠牲層以外の層に対してエッチング選択性を有するため、AlAs犠牲層のみが選択的に除去される。犠牲層が消失したことにより、太陽電池構造となるエピタキシャル層は第二のウェーハ200に残留し、GaAs出発基板10は分離する(図5参照)。
分離したGaAs出発基板10はエピタキシャル成長用基板に再利用することができる。出発基板10は、必要に応じて表面を再度ポリッシュして利用しても良い。
次に、接合ウェーハ300に対し、フォトリソグラフィー法により、一部が開口したパターンを形成し、BSF層16部が露出するパターンを形成する。BSF層16部が露出するパターンを形成後、レジストを除去する(図6参照)。BSF層16を露出させるため、前述の選択エッチング液を使用しても良いし、ICPなどのドライプロセスを適用しても良い。
BSF層16の露出部形成後、例えば0.1μm厚のSiO膜31にてウェーハ全体を被覆する。次にフォトリソグラフィー法により、一部が開口したパターンを形成し、p-GaAsコンタクト層12上の一部が開口したパターンを形成し、フッ素含有溶液にてエッチングすることでSiO膜31の一部を開口する。SiO膜31の一部を開口した後、レジストを除去する(図7参照)。
次にSiO開口部に電極53を形成する。
p-GaAsコンタクト層12に接する電極53はBeを含有するAuにて、例えば0.5μm厚の電極を形成する。電極材料はこれに限らず、オーミックコンタクトが形成されればどの様な材料でも選択可能である。
次にフォトリソグラフィー法により駆動回路部上を被覆しているSiO膜21が開口したレジストパターンを形成する。開口後、例えばフッ素含有溶液によるエッチングにより駆動回路部のパッド電極23を露出させる(図9の露出部35)。
次に駆動基板上のパッド電極23とエピタキシャル層部の電極(電極53)を結んで金属配線37を形成する。フォトリソグラフィー法により開口パターンを形成し、例えばAl層0.5μmを蒸着し、リフトオフ法により配線パターンを形成する(図11参照)。第二の実施形態では、上記のように、パッド電極22と、N型電極52は位置合わせされており(図11参照)、改めて金属配線による配線は必要ない。
このようにして図11に示した接合ウェーハ(電子デバイス製造用ウェーハ)500が作製され、接合ウェーハ500をダイシングすることで、太陽電池構造を備えた駆動回路を有する電子デバイスを製造することができる。
太陽電池(PV)は面積増大により受電電力が大きくなるため、面積が大きい方が駆動電力の点では有利である。従来例では太陽電池構造部と駆動回路部が同一面に設けられており、受電電力を大きくするためには素子の面積が大きくなる。しかし、本発明においては、駆動回路部上に受電部を設けるため、素子面積を極小化することができる。
また、特に、接合の際に熱硬化性の接着剤を用いることにより、接合時の温度が300℃と低温とすることができる。従って、接合に要する熱処理で駆動回路部の物性が変化することがないため、駆動回路形成後に接合工程を行うことが可能である。接合時の温度が300℃と低温であり、接合に要する熱処理で太陽電池構造部の物性が変化することがないため、太陽電池構造部の電極形成後に接合工程を行うことが可能である。
また、本発明では、駆動回路基板と太陽電池構造部を別個に形成できることから歩留まりの向上に寄与する。
また、本発明では、太陽電池構造部の出力用電極と、駆動回路部の入力用電極の、位置合わせを行って接合することから配線形成精度と、配線形成に伴う歩留まりを向上させることができる。
また、本発明では、太陽電池構造部形成と駆動回路形成を別々の工程で行うことで、積層後の不良発生に伴う歩留まり低下を防止することができる。
また、駆動回路部に太陽電池構造のエピタキシャル層を形成する場合、バッファ層形成に伴う材料コストが大きな比重を占めるが、太陽電池構造形成基板・工程と駆動回路形成基板・工程をそれぞれ分離することで、各々コスト最少の最適な設計で形成することが可能であり、総コストを下げることができる。
また、太陽電池構造のエピタキシャル層のコストが高価であり、出発基板のコストが大きな比重を占める。太陽電池構造部の素子分離を行ってから接合を行うため、エピタキシャルリフトオフの工程適用が可能であり、剥離した出発基板の再利用により、エピコストを低減させることができる。
なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は、例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。

Claims (5)

  1. 太陽電池構造を備えた駆動回路を有する電子デバイスを製造する方法であって、
    出発基板上にエピタキシャル成長によって形成された、化合物半導体からなる複数の独立した太陽電池構造を有する第一のウェーハと、複数の独立した駆動回路が形成された第二のウェーハを、前記複数の独立した太陽電池構造と前記複数の独立した駆動回路が夫々重なり合うように接合して接合ウェーハとする工程と、
    前記接合ウェーハにおいて前記複数の独立した太陽電池構造から前記複数の独立した駆動回路に夫々電力が供給可能なように配線を行う工程と、
    前記接合ウェーハをダイシングすることで、前記太陽電池構造を備えた駆動回路を有する電子デバイスを製造する工程と
    を有することを特徴とする電子デバイスの製造方法。
  2. 前記接合を、熱硬化性の接着剤を用いて行うことを特徴とする請求項1に記載の電子デバイスの製造方法。
  3. 前記熱硬化性の接着剤の厚みを2.0μm以上とすることを特徴とする請求項2に記載の電子デバイスの製造方法。
  4. 前記接合を行った後、前記接合ウェーハから前記出発基板を分離することを特徴とする請求項1から請求項3のいずれか1項に記載の電子デバイスの製造方法。
  5. 前記配線を、
    前記接合を行う前に前記第二のウェーハにおいて前記駆動回路に電力を供給可能なようにパッド電極を設けることと、
    前記接合を行う前及び後の少なくともいずれかにおいて、前記第一のウェーハの太陽電池構造から電力を取り出すことが可能なように太陽電池構造用電極を形成することと、
    前記パッド電極及び前記太陽電池構造用電極を電気的に接続することと
    により行うことを特徴とする請求項1から請求項4のいずれか1項に記載の電子デバイスの製造方法。
JP2021513535A 2019-04-09 2020-03-16 電子デバイスの製造方法 Active JP7164025B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2019074375 2019-04-09
JP2019074375 2019-04-09
PCT/JP2020/011380 WO2020209010A1 (ja) 2019-04-09 2020-03-16 電子デバイスの製造方法

Publications (2)

Publication Number Publication Date
JPWO2020209010A1 JPWO2020209010A1 (ja) 2020-10-15
JP7164025B2 true JP7164025B2 (ja) 2022-11-01

Family

ID=72750535

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2021513535A Active JP7164025B2 (ja) 2019-04-09 2020-03-16 電子デバイスの製造方法

Country Status (7)

Country Link
US (1) US11990459B2 (ja)
EP (1) EP3955324A4 (ja)
JP (1) JP7164025B2 (ja)
KR (1) KR20210146937A (ja)
CN (1) CN113692651B (ja)
TW (1) TWI843839B (ja)
WO (1) WO2020209010A1 (ja)

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007036988A (ja) 2005-07-29 2007-02-08 Tdk Corp 無線送受信機
JP2007324563A (ja) 2006-06-02 2007-12-13 Emcore Corp 多接合太陽電池における変成層
US20080089637A1 (en) 2003-05-02 2008-04-17 John Farah Polymide substrate bonded to other substrate
JP2008160138A (ja) 2006-12-21 2008-07-10 Emcore Corp バイパスダイオードを有する反転式メタモルフィックソーラーセル
US20100148293A1 (en) 2008-11-14 2010-06-17 Faquir Chand Jain Miniaturized implantable sensor platform having multiple devices and sub-chips
KR101011025B1 (ko) 2009-11-24 2011-01-28 주식회사 에프씨티 태양전지 미니모듈 및 태양전지 미니모듈 제조방법
US20120235262A1 (en) 2009-12-01 2012-09-20 Selex Galileo Limited Infra red detectors and methods of manufacture
JP2013531893A (ja) 2010-06-14 2013-08-08 ザ・ボーイング・カンパニー 太陽電池セル構造、及び同太陽電池セル構造を形成する組成物及び方法
JP2014154172A (ja) 2013-02-13 2014-08-25 Freescale Semiconductor Inc 太陽電池式icチップ
WO2018194030A1 (ja) 2017-04-19 2018-10-25 ソニーセミコンダクタソリューションズ株式会社 半導体素子およびその製造方法、並びに電子機器

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2690278A1 (fr) * 1992-04-15 1993-10-22 Picogiga Sa Composant photovoltaïque multispectral à empilement de cellules, et procédé de réalisation.
JP2008210886A (ja) 2007-02-23 2008-09-11 Hitachi Cable Ltd 発光ダイオードの製造方法及び発光ダイオード
CN101719496B (zh) * 2009-12-03 2011-12-07 复旦大学 一种自供电集成电路芯片及其制备方法
US9455242B2 (en) 2010-09-06 2016-09-27 Epistar Corporation Semiconductor optoelectronic device
US8426725B2 (en) * 2010-12-13 2013-04-23 Ascent Solar Technologies, Inc. Apparatus and method for hybrid photovoltaic device having multiple, stacked, heterogeneous, semiconductor junctions
JP5770542B2 (ja) 2011-06-14 2015-08-26 キヤノン・コンポーネンツ株式会社 半導体装置の製造方法
US8778704B1 (en) * 2013-02-13 2014-07-15 Freescale Semiconductor, Inc. Solar powered IC chip
FR3004002B1 (fr) * 2013-03-29 2016-09-02 Soitec Silicon On Insulator Procede d'assemblage avance de cellule photovoltaique concentree
US9722103B2 (en) * 2015-06-26 2017-08-01 Sunpower Corporation Thermal compression bonding approaches for foil-based metallization of solar cells
CN108353519B (zh) * 2015-11-10 2020-11-24 索尼公司 电子设备
US9997475B2 (en) * 2016-01-13 2018-06-12 International Business Machines Corporation Monolithic integration of III-V cells for powering memory erasure devices
US9837453B1 (en) * 2016-09-09 2017-12-05 International Business Machines Corporation Self-sufficient chip with photovoltaic power supply on back of wafer
JP6760141B2 (ja) 2017-03-07 2020-09-23 信越半導体株式会社 発光素子及びその製造方法
CN108054231B (zh) * 2018-01-29 2024-07-02 扬州乾照光电有限公司 一种基于Si衬底的四结太阳电池及制作方法

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080089637A1 (en) 2003-05-02 2008-04-17 John Farah Polymide substrate bonded to other substrate
JP2007036988A (ja) 2005-07-29 2007-02-08 Tdk Corp 無線送受信機
JP2007324563A (ja) 2006-06-02 2007-12-13 Emcore Corp 多接合太陽電池における変成層
JP2008160138A (ja) 2006-12-21 2008-07-10 Emcore Corp バイパスダイオードを有する反転式メタモルフィックソーラーセル
US20100148293A1 (en) 2008-11-14 2010-06-17 Faquir Chand Jain Miniaturized implantable sensor platform having multiple devices and sub-chips
KR101011025B1 (ko) 2009-11-24 2011-01-28 주식회사 에프씨티 태양전지 미니모듈 및 태양전지 미니모듈 제조방법
US20120235262A1 (en) 2009-12-01 2012-09-20 Selex Galileo Limited Infra red detectors and methods of manufacture
JP2013531893A (ja) 2010-06-14 2013-08-08 ザ・ボーイング・カンパニー 太陽電池セル構造、及び同太陽電池セル構造を形成する組成物及び方法
JP2014154172A (ja) 2013-02-13 2014-08-25 Freescale Semiconductor Inc 太陽電池式icチップ
WO2018194030A1 (ja) 2017-04-19 2018-10-25 ソニーセミコンダクタソリューションズ株式会社 半導体素子およびその製造方法、並びに電子機器

Also Published As

Publication number Publication date
US20220173089A1 (en) 2022-06-02
TWI843839B (zh) 2024-06-01
EP3955324A1 (en) 2022-02-16
JPWO2020209010A1 (ja) 2020-10-15
CN113692651A (zh) 2021-11-23
US11990459B2 (en) 2024-05-21
KR20210146937A (ko) 2021-12-06
WO2020209010A1 (ja) 2020-10-15
TW202105764A (zh) 2021-02-01
EP3955324A4 (en) 2023-01-11
CN113692651B (zh) 2024-08-16

Similar Documents

Publication Publication Date Title
TWI639248B (zh) 用於準備氮化鎵及用於微組裝之相關材料之系統及方法
US8846499B2 (en) Composite carrier structure
US20100009519A1 (en) Method of thinning a semiconductor wafer
CN108475626A (zh) 工程化衬底上的芯片级封装固态器件的剥离工艺
JP2018514083A (ja) プレパターニングされたメサを経由する歪み緩和エピタキシャルリフトオフ
US6974721B2 (en) Method for manufacturing thin semiconductor chip
US20170229366A1 (en) Method of manufacturing element chip and element chip
US20030148591A1 (en) Method of forming semiconductor device
JP2018067633A (ja) 半導体装置およびその製造方法
JP5228381B2 (ja) 半導体装置の製造方法
JP7164025B2 (ja) 電子デバイスの製造方法
US8563404B2 (en) Process for dividing wafer into individual chips and semiconductor chips
US20170186919A1 (en) Optoelectronic Semiconductor Devices with Enhanced Light Output
JP2006012914A (ja) 集積回路チップの製造方法及び半導体装置
JP2002198327A (ja) 半導体装置の製造方法
JP7059983B2 (ja) 電子デバイス及びその製造方法
JP2008258563A (ja) 半導体装置の製造方法、半導体装置および電子機器
US7192842B2 (en) Method for bonding wafers
KR20160031637A (ko) 기판 본딩 및 디본딩 장치 및 이를 이용한 반도체 소자 기판의 제조 방법
EP4391018A1 (en) Provisionally bonded wafer and method for producing same
WO2022249675A1 (ja) 化合物半導体接合基板の製造方法、及び化合物半導体接合基板
US20210287953A1 (en) Embedded molding fan-out (emfo) packaging and method of manufacturing thereof
EP4421887A1 (en) Method for manufacturing junction semiconductor wafer
US20120156859A1 (en) Process for fabricating integrated-circuit chips
US20200343092A1 (en) Method And Structure for Low Density Silicon Oxide for Fusion Bonding and Debonding

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20210924

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20220705

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220901

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20220920

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20221003

R150 Certificate of patent or registration of utility model

Ref document number: 7164025

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150