JP2008258563A - 半導体装置の製造方法、半導体装置および電子機器 - Google Patents
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Abstract
【課題】InP基板に擬似格子整合もしくは格子整合させたデバイス層を形成し、そのデバイス層よりInP基板を剥離して、InP基板の再利用を可能とする。
【解決手段】インジウムリン(InP)基板11上に擬似格子整合もしくは格子整合する犠牲層12を形成する工程と、前記犠牲層12上にデバイス層13を形成する工程と、前記犠牲層12を除去することで前記InP基板11と前記デバイス層13とを分離する工程とを備えたことを特徴とする。
【選択図】図1
【解決手段】インジウムリン(InP)基板11上に擬似格子整合もしくは格子整合する犠牲層12を形成する工程と、前記犠牲層12上にデバイス層13を形成する工程と、前記犠牲層12を除去することで前記InP基板11と前記デバイス層13とを分離する工程とを備えたことを特徴とする。
【選択図】図1
Description
本発明は、エピタキシャルリフトオフ技術を用いた半導体装置の製造方法、その製造方法を用いて形成される半導体装置、その半導体装置を用いた電子機器に関する。
インジウムリン(以下、InPと記す)基板上に作製した高電子移動度トランジスタ(以下、HEMTと記す)、ヘテロ接合バイポーラトランジスタ(以下、HBTと記す)などの電子デバイスや発光ダイオード(以下、LEDと記す)、レーザダイオード(以下、LDと記す)、フォトダイオード(以下、PDと記す)などの受発光デバイスは、次世代の無線・光通信用高性能キーデバイスとして期待されている。しかしながら、デバイスを実現する上で大きな課題の一つが、InP基板のコストが高いことである。InP基板は、ガリウムヒ素(以下、GaAsと記す)基板に比べて、原料コストがかかり、且つ作製が困難なため、GaAs基板に比べて、3倍〜10倍と高価である。さらに現状ではInP基板の大口径化の要求が乏しく、直径が150mm(6インチ)サイズの基板の商用化にはいたっていない。従って150mmGaAs基板上に作製した場合に比べて、基板価格がチップコストに占める割合が大きいことが問題となっていた。
この問題を解決する手段として、安価で且つ大口径のGaAs基板を用いたメタモルフィック技術が提案されている。この技術では、格子不整合によって発生する欠陥を閉じ込めるメタモルフィックバッファ層をGaAs基板上に成長する必要がある。
しかしながら、デバイス高性能化を目指してより低い欠陥密度を実現しようとする場合、必要なバッファ層はより厚く、場合によっては数ミクロン以上となってしまう。
このことは、結晶成長コストの上昇だけでなく、バッファ層の熱抵抗増大をもたらし、
また、電流リークや浮遊容量の原因となる場合もあった。
特に、ユニポーラデバイスに比べて特に欠陥や発熱の影響を受けやすいバイポーラデバイスに対してメタモルフィック技術の適用を試みた場合、上記課題がメタモルフィック技術実用化の大きな障壁となっていた。よって、InP基板上に、デバイスを安価に実現する技術が必要とされていた。
このことは、結晶成長コストの上昇だけでなく、バッファ層の熱抵抗増大をもたらし、
また、電流リークや浮遊容量の原因となる場合もあった。
特に、ユニポーラデバイスに比べて特に欠陥や発熱の影響を受けやすいバイポーラデバイスに対してメタモルフィック技術の適用を試みた場合、上記課題がメタモルフィック技術実用化の大きな障壁となっていた。よって、InP基板上に、デバイスを安価に実現する技術が必要とされていた。
一方、GaAs基板に作製したデバイスの低コスト化を目的として、アルミニウムヒ素(以下、AlAsと記す)層を犠牲層として用いるエピタキシャルリフトオフ(以下、ELOと記す)技術が検討されている。このELO技術では、基板と、エピタキシャル成長により形成したデバイス層とを分離し、基板を再利用することにより、基板コストを大幅に低減することが可能である。InP基板上のデバイスに対しても、AlAsを用いた例が報告されている。
しかしながら、InP基板とAlAsの格子不整合に起因する高密度欠陥の発生が原因で、電気的特性が悪化してしまい、実用的なデバイスを得るには至っていない。
また、InPホモ構造太陽電池では、犠牲層としてインジウムガリウムヒ素(InGaAs)、インジウムアルミニウムヒ素(InAlAs)、インジウムガリウムアルミニウムヒ素(InGaAlAs)、インジウムアルミニウムヒ素リン(InAlAsP)、インジウムガリウムヒ素リン(InGaAsP)のうちの少なくとも1種類を用いることが報告されている(例えば、特許文献1参照。)。
しかしながら、ヘテロ接合を有するデバイスでは、犠牲層と同じ材料がデバイス内に用いられているため、犠牲層のエッチング時にデバイス層もエッチングされてしまうという問題が生じていた。
解決しようとする課題は、InP基板もしくはGaAs基板上のメタモルフィックバッファ層と擬似格子整合もしくは格子整合するデバイス層を低コストに実現する技術が確立されていない点である。
本発明は、InP基板あるいはGaAs基板状メタモルフィックバッファ層に少なくとも擬似格子整合もしくは格子整合させたデバイス層を形成し、そのデバイス層より基板を剥離して、基板の再利用を可能とすることを目的とする。
請求項1に係る本発明は、インジウムリン基板上に擬似格子整合もしくは格子整合する犠牲層を形成する工程と、前記犠牲層上にデバイスを形成する工程と、前記犠牲層を除去することで前記インジウムリン基板と前記デバイス層とを分離する工程とを備えたことを特徴とする。
請求項1に係る本発明では、犠牲層がインジウムリン基板に擬似格子整合もしくは格子整合して形成されるので、犠牲層上に形成されるデバイス層をインジウムリン基板に擬似格子整合もしくは格子整合した状態に形成することが可能になる。これによって、インジウムリン基板に擬似格子整合もしくは格子整合して形成されるデバイス層に、例えばHEMT、HBT、LED、LD、PD等を形成することができる。また、犠牲層が除去されることでデバイス層からインジウムリン基板を外すことができるので、高価なインジウムリン基板の再利用が可能となり、基板コストが低減される。
請求項9に係る本発明は、ガリウムヒ素基板上にメタモルフィックバッファ層を形成する工程と、前記メタモルフィックバッファ層上に擬似格子整合もしくは格子整合する犠牲層を形成する工程と、前記犠牲層上にデバイスを形成する工程と、前記犠牲層を除去することで前記ガリウムヒ素基板上のメタモルフィックバッファ層と前記デバイス層とを分離する工程と備えたことを特徴とする。
請求項9に係る本発明では、犠牲層がガリウムヒ素基板上のメタモルフィックバッファ層に擬似格子整合もしくは格子整合して形成されるので、犠牲層上に形成されるデバイス層を上記メタモルフィックバッファ層に擬似格子整合もしくは格子整合した状態に形成することが可能になる。これによって、上記メタモルフィックバッファ層に擬似格子整合もしくは格子整合して形成されるデバイス層に、例えばHEMT、HBT、LED、LD、PD等を形成することができる。また、犠牲層が除去されることでデバイス層から上記メタモルフィックバッファ層およびガリウムヒ素基板を外すことができるので、高価なガリウムヒ素基板の再利用が可能となり、基板コストが低減される。
請求項16に係る本発明では、デバイス層を有する半導体装置であって、前記デバイス層は、インジウムリン基板上に擬似格子整合もしくは格子整合する犠牲層を形成する工程と、前記犠牲層上に前記デバイス層を形成する工程と、前記犠牲層を除去することで前記インジウムリン基板と前記デバイス層とを分離する工程とを有する半導体装置の製造方法を用いて形成されたものであることを特徴とする。
請求項16に係る本発明では、本発明の半導体装置の製造方法により製造された半導体装置であることから、基板コストが低減されるので、安価な半導体装置となる。
請求項17に係る本発明では、デバイス層を有する半導体装置であって、前記デバイス層は、ガリウムヒ素基板上にメタモルフィックバッファ層を形成する工程と、前記メタモルフィックバッファ層上に擬似格子整合もしくは格子整合する犠牲層を形成する工程と、前記犠牲層上に前記デバイス層を形成する工程と、前記犠牲層を除去することで前記メタモルフィックバッファ層と前記デバイス層とを分離する工程とを有する半導体装置の製造方法を用いて形成されたものであることを特徴とする。
請求項17に係る本発明では、本発明の半導体装置の製造方法により製造された半導体装置であることから、基板コストが低減されるので、安価な半導体装置となる。
請求項18に係る本発明では、半導体装置を有する電子機器において、前記半導体装置は、インジウムリン基板上に擬似格子整合もしくは格子整合する犠牲層を形成する工程と、前記犠牲層上にデバイス層を形成する工程と、前記犠牲層を除去することで前記インジウムリン基板と前記デバイス層とを分離する工程とを有する半導体装置の製造方法を用いて作製された前記デバイス層に形成されたものであることを特徴とする。
請求項18に係る本発明では、本発明の半導体装置を用いた電子機器であることから、基板コストが低減されることで半導体装置のコストが低減されるので、電子機器のコストが低減される。
請求項19に係る本発明では、半導体装置を有する電子機器において、前記半導体装置は、ガリウムヒ素基板上にメタモルフィックバッファ層を形成する工程と、前記メタモルフィックバッファ層上に擬似格子整合もしくは格子整合する犠牲層を形成する工程と、前記犠牲層上にデバイス層を形成する工程と、前記犠牲層を除去することで前記メタモルフィックバッファ層と前記デバイス層とを分離する工程とを有する半導体装置の製造方法を用いて作製された前記デバイス層に形成されたものであることを特徴とする。
請求項19に係る本発明では、本発明の半導体装置を用いた電子機器であることから、基板コストが低減されることで半導体装置のコストが低減されるので、電子機器のコストが低減される。
請求項1に係る本発明によれば、インジウムリン基板とデバイス層との分離が可能となるため、分離後にインジウムリン基板の再利用が可能になるので、基板コストを低減することができ、これによって、チップコストを低減することができるという利点がある。また、剥離されたデバイス層は、インジウムリン基板側の層に直接デバイスを形成することが可能となる。このため、デバイス層の両面を加工形成することが可能になるので、デバイスのサイズ縮小化、高性能化を実現することができる。
請求項9に係る本発明によれば、ガリウムヒ素基板上メタモルフィックバッファ層とデバイス層との分離が可能となるため、分離後にメタモルフィックバッファ層が形成されているガリウムヒ素基板の再利用が可能になるので、基板コストを低減することができ、これによって、チップコストを低減することができるという利点がある。また、剥離されたデバイス層は、メタモルフィックバッファ層側の層に直接デバイスを形成することが可能となる。このため、デバイス層の両面を加工形成することが可能になるので、デバイスサイズ縮小化、高性能化を実現することができる。
請求項16、請求項17に係る本発明では、半導体装置のコストが低減できるとともに、半導体装置のデバイス層の両面にデバイスの形成が可能となるので、デバイスのサイズ縮小化、高性能化を実現することができる。
請求項18、請求項19に係る本発明では、デバイスのサイズ縮小化、高性能化を実現することができ、低コスト化が実現できる半導体装置を用いることができるので、電子機器のサイズ縮小化、高性能化を実現するとともに、コストの低減が図れる。
本発明の半導体装置の製造方法に係る一実施の形態(第1実施例)を、図1および図2の製造工程断面図によって説明する。以下に、一例として、アルミニウムヒ素(以下、AlAsと記す)からなる犠牲層を用いた場合を示す。
図1(1)に示すように、インジウムリン(以下、InPと記す)基板11上にAlAs層からなる犠牲層12を成長する。さらにデバイスを形成するためもので、上記犠牲層12に対してエッチング耐性を有するデバイス層13を形成する。このデバイス層13は、例えば、複数層の化合物半導体層(一部絶縁層も含む場合もあり)から形成され、HEMT、HBT、LED、LD、PDなどの電子デバイス、受発光デバイスを形成するものである。デバイス層13の詳細については、デバイス層13を用いて形成されるHEMT、HBT、LED、LD、PDなどを説明する際に、詳しく説明する。
上記犠牲層12となるAlAs層は、例えば少なくとも3nm以上の膜厚を有することが必要である。また、犠牲層12の膜厚が厚過ぎると犠牲層12の格子緩和によりデバイス特性悪化が生じるため好ましくない。したがって、犠牲層12の膜厚は、例えば5nm以下とする。
このように、犠牲層12は、AlAs層で形成されることから、InP基板11上に擬似格子整合もしくは格子整合した状態に形成される。また犠牲層12は、AlAs層で形成されることから、HEMT、HBT、LED、LD、PD等を形成する複数層の化合物半導体層(一部絶縁層も含む)からなるデバイス層13に対して高いエッチング選択性を有する
次に、図1(2)に示すように、上記デバイス層13を加工した後、例えば電極14等を形成して素子を形成する。デバイス層13の加工は、例えば、リソグラフィー技術とエッチング技術によって行う。また、図示はしないが、必要に応じてエッチングマスクを形成する。その後、上記エッチングマスクを除去する。また、電極14の形成は、既知の電極形成技術を用いる。
次に、図1(3)に示すように、上記デバイス層13を加工し、電極14を形成した後、上記デバイス層13を絶縁膜15で被覆する。上記絶縁膜15には、酸化シリコン膜、窒化シリコン膜、酸化アルミニウム膜、BCB等の単層膜もしくはそれらの複数種からなる積層膜を用いる。その後、支持基板16を上記絶縁膜15表面に接合(もしくは接着)する。
上記支持基板16には、例えば半導体基板または絶縁体基板を用いる。例えば半導体基板としては、安価かつ大口径な基板として手に入りやすいシリコン基板を用いることができる。また、必要に応じて化合物半導体基板を用いることもできる。また絶縁体基板としては、窒化アルミニウム(AlN)基板、サファイア基板、セラミックス基板等を用いることができる。特に、窒化アルミニウム基板は、熱膨張係数数がガリウムヒ素(以下、GaAsと記す)、InPに近いので、貼り合わせによって生じるにウエハへの応力を低減することができるのでより好ましい。また、低温焼成セラミックス(LTCC)基板を用いることも有望である。
特に、AlNは熱伝導率が高く放熱性にすぐれることから支持基板として好適である。
特に、AlNは熱伝導率が高く放熱性にすぐれることから支持基板として好適である。
次に、図1(4)に示すように、上記犠牲層12〔前記図1(1)参照〕を除去することで上記InP基板11とデバイス層13とを分離する。ここで、犠牲層12にAlAs層を用いたことから、InP基板11およびデバイス層13に対して選択的にエッチングが可能となることから、剥離したInP基板11の再利用が可能となる。これによって、基板コストの低減が可能となる。
上記犠牲層12を選択的に除去するには、例えばウエットエッチングを用いる。InP基板11およびデバイス層13に対してAlAs層を選択的にエッチング可能なエッチング液として、例えばフッ化アンモニア水、アンモニア水、フッ酸もしくは燐酸より選択して用いる。エッチングを行う際には、溶液に浸けるだけでなく、薬液を蒸気として供給してもよい。これによって、InP基板11およびデバイス層13に対してAlAs層を選択的にエッチングして、デバイス層13からInP基板11を剥離することができる。
次に、図2(5)に示すように、デバイス層13から剥離したInP基板11は、表面洗浄を施した後、再利用する。一方の剥離したデバイス層13には、例えばInP基板11が接合されていた側の面のデバイス層13を加工し、さらに、加工した部分のデバイス層13を覆う絶縁膜17を形成し、電極18を形成する等の素子形成プロセスを施し、半導体装置を完成させる。
ここで、一例として、犠牲層12に厚さが3nmのAlAs層を用いてデバイス層を形成し、そのデバイス層で形成したHBTの特性(電流増幅率のコレクタ電流依存性)と、AlAs層からなる犠牲層を用いずにデバイス層を形成し、そのデバイス層で形成したHBTの特性(電流増幅率のコレクタ電流依存性)とを比較した結果を説明する。
なお、特性評価をしたDHBTでは、図3の概略構成断面図に示すように、エピタキシャル成長技術によって、InP基板11上に犠牲層12をAlAs層で形成し、この犠牲層12上に、エピタキシャル成長技術によって、In0.53Ga0.47As層31、コレクタ層となるn型InP層32、n型In0.53Ga0.47As層33、n型InP層34、ベース−コレクタ・グレーデッド層35、ベース層となるp型In0.53Ga0.47As層36、エミッタ層となるn型InP層もしくはn型In0.52Al0.48As層37、n型In0.52Ga0.48As層38を順に積層して、デバイス層13を形成したものを用いた。なお、犠牲層を用いない構造は、上記図3に示した構造において、犠牲層12を形成せず、InP基板11上に直接、上記In0.53Ga0.47As層31からn型In0.52Ga0.48As層38を順に積層したものである。
図4に示すように、3nmの厚さのAlAs層を犠牲層12に用いてデバイス層を形成したDHBTでは、HBT特性に低下が見られない。また、AlAs層のエッチング速度は実用的な値を確保できることを確認した(図示せず)。
次に、本発明の半導体装置の製造方法に係る一実施の形態(第2実施例)を、図5および図6の製造工程断面図によって説明する。以下に、一例として、アルミニウムヒ素アンチモン(以下、AlAsSbと記す)からなる犠牲層を用いた場合を示す。なお、図5、図6では、前記図1、図2と同様な構成部品には同一符号を付与した。
図5(1)に示すように、InP基板11上にAlAsSb層からなる犠牲層12を成長する。さらにデバイスを形成するためもので、上記犠牲層12に対してエッチング耐性を有するデバイス層13を形成する。このデバイス層13は、例えば、複数層の化合物半導体層(一部絶縁層も含む場合もあり)から形成され、HEMT、HBT、LED、LD、PDなどの電子デバイス、受発光デバイスを形成するものである。デバイス層13の詳細については、デバイス層13を用いて形成されるHEMT、HBT、LED、LD、PDなどを説明する際に、詳しく説明する。
上記犠牲層12となるAlAsSb層は、例えば少なくとも3nm以上の膜厚を有することが必要である。また、犠牲層12の膜厚が厚過ぎると犠牲層12の成膜時間が長時間となり好ましくない。したがって、犠牲層12の膜厚は、例えば50nm以下とする。
また、犠牲層12のAlAsSbの組成は、InP基板11に擬似格子整合もしくは格子整合するように成分比が調整されていることが望ましい。少なくとも、デバイス層13中に格子緩和による欠陥を発生しない範囲で、少なくとも擬似格子整合もしくは格子整合となっていることが好ましい。
また、犠牲層12のAlAsSbの組成は、InP基板11に擬似格子整合もしくは格子整合するように成分比が調整されていることが望ましい。少なくとも、デバイス層13中に格子緩和による欠陥を発生しない範囲で、少なくとも擬似格子整合もしくは格子整合となっていることが好ましい。
上記犠牲層12のAlAsSbの組成は、ベガード則により求めると、As組成56%、Sb組成44%となる。ここで、図7に、AlAsSb層12のEc,Evの位置と格子定数の関係を示した。
このように、犠牲層12は、AlAsSb層で形成されることから、InP基板11上に擬似格子整合もしくは格子整合した状態に形成される。また犠牲層12は、AlAsSb層で形成されることから、HEMT、HBT、LED、LD、PD等を形成する複数層の化合物半導体層(一部絶縁層も含む)からなるデバイス層13に対して高いエッチング選択性を有する。
次に、図5(2)に示すように、上記デバイス層13を加工した後、例えば電極14等を形成して素子を形成する。デバイス層13の加工は、例えば、リソグラフィー技術とエッチング技術によって行う。また、図示はしないが、必要に応じてエッチングマスクを形成する。その後、上記エッチングマスクを除去する。また、電極14の形成は、既知の電極形成技術を用いる。
次に、図5(3)に示すように、上記デバイス層13を加工し、電極14を形成した後、上記デバイス層13を絶縁膜15で被覆する。上記絶縁膜15には、酸化シリコン膜、窒化シリコン膜、酸化アルミニウム膜、BCB等の単層膜もしくはそれらの複数種からなる積層膜を用いる。その後、支持基板16を上記絶縁膜15表面に接合(もしくは接着)する。
上記支持基板16には、例えば半導体基板または絶縁体基板を用いる。例えば半導体基板としては、安価かつ大口径な基板として手に入りやすいシリコン基板を用いることができる。また、必要に応じて化合物半導体基板を用いることもできる。また絶縁体基板としては、窒化アルミニウム(AlN)基板、サファイア基板、セラミックス基板等を用いることができる。特に、窒化アルミニウム基板は、熱膨張係数数がガリウムヒ素(以下、GaAsと記す)、InPに近いので、張り合わせによって生じるにウエハへの応力を低減することができるのでより好ましい。また、低温焼成セラミックス(LTCC)基板を用いることも有望である。
次に、図5(4)に示すように、上記犠牲層12〔前記図5(1)参照〕を除去することで上記InP基板11とデバイス層13とを分離する。ここで、犠牲層12にAlAsSb層を用いたことから、InP基板11およびデバイス層13に対して選択的にエッチングが可能となることから、剥離したInP基板11の再利用が可能となる。これによって、基板コストの低減が可能となる。
上記犠牲層12を選択的に除去するには、例えばウエットエッチングを用いる。InP基板11およびデバイス層13に対してAlAsSb層を選択的にエッチング可能なエッチング液として、例えばフッ化アンモニア水、アンモニア水、フッ酸もしくは燐酸より選択して用いる。エッチングを行う際には、溶液に浸けるだけでなく、薬液を蒸気として供給してもよい。これによって、InP基板11およびデバイス層13に対してAlAsSb層を選択的にエッチングして、デバイス層13からInP基板11を剥離することができる。
次に、図6(5)に示すように、デバイス層13から剥離したInP基板11は、表面洗浄を施した後、再利用する。一方の剥離したデバイス層13には、例えばInP基板11が接合されていた側の面のデバイス層13を加工し、さらに、加工した部分のデバイス層13を覆う絶縁膜17を形成し、電極18を形成する等の素子形成プロセスを施し、半導体装置を完成させる。
ここで、一例として、犠牲層12にAlAs0.48Sb0.52層を用いた場合の10%フッ酸と50%フッ酸によるエッチング速度と犠牲層の膜厚との関係を図8に示す。
図8に示すように、犠牲層12にAlAs0.48Sb0.52層を用いた場合、犠牲層12の膜厚が20nmの場合、1mm/h〜4.5mm/h程度の実用的なエッチング速度が得られることがわかる。また、犠牲層12にAlAsSb層を用いれば、その組成にほとんどよらず、上記エッチング速度が得られる。したがって、エッチング速度の観点からは犠牲層12の膜厚は20nm程度を有すればよいといえる。
上記第1、第2実施例の製造方法では、犠牲層12にAlAs層もしくはAlAsSb層を用いたことから、AlAs層もしくはAlAsSb層はInP基板11上に擬似格子整合もしくは格子整合して形成される。さらに、AlAs層もしくはAlAsSb層上にInP層やInGaAs層が擬似格子整合もしくは格子整合して形成される。また、AlAs層もしくはAlAsSb層に対してエッチング耐性を有するデバイス層13を形成したことから、例えばHEMT、HBT、LED、LD、PD等が構成されるデバイス層13、例えば化合物半導体層に対してエッチング選択性を有するようになる。さらに、InP基板11に対しても選択的にエッチングが可能となる。これにより、InP基板11の再利用が可能となり、基板コストが低減される。
本発明の半導体装置の製造方法に係る一実施の形態(第3実施例)を、図9の概略構成断面図によって説明する。以下に、一例として、AlAsSbからなる犠牲層を用いた場合を示す。上記犠牲層にはAlAsSbの代わりにAlAsを用いることもできる。
ガリウムヒ素(以下、GaAsと記す)基板を使用する場合には、メタモルフィックバッファ層とデバイス層の間にメタモルフィックバッファ層と擬似格子整合もしくは格子整合する犠牲層を形成した後、デバイス層を作製することにより、GaAs基板とメタモルフィックバッファ層を再利用する。
図9に示すように、GaAs基板21、メタモルフィックバッファ層22上に擬似格子整合もしくは格子整合するAlAsSb層からなる犠牲層12を成長する。さらにデバイスを形成するためもので、上記犠牲層12に対してエッチング耐性を有するデバイス層13を形成する。このデバイス層13は、例えば、複数層の化合物半導体層(一部絶縁層も含む)から形成され、HEMT、HBT、LED、LD、PDなどの電子デバイス、受発光デバイスを形成するものである。デバイス層13の詳細については、デバイス層13を用いて形成されるHEMT、HBT、LED、LD、PDなどを説明する際に、詳しく説明する。
上記犠牲層12となるAlAsSb層は、例えば少なくとも3nm以上の膜厚を有することが必要である。また、犠牲層12の膜厚が厚過ぎると犠牲層12の成膜時間が長時間となり好ましくない。したがって、犠牲層12の膜厚は、例えば50nm以下とする。
また、犠牲層12のAlAsSbの組成は、InP基板11に擬似格子整合もしくは格子整合するように成分比が調整されていることが望ましい。少なくとも、デバイス層13中に格子緩和による欠陥を発生しない範囲で、少なくとも擬似格子整合もしくは格子整合となっていることが好ましい。
また、犠牲層12のAlAsSbの組成は、InP基板11に擬似格子整合もしくは格子整合するように成分比が調整されていることが望ましい。少なくとも、デバイス層13中に格子緩和による欠陥を発生しない範囲で、少なくとも擬似格子整合もしくは格子整合となっていることが好ましい。
このように、犠牲層12は、AlAsSb層で形成されることから、GaAs基板上メタモルフィックバッファ層22上に擬似格子整合もしくは格子整合して形成される。
また犠牲層12は、AlAsSb層で形成されることから、HEMT、HBT、LED、LD、PD等を形成する複数層の化合物半導体層(一部絶縁層も含む)からなるデバイス層13に対してエッチング選択性を有する。言い換えれば、犠牲層12をAlAsSb層で形成したことにより、AlAsSb層のエッチングに対してデバイス層13を構成する層がエッチングされ難くなっている。
また犠牲層12は、AlAsSb層で形成されることから、HEMT、HBT、LED、LD、PD等を形成する複数層の化合物半導体層(一部絶縁層も含む)からなるデバイス層13に対してエッチング選択性を有する。言い換えれば、犠牲層12をAlAsSb層で形成したことにより、AlAsSb層のエッチングに対してデバイス層13を構成する層がエッチングされ難くなっている。
その後、前記図1(2)〜図2によって説明した工程もしくは図5(2)〜図6によって説明した工程と同様な工程を行う。
上記第3実施例の製造方法でも、第2実施例と同様に、犠牲層12にAlAsSb層を用いたことから、AlAsSb層はGaAs基板上メタモルフィックバッファ層22上に擬似格子整合もしくは格子整合して形成される。さらに、AlAsSb層上にInP層やInGaAs層が擬似格子整合もしくは格子整合して形成される。また、AlAsSb層に対してエッチング耐性を有するデバイス層13を形成したことから、AlAsSb層は、例えばHEMT、HBT、LED、LD、PD等が構成される化合物半導体層で形成されるデバイス層13に対してエッチング選択性を有する。さらに、GaAsメタモルフィックバッファ層22やGaAs基板21に対しても選択的にエッチングが可能となる。これにより、GaAs基板21の再利用が可能となり、基板コストが低減される。このときのエッチング種としては、例えばフッ化アンモニア水、アンモニア水、フッ酸、塩酸もしくは燐酸より選択して用いる。
また、犠牲層12を用いてデバイス層13からGaAs基板上メタモルフィックバッファ層22を剥離することができるので、GaAs基板21、メタモルフィックバッファ層22の熱抵抗問題から逃れることが可能となり、メタモルフィックバッファ層22の設計に対する制約がなくなる。よって、熱抵抗増加のために利用が困難であったメタモルフィックバッファ層の導入が可能となる。
上記第1実施例、第2実施例および第3実施例では、上記HEMT、HBT、LED、LD、PD等を構成するデバイス層13が形成されるInP、InGaAs、InGaAsPなどの材料はフッ酸(HF)耐性が十分に高い。一方、上記AlAsSb層は、フッ酸に対する耐性が低い。このため、AlAsSb層はデバイス層13の構成材料に対して十分なエッチング選択比を取ることができる。犠牲層12のエッチング種としてフッ酸を用いたが、犠牲層12とデバイス層13の構成材料間のエッチング選択比を高くとることができる薬品であれば、如何なるエッチング種も用いることができる。
また、InP基板11やGaAs基板21とデバイス層13とを分離できるため、デバイス層13のInP基板11やGaAs基板21が形成されていた側のデバイス層13の加工が可能となる。これにより、新たなデバイス構造の形成が可能となり、デバイス特性の改善、向上を実現できる。
例えば、HBTの高速性に着目すると、最大発振周波数fmaxはベース−コレクタ間の容量によって制限される。その対策として、例えば、InP基板を剥離した後、コレクタプロセスを行うことにより、fmaxを改善する手法が報告されている(例えば、IEEE Transaction on Electron Devices vol.48 no.11pp.2606-2624参照)。しかしながら、この例では、基板を研磨、ウエットエッチング等により除去するため、低コスト化につながらず、また歩留まりの点で問題がある。一方、本発明の半導体装置の製造方法で開示した犠牲層のエピタキシャルリフトオフ技術を用いれば、基板の再利用による低コスト化を図りつつ、従来技術では困難であったデバイス層の基板側領域を直接加工することが可能となる。これにより、高速性や放熱性の向上が期待できる。
本発明の半導体装置の製造方法に係る一実施の形態(第4実施例)について説明する。
この第4実施例では、上記第2実施例および第3実施例において、AlAsSb層からなる犠牲層12を形成した後でデバイス層13を形成する前に、AlAs層(図示せず)を形成する。
このように、犠牲層12のAlAsSb層上にAlAs層を形成することにより、アンチモン(Sb)のデバイス層13側への表面偏析を食い止められ、デバイス層13へのSbの混入が抑制されるという効果が得られる。
次に、上記デバイス層13について説明する。上記デバイス層13は、例えばHEMT、HBT、LED、LD、PD等を形成するための化合物半導体層からなるもので、例えば、InP層、InGaAs層、InAlAs層、GaAsSb層等で形成されている。
次に、ダブルへテロ接合バイポーラトランジスタ(DHBT)を形成する場合のデバイス層の構成例について、図10の概略構成断面図によって説明する。
図10に示すように、エピタキシャル成長技術によって、InP基板11上に犠牲層12をAlAs0.56Sb0.44層で形成する。次いで、エピタキシャル成長技術によって、上記犠牲層12上に、In0.53Ga0.47As層31、コレクタ層となるn型InP層32、n型In0.53Ga0.47As層33、n型InP層34、ベース−コレクタ・グレーデッド層35、ベース層となるp型In0.53Ga0.47As層36、エミッタ層となるn型InP層もしくはn型In0.52Al0.48As層37、n型In0.52Ga0.48As層38を順に積層する。このように、デバイス層13を形成する。
その後、図示はしないが、各層を加工して、エミッタ電極、エミッタ層、ベース電極、ベース層、コレクタ電極、コレクタ層の形成を行い、DHBTを形成する。次いで、ダブルHBTを被覆する絶縁膜を形成した後、エミッタ電極、ベース電極、コレクタ電極に接続するエミッタ取り出し電極、ベース取り出し電極、コレクタ取り出し電極を形成する。一方、エミッタ取り出し電極、ベース取り出し電極、コレクタ取り出し電極に対応した電極を形成した支持基板を用意する。そして、エミッタ取り出し電極、ベース取り出し電極、コレクタ取り出し電極と支持基板に形成された電極同士が接合するように支持基板を上記基板11側に接着もしくは接合する。その後、犠牲層12をエッチングにより除去し、基板11をIn0.53Ga0.47As層31より剥離する。
次に、シングルへテロ接合バイポーラトランジスタ(SHBT)を形成する場合のデバイス層の構成例について、図11の概略構成断面図によって説明する。
図11に示すように、エピタキシャル成長技術によって、InP基板11上に犠牲層12をAlAs0.56Sb0.44層で形成する。次いで、エピタキシャル成長技術によって、上記犠牲層12上にInP保護層41、n型In0.53Ga0.47Asコレクタ層42、ベース層となるp型In0.53Ga0.47As層43、エミッタ層となるn型InP層もしくはn型In0.52Al0.48As層44、n型In0.52Ga0.48As層45を順に積層する。このように、デバイス層13を形成する。
その後、図示はしないが、各層を加工して、エミッタ層、エミッタ電極、ベース層、ベース電極、コレクタ層、コレクタ電極の形成を行い、SHBTを形成する。次いで、シングルHBTを被覆する絶縁膜を形成した後、エミッタ層、ベース層、コレクタ層に接続するエミッタ電極、ベース電極、コレクタ電極を形成する。一方、エミッタ電極、ベース電極、コレクタ電極に対応した電極を形成した支持基板を用意する。そして、エミッタ電極、ベース電極、コレクタ電極と支持基板に形成された電極同士が接合するように支持基板を上記基板11側に接着もしくは接合する。その後、犠牲層12をエッチングにより除去し、基板11をInP層41より剥離する。
次に、高電子移動度トランジスタ(HEMT)を形成する場合のデバイス層の構成例について、図12の概略構成断面図によって説明する。
図12に示すように、エピタキシャル成長技術によって、InP基板11上に犠牲層12をAlAs0.56Sb0.44層で形成する。次いで、エピタキシャル成長技術によって、上記犠牲層12上に、InP層51、In0.53Ga0.47As層52、n型InAlAs層53、n型In0.53Ga0.47As層54を順に積層する。このように、デバイス層13を形成する。
その後、図示はしないが、各層を加工してHEMTを形成する。次いで、HEMTを被覆する絶縁膜を形成した後、HEMTの各素子に接続する電極を形成する。次にHEMTと支持基板11側に一方、HEMTの電極に対応した電極を形成した支持基板を用意する。そして、HEMTの電極と支持基板に形成された電極同士とが接合するように支持基板を上記基板11側に接着もしくは接合する。その後、犠牲層12をエッチングにより除去し、基板11をInP層51より剥離する。
次に、発光ダイオード(LED)を形成する場合のデバイス層の構成例について、図13の概略構成断面図によって説明する。
図13に示すように、エピタキシャル成長技術によって、InP基板11上に犠牲層12をAlAs0.56Sb0.44層で形成する。次いで、エピタキシャル成長技術によって、上記犠牲層12上に、n型InP層61、InGaAsP層62、p型InP層63、p型InGaAsP層64を順に積層する。このように、デバイス層13を形成する。
その後、図示はしないが、各層を加工してLEDを形成する。次いで、LEDを被覆する絶縁膜を形成した後、LEDの各素子に接続する電極を形成する。一方、LEDの電極に対応した電極を形成した支持基板を用意する。そして、LEDの電極と支持基板に形成された電極同士とが接合するように支持基板を上記基板11側に接着もしくは接合する。その後、犠牲層12をエッチングにより除去し、基板11をn型InP層61より剥離する。
次に、レーザダイオード(LD)を形成する場合のデバイス層の構成例について、図14の概略構成断面図によって説明する。
図14に示すように、エピタキシャル成長技術によって、InP基板11上に犠牲層12をAlAs0.56Sb0.44層で形成する。次いで、エピタキシャル成長技術によって、上記犠牲層12上に、n型InP層71、n型InGaAlAs層72、InGaAs層もしくはGaAs層73、p型InGaAlAs層74、p型InP層75を順に積層する。このように、デバイス層13を形成する。
その後、図示はしないが、各層を加工してLDを形成する。次いで、LDを被覆する絶縁膜を形成した後、LDの各素子に接続する電極を形成する。一方、LDの電極に対応した電極を形成した支持基板を用意する。そして、LDの電極と支持基板に形成された電極同士とが接合するように支持基板を上記基板11側に接着もしくは接合する。その後、犠牲層12をエッチングにより除去し、基板11をn型InP層61より剥離する。
次に、フォトダイオード(PD)を形成する場合のデバイス層の構成例について、図15の概略構成断面図によって説明する。
図15に示すように、エピタキシャル成長技術によって、InP基板11上に犠牲層12をAlAs0.56Sb0.44層で形成する。次いで、エピタキシャル成長技術によって、上記犠牲層12上に、n型InP層81、n型InGaAs層82、p型InGaAs層88を順に積層する。このように、デバイス層13を形成する。
その後、図示はしないが、各層を加工してPDを形成する。次いで、PDを被覆する絶縁膜を形成した後、PDの各素子に接続する電極を形成する。一方、PDの電極に対応した電極を形成した支持基板を用意する。そして、PDの電極と支持基板に形成された電極同士とが接合するように支持基板を上記基板11側に接着もしくは接合する。その後、犠牲層12をエッチングにより除去し、基板11をn型InP層61より剥離する。
上記DHBT、SHBT、HEMT、LED、LD、PD等を形成する場合において、InP基板11上にAlAsSb層からなる犠牲層12を適用した一例を説明したが、犠牲層12はAlAs層であってもよい。またGaAs基板上のメタモルフィックバッファ層上に擬似格子整合もしくは格子整合するAlAs層もしくはAlAsSb層からなる犠牲層12を形成した場合も、同様に適用できる。
次に、上記DHBTを形成する製造方法の一例(第5実施例)を、図16〜図20の製造工程断面図によって説明する。
図16(1)に示すように、エピタキシャル成長技術によって、InP基板11上に犠牲層12をAlAs0.56Sb0.44層で形成する。次いで、エピタキシャル成長技術によって、上記犠牲層12上に、In0.53Ga0.47As層31、コレクタ層となるn型InP層32、n型In0.53Ga0.47As層33、n型InP層34、ベース−コレクタ・グレーデッド層35、ベース層となるp型In0.53Ga0.47As層36、エミッタ層となるn型InP層もしくはn型In0.52Al0.48As層37、n型In0.52Ga0.48As層38を順に積層する。このように、デバイス層13を形成する。
次に、図16(2)に示すように、電極層を形成した後、n型In0.52Ga0.48As層38、n型InP層もしくはn型In0.52Al0.48As層37を加工してエミッタEおよびエミッタ電極301を形成する。
次に、図17(3)に示すように、p型In0.53Ga0.47As層36上にベース電極302を形成する。
次に、図17(4)に示すように、p型In0.53Ga0.47As層36、ベース−コレクタ・グレーデッド層35、n型InP層34を加工した後、n型In0.53Ga0.47As層33上にコレクタ電極303を形成する。
次に、図18(5)に示すように、n型In0.53Ga0.47As層33、n型InP層32を加工して素子分離を行い、DHBTを形成する。
次に、図18(6)に示すように、DHBTを被覆する絶縁膜310を形成した後、エミッタ電極301、ベース電極302、コレクタ電極303のそれぞれに接続するエミッタ取り出し電極311、ベース取り出し電極312、コレクタ取り出し電極313を形成する。
次に、図19(7)に示すように、一方、エミッタ取り出し電極311、ベース取り出し電極312、コレクタ取り出し電極313に対応した電極を形成した支持基板16を用意する。そして、エミッタ取り出し電極311、ベース取り出し電極312、コレクタ取り出し電極313と支持基板に形成された電極161、162、163同士が接合するように支持基板16を上記基板11側に接着もしくは接合する。
次に、図20(8)に示すように、その後、犠牲層12〔前記図16(1)参照〕をエッチングにより除去し、基板11〔前記図19(7)参照〕をIn0.53Ga0.47As層31より剥離する。
上記DHBTの製造方法と同様に、SHBT、HEMT、LED、LD、PD等を製造する場合においても、InP基板11上にAlAsSb層からなる犠牲層12を形成した後、所定のデバイス層13を形成し、このデバイス層13にSHBT、HEMT、LED、LD、PD等の半導体装置を形成する。その後、半導体装置を被覆する絶縁膜14を形成し、さらに電極を形成した後、絶縁膜14に支持基板16を接合もしくは接着する。そして、犠牲層12を除去してInP基板11を剥離する。これにより、InP基板11の再利用が可能になる。また、GaAs基板上のメタモルフィックバッファ層上にAlAsSb層からなる犠牲層12を形成した場合も、同様に、メタモルフィックバッファ層を含むGaAs基板の再利用が可能になる。
上記各実施例において、犠牲層12およびデバイス層13の各化合物半導体層の組成は、犠牲層12の場合には下地のInP基板11もしくはガリウムヒ素基板上のメタモルフィックバッファ層22に擬似格子整合もしくは格子整合する範囲で変更が可能であり、デバイス層13の場合には下地の犠牲層12に擬似格子整合もしくは格子整合する範囲で変更が可能である。また、各化合物半導体層のドーパントには、シリコン(Si)、炭素(C)の他にセレン(Se)、テルル(Te)、亜鉛(Zn)、マグネシウム(Mg)を適宜選択して用いる。
上記各実施例において、絶縁膜14に支持基板16を張り合わせる際に、絶縁膜14上に樹脂層を形成し、その樹脂層に上記支持基板16を張り合わせることもできる。上記樹脂層としては、例えば接着性を有する樹脂を用いる。
上記各実施例では、デバイス層13にデバイスを形成した後、デバイスを被覆する絶縁膜を形成したが、あらかじめ支持基板側にデバイスを形成しておき、そのデバイスを支持する支持基板を上記デバイス層13に張り付けてもよい。この場合、支持基板に形成されたデバイスは、例えば絶縁膜で被覆保護しておき、この絶縁膜を上記デバイス層13に張り付けるようにする。
また、上記半導体装置の製造方法に係る各実施例により形成されるデバイス層を用いて半導体装置を形成することができる。このように形成された半導体装置は、InP基板11もしくはメタモルフィックバッファ層22に格子整合もしくは擬似格子整合されたデバイス層13が形成されるので、半導体装置のコストが低減できるとともに、半導体装置のデバイス層13の両面にデバイスの形成が可能となるので、デバイスのサイズ縮小化、高性能化を実現することができる。
また、上記各実施例では、デバイス層13に高電子移動度トランジスタ(以下、HEMTと記す)、ヘテロ接合バイポーラトランジスタ(以下、HBTと記す)などの電子デバイスや発光ダイオード(以下、LEDと記す)、レーザダイオード(以下、LDと記す)、フォトダイオード(以下、PDと記す)などの受発光デバイスを形成することができる。そして、前述したように、例えばへテロ接合バイポーラトランジスタであれば、本発明の犠牲層を用いずにデバイス層を形成したHBTと比較して、コレクタ電流に対する電流増幅率が大きくなるという効果が得られる。また、このような素子特性の向上は、他の電子デバイスや受発光デバイスでも得られる。
次に、本発明の電子機器に係る一実施の形態(実施例)について、図21によって説明する。図21は無線回路の一例を示すものである。
図21に示すように、無線回路200は、信号電波を送受信するアンテナ210を備え、スイッチ220により受信側での動作と送信側での動作を切り替えるようになっている。受信側には、アンテナ210で受信した信号電波をフィルタ221によりノイズ除去し、ダウンコンバータモジュール230に入力される。そして、ダウンコンバータモジュール230から出力された信号はミキサによりシンセサイザモジュール240からの信号が混合され、例えば通信プロセッサ(図示せず)へ出力される。一方、通信プロセッサ(図示せず)より出力された通信信号はシンセサイザモジュール240に入力され、パワーアンプモジュール250で増幅され、アイソレータ222、フィルタ223を通してアンテナ210より送信される。
上記スイッチ220を構成するスイッチング回路に用いられるスイッチングトランジスタ(図示せず)、ダウンコンバータモジュール230の一部を構成するアンプ231(増幅回路)に用いられる増幅トランジスタ(図示せず)、上記パワーアンプモジュール250の一部を構成するパワーアンプ251(増幅回路)に用いられるパワートランジスタ(図示せず)等に、本発明の半導体装置を用いることができる。
上記無線回路は、例えば携帯電話端末の無線回路に搭載できる。また、上記無線回路は一例であって、上記無線回路と異なる構成のものであっても、トランジスタを有する増幅回路やスイッチング回路を有するものであれば、その増幅回路やスイッチング回路のトランジスタに本発明の半導体装置を適用することができる。
また、本発明の半導体装置は、無線回路の一部のトランジスタへの適用にとどまらず、上述したように、発光ダイオード(以下、LEDと記す)、レーザダイオード(以下、LDと記す)、フォトダイオード(以下、PDと記す)などの発光デバイス、受光デバイス等の受発光デバイス等を成すことができることから、これらの発光デバイスや受光デバイスが用いられている電子機器も適用範囲である。
上記電子機器では、デバイスのサイズ縮小化、高性能化を実現することができ、低コスト化が実現できる半導体装置を用いることができるので、電子機器のサイズ縮小化、高性能化を実現するとともに、コストの低減が図れる。
11…InP基板、12…犠牲層、13…デバイス層
Claims (19)
- インジウムリン基板上に擬似格子整合もしくは格子整合する犠牲層を形成する工程と、
前記犠牲層上にデバイス層を形成する工程と、
前記犠牲層を除去することで前記インジウムリン基板と前記デバイス層とを分離する工程と
を備えたことを特徴とする半導体装置の製造方法。 - 前記犠牲層はアルミニウムとヒ素とを有する層からなる
ことを特徴とする請求項1記載の半導体装置の製造方法。 - 前記犠牲層はさらにアンチモンを有する
ことを特徴とする請求項2記載の半導体装置の製造方法。 - 前記犠牲層の最上層をアルミニウムヒ素で形成する
ことを特徴とする請求項1記載の半導体装置の製造方法。 - 前記デバイス層を形成した後、
前記デバイス層に、デバイスを支持する支持基板を張り付ける工程を有し、
その後、前記犠牲層を除去することで前記インジウムリン基板と前記デバイス層とを分離する工程を行う
ことを特徴とする請求項1記載の半導体装置の製造方法。 - 前記デバイス層を形成した後、
前記デバイス層にデバイスを形成する工程と、
前記デバイスを被覆する絶縁膜を形成する工程と、
前記絶縁膜に支持基板を張り合わせる工程を有し、
その後、前記犠牲層を除去することで前記インジウムリン基板と前記デバイス層とを分離する工程を行う
ことを特徴とする請求項1記載の半導体装置の製造方法。 - 前記デバイス層を形成した後、
前記デバイス層にデバイスを形成する工程と、
前記デバイスを被覆する絶縁膜を形成する工程と、
前記絶縁膜に前記デバイスに接続する電極を形成する工程と、
前記電極に支持基板を張り合わせる工程を有し、
その後、前記犠牲層を除去することで前記インジウムリン基板と前記デバイス層とを分離する工程を行う
ことを特徴とする請求項1記載の半導体装置の製造方法。 - 前記デバイス層を形成した後、
前記デバイス層にデバイスを形成する工程と、
前記デバイスを被覆する絶縁膜を形成する工程と、
前記絶縁膜上に樹脂層を形成する工程と、
前記樹脂層上に支持基板を張り合わせる工程を有し、
その後、前記犠牲層を除去することで前記インジウムリン基板と前記デバイス層とを分離する工程を行う
ことを特徴とする請求項1記載の半導体装置の製造方法。 - ガリウムヒ素基板上にメタモルフィックバッファ層を形成する工程と、
前記メタモルフィックバッファ層上に擬似格子整合もしくは格子整合する犠牲層を形成する工程と、
前記犠牲層上にデバイス層を形成する工程と、
前記犠牲層を除去することで前記メタモルフィックバッファ層と前記デバイス層とを分離する工程と
を備えたことを特徴とする半導体装置の製造方法。 - 前記犠牲層はアルミニウムヒ素層もしくはアルミニウムヒ素アンチモン層からなる
ことを特徴とする請求項9記載の半導体装置の製造方法。 - 前記犠牲層の少なくとも最上層をアルミニウムヒ素で形成する
ことを特徴とする請求項9記載の半導体装置の製造方法。 - 前記デバイス層を形成した後、
前記デバイス層に、デバイスを支持する支持基板を張り付ける工程を有し、
その後、前記犠牲層を除去することで前記ガリウムヒ素メタモルフィックバッファ層と前記デバイス層とを分離する工程を行う
ことを特徴とする請求項9記載の半導体装置の製造方法。 - 前記デバイス層を形成した後、
前記デバイス層にデバイスを形成する工程と、
前記デバイスを被覆する絶縁膜を形成する工程と、
前記絶縁膜に支持基板を張り合わせる工程を有し、
その後、前記支持基板を張り合わせた後に前記犠牲層を除去することで前記ガリウムヒ素基板上のメタモルフィックバッファ層と前記デバイス層とを分離する工程を行う
ことを特徴とする請求項9記載の半導体装置の製造方法。 - 前記デバイス層を形成した後、
前記デバイス層にデバイスを形成する工程と、
前記デバイスを被覆する絶縁膜を形成する工程と、
前記絶縁膜に前記デバイスに接続する電極を形成する工程と、
前記電極に支持基板を張り合わせる工程を有し、
その後、前記支持基板を張り合わせた後に前記犠牲層を除去することで前記ガリウムヒ素基板上のメタモルフィックバッファ層と前記デバイス層とを分離する工程を行う
ことを特徴とする請求項9記載の半導体装置の製造方法。 - 前記デバイス層を形成した後、
前記デバイス層にデバイスを形成する工程と、
前記デバイスを被覆する絶縁膜を形成する工程と、
前記絶縁膜上に樹脂層を形成する工程と、
前記樹脂層上に支持基板を張り合わせる工程を有し、
その後、前記支持基板を張り合わせた後に前記犠牲層を除去することで前記ガリウムヒ素基板上のメタモルフィックバッファ層と前記デバイス層とを分離する工程を行う
ことを特徴とする請求項9記載の半導体装置の製造方法。 - デバイス層を有する半導体装置であって、
前記デバイス層は、
インジウムリン基板上に擬似格子整合もしくは格子整合する犠牲層を形成する工程と、
前記犠牲層上に前記デバイス層を形成する工程と、
前記犠牲層を除去することで前記インジウムリン基板と前記デバイス層とを分離する工程とを有する半導体装置の製造方法を用いて形成されたものである
ことを特徴とする半導体装置。 - デバイス層を有する半導体装置であって、
前記デバイス層は、
ガリウムヒ素基板上にメタモルフィックバッファ層を形成する工程と、
前記メタモルフィックバッファ層上に擬似格子整合もしくは格子整合する犠牲層を形成する工程と、
前記犠牲層上に前記デバイス層を形成する工程と、
前記犠牲層を除去することで前記メタモルフィックバッファ層と前記デバイス層とを分離する工程とを有する半導体装置の製造方法を用いて形成されたものである
ことを特徴とする半導体装置。 - 半導体装置を有する電子機器において、
前記半導体装置は、
インジウムリン基板上に擬似格子整合もしくは格子整合する犠牲層を形成する工程と、
前記犠牲層上にデバイス層を形成する工程と、
前記犠牲層を除去することで前記インジウムリン基板と前記デバイス層とを分離する工程とを有する半導体装置の製造方法を用いて作製された前記デバイス層に形成されたものである
ことを特徴とする電子機器。 - 半導体装置を有する電子機器において、
前記半導体装置は、
ガリウムヒ素基板上にメタモルフィックバッファ層を形成する工程と、
前記メタモルフィックバッファ層上に擬似格子整合もしくは格子整合する犠牲層を形成する工程と、
前記犠牲層上にデバイス層を形成する工程と、
前記犠牲層を除去することで前記メタモルフィックバッファ層と前記デバイス層とを分離する工程とを有する半導体装置の製造方法を用いて作製された前記デバイス層に形成されたものである
ことを特徴とする電子機器。
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2007
- 2007-09-27 JP JP2007250647A patent/JP2008258563A/ja active Pending
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