CN103796449A - 高厚径比线路板镀孔塞孔的制作方法 - Google Patents
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Abstract
本发明公开了一种高厚径比线路板镀孔塞孔的制作方法，属于印刷线路板技术领域。该方法包括钻孔、沉铜、板镀、贴膜、开窗、镀孔、退膜、树脂塞孔工序；其中：贴膜工序中，对线路板整个板面贴干膜；开窗工序中，利用曝光、显影的方式将钻孔工序所钻的孔开窗露出，该开窗区域的孔径比钻孔工序所钻孔的孔径小0.025-0.20mm；镀孔工序中，控制电流密度为3-12ASF，电镀时间为70-280min。本发明通过在镀孔的孔口边缘覆盖一层干膜，使镀孔过程中不会在孔口水平位置镀上铜层，可以改善因高厚径比镀孔板件的镀通率较差所带来的孔口较小或堵死的现象，从而提高产品合格率以及降低树脂塞孔的难度。
Description
技术领域
本发明涉及一种印刷线路板的制作，特别是涉及一种高厚径比线路板镀孔塞孔的制作方法。
背景技术
随着电子信息技术的发展，电子产品也朝着轻型化、微小化、多功能化方向发展，这就对其主要支撑体——PCB（Printed Circuit Board,印刷线路板）提出了更高的要求，尤其随着HDI(High density interconnection,高密度互连)技术的发展，线宽及间距都将不可避免的往越来越小的趋势发展，因而产生许多新的PCB结构，如POFV（Plated over filled via,在塞孔后的孔上电镀）、Stack Via（叠孔）等，在此背景下内层埋孔、通孔等通常被要求填满从而增加布线密度，因此，树脂塞孔工艺应运而生，且随之塞孔板件的数量也在不断增多。
目前，树脂塞孔板件的制作方式主要有两种：一种是“负片、塞孔、减薄铜”工艺的叠加，此方法虽有利于电镀，但受到塞孔后磨板均匀性以及减薄铜均匀性的影响，最终会导致面铜均匀性较差，从而影响精细线路制作；另一种是“镀孔、塞孔”工艺的结合，该方法不会大幅度增加底铜的厚度，有利于制作精线细路。然而，镀孔相对于负片电镀而言，特别是针对高厚径比（厚径比≧12：1，其中，厚径比=板厚/最小孔径）板件，存在以下缺点：电镀面积小，电流参数较难控制。而这是由于电镀整流器在小电流输出时，精度较差，电流密度较难精确控制，从而使电镀铜厚与理论值相差较大造成的。而当厚径比较大，板面孔分布不均匀，存在孤立孔时，此类孤立孔电流密度相对较大，容易造成孔口铜较厚（如图1所示的狗骨现象）或孔口堵死现象。从而给后序塞孔带来困难以及树脂打磨过程中，孔口铜厚较厚，而出现打磨不净或者打磨漏基材的打磨不良现象。
发明内容
基于此，本发明的目的在于克服现有技术的缺陷，提供一种高厚径比线路板镀孔塞孔的制作方法，采用该制作方法，能够避免产生造成孔口铜较厚或孔口堵死现象，能够降低树脂塞孔的打磨难度。
为实现上述目的，本发明采取以下技术方案：
一种高厚径比线路板镀孔塞孔的制作方法，包括钻孔、沉铜板镀、贴膜、开窗、镀孔、退膜、树脂塞孔工序；其中：
贴膜工序中，对线路板整个板面贴干膜；
开窗工序中，利用曝光、显影的方式将钻孔工序所钻的孔开窗露出，该开窗区域的孔径比钻孔工序所钻孔的孔径小0.025-0.20mm；
镀孔工序中，控制电流密度为3-12ASF，电镀时间为70-280min。
本发明的高厚径比线路板镀孔塞孔的制作方法，在镀孔干膜开窗时，将干膜开窗区域的孔径设计为比需要进行镀孔处理的孔（简称镀孔）的孔径小，使干膜开窗区域的边缘与镀孔孔口边缘的距离为0.0125-0.10mm，在孔口边缘的铜上面覆盖一层干膜，从而在电镀过程中，孔口水平面上无法电镀到铜，使孔口较为平整，从而利于树脂塞孔及打磨树脂；并且，因为有干膜覆盖在孔口位置，电镀过程中，干膜会对孔口位置的电力线产生遮挡，从而有利于提高此类线路板的镀通率。但是，由于干膜的覆盖，使孔口的开口变小，可能会对孔内电镀药水交换产生影响，导致孔内电镀不良的问题，因此，本发明通过大量的研究，发现将开窗区域的孔径控制为比镀孔的孔径小0.025-0.2mm范围内，再配合以较小的电镀电流，能够克服孔口变小对电镀造成的不良影响，保证孔内铜层的电镀效果。
在其中一个实施例中，当需要进行镀孔处理的孔最小孔径≥0.25mm时，使用菲林对位曝光或激光直接成像；当需要进行镀孔处理的孔最小孔径＜0.25mm时，使用激光直接成像。由于菲林的对位能力为0.05mm，激光直接成像（LDI曝光）的对位能力为0.025mm，所以，当镀孔较大时，既可以使用菲林曝光，也可以使用激光直接成像；而当镀孔较小时，为了达到预定的对位精度，只能采用激光直接成像处理。
在其中一个实施例中，所述开窗工序中，开窗区域的孔径比钻孔工序所钻孔的孔径小0.05-0.10mm。将开窗区域控制在此范围内，能够获得更好的镀孔效果。
在其中一个实施例中，所述镀孔工序中，控制电流密度为5-8ASF，电镀时间为120-200min。将电镀参数控制在此范围内，能够获得更好的镀孔效果。
在其中一个实施例中，所述钻孔工序之后，还包括烘板工序；该烘板方法为在150-180℃下烘烤120-180min。根据板件使用的材料不同，选择不同的烘板温度。例如，低Tg的板材在150℃烘板；高Tg及高频板材在180℃烘板。通过烘板可减小钻孔带来的机械应力，进一步提高孔位精度，从而提高后序工序曝光时的对位效果。
在其中一个实施例中，所述钻孔工序中，将孔位精度控制在±2mil以内，CPK≥1.33。CPK为Complex Process Capability index的缩写,是指工序在一定时间里，处于控制状态(稳定状态)下的实际加工能力，用于对精度级别进行限制。将钻孔的孔位精度控制在上述范围内，可以确保干膜开窗区域与镀孔孔位之间的对位关系，保证每一个镀孔的孔口边缘均有干膜覆盖。
在其中一个实施例中，所述树脂塞孔工序中，控制油墨压力为≧3.5bar，夹头压力为4-5bar，移动速度为6-10mm/s，真空为0.75-0.85bar。对于高厚径比（厚径比≥12：1）线路板的树脂塞孔，采用上述塞孔参数，能够获得更好的塞孔效果。
在其中一个实施例中，所述沉铜板镀工序中，先以化学沉铜的方式，在钻孔工序所钻孔内沉积0.5-0.8μm厚的铜层，再对线路板全板电镀5-8μm厚的铜层。这样在孔中电镀一定的铜层，为后序镀孔打下底铜基础，防止后序工序的微蚀工卡将孔铜蚀刻掉，而无法加厚铜。
与现有技术相比，本发明具有以下有益效果：
本发明的一种高厚径比线路板镀孔塞孔的制作方法，通过在镀孔的孔口边缘覆盖一层干膜，使镀孔过程中不会在孔口水平位置镀上铜层，孔口水平面上的铜厚即为底铜厚度，从而降低树脂塞孔的打磨难度；并且可以改善因高厚径比镀孔板件的镀通率较差所带来的孔口较小或堵死的现象，从而提高产品合格率以及降低树脂塞孔的难度。同时，采用该制作方法制备线路板，可以避免减薄铜工艺，从而降低板面露基材的风险以及减小板面表铜极差，有利于制作精细线路。
附图说明
图1为常规技术中出现的狗骨现象示意图；
图2为实施例1中开窗工序之后镀孔区域示意图。
其中：1.孔口边缘；2.干膜。
具体实施方式
以下结合附图和具体实施例来详细说明本发明。
实施例1
一种高厚径比线路板镀孔塞孔的制作方法，用于制备厚度为4mm，最小镀孔孔径为0.25mm的线路板，其厚径比为16：1。该制作方法包括前工序和钻孔、沉铜、板镀、贴膜、开窗、镀孔、退膜、树脂塞孔工序；其中：
钻孔工序中，按照常规工艺参数进行钻孔。经测量，孔位精度为2mil，此时CPK为0.56，随后进行去毛刺处理，除去孔内的粉尘和铜屑。
沉铜板镀工序中，先以化学沉铜的方式，在需要进行镀孔处理的孔内沉积0.5-0.8μm厚的铜层，作为后续电镀的导电层，再控制电流密度为10ASF电镀时间为30min，对线路板全板电镀5-8μm厚的铜层。
贴膜工序中，采用贴膜压力为55PSI，贴膜温度为110℃；贴膜速度为1.2mm/min的贴膜参数，对线路板整个板面贴干膜。
开窗工序中，利用曝光、显影的方式将需要进行镀孔处理的孔在干膜2开窗露出。本实施例中，最小的镀孔孔径为0.25mm，使用菲林对位曝光，且使该开窗区域的孔径比需要进行镀孔处理的孔的孔径小0.1mm，即开窗区域边缘与孔口边缘1之间的距离为0.05mm。其中，菲林曝光能级为7-9级。曝光之后进行显影，露出需要进行镀孔处理的孔，显影前做显影点测试，显影点为60%，显影速度为2.6m/min。
镀孔工序中，控制电流密度为8ASF，电镀时间为100min，将孔内铜加厚。
退膜工序中，按照常规退膜工艺，以1.8m/min的速度退膜。
树脂塞孔工序中，控制油墨压力为3bar，夹头压力为3.5bar，移动速度为11mm/s，真空为0.85bar。
随后按照常规工艺制作，得到线路板A。
实施例2
本实施例的一种高厚径比线路板镀孔塞孔的制作方法，用于制备厚度为4mm，最小镀孔孔径为0.25mm的线路板，其厚径比为16：1。该制作方法与实施例1的制作方法基本相同，区别在于：
钻孔工序中，将孔位精度控制在±2mil，CPK为1.4。
树脂塞孔工序中，控制油墨压力为4bar，夹头压力为4.5bar，移动速度为6mm/s，真空为0.8bar。
以本实施例的制作方法制备得到线路板B。
实施例3
本实施例的一种高厚径比线路板镀孔塞孔的制作方法，用于制备厚度为4mm，最小镀孔孔径为0.25mm的线路板，其厚径比为16：1。该制作方法与实施例2的制作方法基本相同，区别在于：
钻孔工序之后，还包括烘板工序；由于选用的是低Tg板材，该烘板方法为在150℃下烘烤120min。
树脂塞孔工序中，控制油墨压力为3.5bar，夹头压力为4bar，移动速度为6mm/s，真空为0.75bar。
以本实施例的制作方法制备得到线路板C。
实施例4
本实施例的一种高厚径比线路板镀孔塞孔的制作方法，用于制备厚度为4mm，最小镀孔孔径为0.25mm的线路板，其厚径比为16：1。该制作方法与实施例3的制作方法基本相同，区别在于：
钻孔工序之后，还包括烘板工序；由于选用的是高Tg板材，该烘板方法为在180℃下烘烤180min。
所述退膜工序之后，还包括树脂塞孔工序。该树脂塞孔工序中，控制油墨压力为4.5bar，夹头压力为5bar，移动速度为8mm/s，真空为0.85bar。
以本实施例的制作方法制备得到线路板D。
实施例5
本实施例的一种高厚径比线路板镀孔塞孔的制作方法，用于制备厚度为4mm，最小镀孔孔径为0.3mm的线路板，其厚径比为13.3：1。该制作方法与实施例3的制作方法基本相同，区别在于：
开窗工序中，本实施例中，最小的镀孔孔径为0.3mm，使用菲林对位曝光，且使该开窗区域的孔径比需要进行镀孔处理的孔的孔径小0.2mm，即开窗区域边缘与孔口边缘之间的距离为0.1mm。
以本实施例的制作方法制备得到线路板E。
实施例6
本实施例的一种高厚径比线路板镀孔塞孔的制作方法，用于制备厚度为4mm，最小镀孔孔径为0.3mm的线路板，其厚径比为13.3：1。该制作方法与实施例3的制作方法基本相同，区别在于：
开窗工序中，本实施例中，使用LDI曝光（激光直接成像），且使该开窗区域的孔径比钻孔工序所钻孔的孔径小0.025mm，即开窗单边比需要进行镀孔处理的孔孔径小0.0125mm。
以本实施例的制作方法制备得到线路板F。
实施例7
本实施例的一种高厚径比线路板镀孔塞孔的制作方法，用于制备厚度为4mm，最小镀孔孔径为0.15mm的线路板，其厚径比为26.6：1。该制作方法与实施例4的制作方法基本相同，区别在于：
钻孔工序中，将孔位精度控制为±2mil以内，此时CPK为1.38。
钻孔工序之后，还包括烘板工序；该烘板方法为在150℃下烘烤120min。
开窗工序中，在本实施例中，最小的镀孔孔径为0.15mm，使用LDI曝光（激光直接成像），且使该开窗区域的孔径比钻孔工序所钻孔的孔径小0.05mm，即开窗单边比需要进行镀孔处理的孔孔径小0.025mm。
镀孔工序中，控制电流密度为12ASF，电镀时间为70min。
以本实施例的制作方法制备得到线路板G。
实施例8
本实施例的一种高厚径比线路板镀孔塞孔的制作方法，用于制备厚度为4mm，最小镀孔孔径为0.15mm的线路板，其厚径比为26.6：1。该制作方法与实施例5的制作方法基本相同，区别在于：
镀孔工序中，控制电流密度为3ASF，电镀时间为280min。
以本实施例的制作方法制备得到线路板H。
实施例9
本实施例的一种高厚径比线路板镀孔塞孔的制作方法，用于制备厚度为4mm，最小镀孔孔径为0.15mm的线路板，其厚径比为26.6：1。该制作方法与实施例5的制作方法基本相同，区别在于：
镀孔工序中，控制电流密度为5ASF，电镀时间为200min。
以本实施例的制作方法制备得到线路板I。
对比例1
本实施例的一种高厚径比线路板镀孔塞孔的制作方法与实施例1的制作方法基本相同，区别在于：
开窗工序中，将开窗区域的孔径设置为与镀孔的孔径一致。
以本实施例的制作方法制备得到线路板J。
对比例2
本实施例的一种高厚径比线路板镀孔塞孔的制作方法与实施例5的制作方法基本相同，区别在于：
开窗工序中，使该开窗区域的孔径比需要进行镀孔处理的孔的孔径小0.25mm，即开窗单边比需要进行镀孔处理的孔孔径单边小0.125mm。
镀孔工序中，控制电流密度为3ASF，电镀时间为280min，进行镀孔。
以本实施例的制作方法制备得到线路板K。
对比例3
本实施例的一种高厚径比线路板镀孔塞孔的制作方法与实施例1的制作方法基本相同，区别在于：
镀孔工序中，控制电流密度按常规的电流密度15ASF，电镀时间为60min，进行镀孔。
以本实施例的制作方法制备得到线路板L。
试验例
一、镀孔效果对比。
将上述实施例1-9及对比例1-3制备得到的线路板进行性能考察，考察其孔口位置是否具有孔口铜层变厚或孔口堵死现象，并同时观察镀孔内的铜层电镀效果，是否产生镀通率低以及孔铜不足的等问题。结果如下表1所示。
表1镀孔效果对比
| 线路板 | 总板数 | 平均镀通率 | 孔内铜层不良比例 | 废板率 |
| A | 10 | 87.5% | 5 | 50% |
| B | 10 | 85% | 2 | 20% |
| C | 10 | 87.5% | 0 | 0% |
| D | 10 | 85% | 0 | 0% |
| E | 10 | 90% | 1 | 10% |
| F | 10 | 92.5% | 1 | 10% |
| G | 10 | 50.5% | 0 | 0% |
| H | 10 | 65% | 0 | 0% |
| I | 10 | 55.6% | 0 | 0% |
| J | 10 | 89.5% | 8 | 80% |
| K | 10 | 孔铜不足 | 10 | 100% |
| L | 10 | 孔口堵死 | 10 | 100% |
由上表1可见，实施例1-9制备得到的线路板A-I，由于干膜对孔口边缘的覆盖，其孔口铜层变厚或堵死的比例较低，镀通率较高，孔内铜层不良的比例较低，废板率低于对比例1，在对比例1中，因为干膜不覆盖孔口边缘，线路板J的孔内铜层不良比例是最高的。而对比例2中，由于干膜覆盖过多，影响了镀孔时电镀药水的交换，即便使用小电流进行电镀，也不能克服药水交换不良产生的问题，使线路板K孔内孔铜不足，孔内铜层不良率高，废板率为100%。
在实施例1-6制备得到的线路板A-F中，线路板B由于对钻孔精度进行了控制，干膜开孔的对位精度得到了改善，因此线路板B的孔内铜层不良比例低于线路板A。进一步的，由于线路板C-D的制备方法中增加了烘板工序，减小了钻孔带来的机械应力，进一步提高孔位精度，从而使干膜开孔的对位精度得到了进一步的改善，因此线路板C-D的孔内铜层不良比例低于线路板B。并且线路板C-D选用的干膜覆盖范围较佳，其孔内铜层不良比例也低于线路板E-F。
实施例1-9制备得到的线路板A-I，由于采用了适合的镀孔条件，其镀通率均较好，而在对比例3中，虽然干膜对孔口边缘的覆盖与实施例1一致，但是没有配合合适的镀孔条件，该方法制备的线路板L孔口堵死，废板率为100%。
当镀孔的厚径比特别高，如线路板G-I中的26.6：1时，从上表1中可以看出，选用较小的电流密度，配合较大的电镀时间，如线路板H，能获得较高的镀通率，但是较长的电镀时间不利于生产线的产能，在实际生产中，需要综合考虑镀通率和产能来选择电镀参数。
二、树脂塞孔效果对比。
将上述实施例1-4制备得到的线路板进行性能考察，观察树脂塞孔的效果，主要表现在塞孔不良以及打磨后孔口铜层断裂等缺陷，其结果如下表2所示。
表2树脂塞孔效果对比
| 线路板 | 总板数 | 塞孔不良 | 打磨不良 |
| A | 10 | 6 | 5 |
| B | 10 | 0 | 0 |
| C | 10 | 1 | 1 |
| D | 10 | 0 | 0 |
由上表2可见，实施例2-4制备的线路板B、C、D，采用了较好的树脂塞孔条件，能够获得更好的树脂塞孔效果。并且当真空越大，油墨压力越大时，能有更好的塞孔效果，但会造成塞孔树脂的浪费，因此在实际生产时，需要综合考虑塞孔效果和树脂成本来选择塞孔参数。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对本发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。
Claims (8)
1.一种高厚径比线路板镀孔塞孔的制作方法，其特征在于，包括钻孔、沉铜、板镀、贴膜、开窗、镀孔、退膜、树脂塞孔工序；其中：
贴膜工序中，对线路板整个板面贴干膜；
开窗工序中，利用曝光、显影的方式将钻孔工序所钻的孔开窗露出，该开窗区域的孔径比钻孔工序所钻孔的孔径小0.025-0.20mm；
镀孔工序中，控制电流密度为3-12ASF，电镀时间为70-280min。
2.根据权利要求1所述的高厚径比线路板镀孔塞孔的制作方法，其特征在于，当需要进行镀孔处理的孔最小孔径≥0.25mm时，使用菲林对位曝光或激光直接成像，当需要进行镀孔处理的孔最小孔径＜0.25mm时，使用激光直接成像。
3.根据权利要求1所述的高厚径比线路板镀孔塞孔的制作方法，其特征在于，所述开窗工序中，开窗区域的孔径比钻孔工序所钻孔的孔径小0.05-0.10mm。
4.根据权利要求1所述的高厚径比线路板镀孔塞孔的制作方法，其特征在于，所述镀孔工序中，控制电流密度为5-8ASF，电镀时间为120-200min。
5.根据权利要求1所述的高厚径比线路板镀孔塞孔的制作方法，其特征在于，所述钻孔工序之后，还包括烘板工序；该烘板方法为在150-180℃下烘烤120-180min。
6.根据权利要求1所述的高厚径比线路板镀孔塞孔的制作方法，其特征在于，所述钻孔工序中，孔位精度控制要求为孔位偏差在±2mil以内，CPK≥1.33。
7.根据权利要求1所述的高厚径比线路板镀孔塞孔的制作方法，其特征在于，所述树脂塞孔工序中，控制油墨压力为≧3.5bar，夹头压力为4-5bar，移动速度为6-10mm/s，真空为0.75-0.85bar。
8.根据权利要求1所述的高厚径比线路板镀孔塞孔的制作方法，其特征在于，所述沉铜板镀工序中，先以化学沉铜的方式，在钻孔工序所钻的孔内沉积0.5-0.8μm厚的铜层，再对线路板全板电镀5-8μm厚的铜层。
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Denomination of invention: Method for manufacturing high-thickness-to-diameter-ratio circuit board plated filled via hole Effective date of registration: 20190807 Granted publication date: 20160921 Pledgee: Guangzhou Kaide Finance Leasing Co.,Ltd. Pledgor: GUANGZHOU FASTPRINT CIRCUIT TECH Co.,Ltd.|SHENZHEN FASTPRINT CIRCUIT TECH Co.,Ltd.|YIXING SILICON VALLEY ELECTRONICS TECH Co.,Ltd. Registration number: Y2019990000032 |
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