CN103620767B - 微电子器件封装及其形成方法 - Google Patents

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Abstract

本公开内容涉及制造微电子器件封装的领域，并且更具体地，涉及具有内建无凹凸层（BBUL）设计的微电子器件封装，其中，将至少一个次级器件设置在微电子器件封装的微电子器件的厚度（即，z方向或z高度）内。

Description

微电子器件封装及其形成方法
背景
本说明书的实施例总体涉及微电子器件封装设计领域，并且更具体地，涉及具有内建无凹凸层(BBUL)设计的微电子器件封装。
附图说明
在说明书的结束部分具体指出并且明确主张了本公开内容的主题。通过结合附图给出的下述说明和所附权利要求，本公开内容的上述和其它特征将变得更为充分明显。应当理解，附图只是描绘了根据本公开内容的几个实施例，并因此不应将其视为限定其范围。通过采用附图以附加的特定性和细节描述了本公开内容，从而能够更加容易地来确定本公开内容的优点，其中：
图1-13示出了根据本说明书的一个实施例的用于形成具有表面安装器件侧次级器件的内建无凹凸层无芯(BBUL-C)微电子封装的过程的侧视截面图。
图14-25示出了根据本说明书的另一实施例的形成具有嵌入器件侧次级器件的内建无凹凸层无芯(BBUL-C)微电子封装的过程的侧视截面图。
图26-37示出了根据本说明书的又一实施例的形成具有嵌入器件侧次级器件的内建无凹凸层无芯(BBUL-C)微电子封装的过程的侧视截面图。
具体实施方式
在下述具体描述中将参考附图，以说明的方式示出了可以实践所要求保护的主题的具体实施例。将充分细节地描述这些实施例，从而使本领域技术人员能够实践所述主题。应当理解，尽管各个实施例是不同的，但是未必是相互排斥的。例如，在不背离所主张的主题的精神和范围的情况下，可以在其它实施例中实施在文中结合某一实施例描述的特定特征、结构或特性。在本说明书中提及“一个实施例”或“实施例”是指在本发明所包含的至少一种实现中包括结合所述实施例描述的具体特征、结构或特性。因此，短语“一个实施例”或“在实施例中”的使用未必是指相同的实施例。此外，应当理解，在不背离所主张的主题的精神和范围的情况下可以对所公开的每一实施例中的各个元件的位置和布置做出修改。因此，不应从限定的意义上考虑下述详细说明，并且所述主题的范围仅由所附权利要求来限定，其中，要连同所附权利要求享有权利的全部等价体对所附权利要求的范围加以合适的解释。在附图中，几幅图中的类似附图标记表示相同或类似的元件或功能，而且其中描绘的元件未必是相互按比例绘制的，相反可能使个体元件放大或缩小，以便使所述元件在本说明书的语境下更易于理解。
本说明书的实施例涉及制造微电子器件封装领域，并更具体地，涉及具有内建无凹凸层（BBUL）设计的微电子器件封装，其中，将至少一个次级器件（secondary device）（例如，电容器、微机电器件（例如，加速度计、射频开关等）、GPS器件、无源器件等）设置在微电子器件封装的微电子器件的厚度（即z方向或z高度）内。在本说明书的一些实施例中，可以采用相对较厚的介电材料（例如，可光定义的光致抗蚀剂材料）创建开口或空腔结构，其中，可以将微电子器件和部件安装到该开口或空腔内。这种相对较厚的介电材料空腔的使用能够实现以下封装架构，即，可允许在不牺牲z高度（即厚度）约束条件的情况下对各种器件侧次级器件进行表面安装或嵌入。此外，本说明书的实施例可以允许微电子器件背面处于器件侧次级器件之上，从而使散热器可以直接接触微电子器件背面，或者可以使额外的器件（例如，存储器、逻辑等）通过硅通孔附着到微电子器件背面。
图1-13示出了用于形成具有表面安装器件侧次级器件的内建无凹凸层无芯（BBUL-C）微电子封装的过程的实施例的截面图。如图1所示，可以提供载体100。所示载体100可以是铜层压衬底，其包括设置在两个相对的铜脱模层（即，第一铜脱模层104和第二铜脱模层104'）之间的粘合材料106，其中，两个相对的铜层（即，第一铜层102和第二铜层102'）与它们的相应铜脱模层（即，第一铜脱模层104和第二铜脱模层104'）相邻接并且与该粘合材料106的一部分相邻接，其中，该第一铜层102的外表面界定了载体100的第一表面108，并且该第二铜层102'的外表面界定了载体 100的第二表面108'。该粘合材料106可以是任何合适的材料，其包括但不限于环氧树脂材料。应当理解，尽管与粘合材料106层压的层被具体地标识为铜层（即，铜层和铜脱模层），但是本发明不限于此，因为这些层可以由任何合适的材料来构成。
如图2所示，可以在载体第一表面108上形成诸如光致抗蚀剂材料的第一牺牲材料层110，并可以在载体第二表面108'上形成诸如光致抗蚀剂材料的第二牺牲材料层110'。如图3所示，可以在第一牺牲材料层110上形成诸如金属箔（例如，铜箔）的第一保护层120，并可以在第二牺牲材料层110'上形成诸如金属箔（例如，铜箔）的第二保护层120'。可以通过本领域任何已知技术来形成第一牺牲材料层110和第二牺牲材料层110'，该已知技术包括但不限于旋涂、干燥光学膜层压以及化学气相淀积。可以通过本领域任何已知技术来形成第一保护层120和第二保护层120'，该已知技术包括但不限于淀积和箔层压。在一个实施例中，可以将第一和第二牺牲材料层110以及第二牺牲材料层110'淀积到大约300μm与600μm之间的厚度。
如图4所示，可以在保护层上形成次级器件焊盘。如图所示，可以在第一保护层120上形成第一次级器件焊盘124a和第二次级器件焊盘124b，并且可以在第二保护层120'上形成第三次级器件焊盘124a'和第四次级器件焊盘124b'。可以将金属化层（即，元件122a、122b、122a'和122b'）设置在它们相应的保护层（即，元件120和120'）与它们相应的次级器件焊盘（例如，元件124a、124b、124a'和124b'）之间。接下来将更加详细地讨论金属化层（即，元件122a、122b、122a'和122b'）。如图4所示，如本领域技术人员所能理解的，还可以在伴随形成次级器件焊盘（例如，元件124a、124b、124a'和124b'）的同时，在保护层（例如，元件120和120'）上形成层叠封装（package-on-package）（PoP）焊盘。图4示出了还可以在第一保护层120上形成第一层叠封装焊盘128a和第二层叠封装焊盘128b，并且可以在第二保护层120'形成第三层叠封装焊盘128a'和第四层叠封装焊盘128b'。还可以将金属化层（即，元件126a、126b、126a'和126b'）设置到它们相应的保护层（例如，元件120和120'）与它们相应的层叠封装焊盘（例如，元件128a、128b、128a'和128b'）之间。如本领域技术人员应当理解，可以采用层叠封装焊盘在堆叠（例如，其被称为3D堆叠）的z方向上 在微电子器件封装之间形成连接，而不需要贯穿硅的通孔。可以通过本领域任何已知技术（包括淀积、光刻和蚀刻）形成次级器件焊盘和层叠封装焊盘。
如图5所示，可以形成贯穿第一保护层120的开口132，以暴露出第一牺牲材料层110的一部分，并可以同时在第二保护层120'中形成开口132'，以暴露出第二牺牲材料层110'的一部分。可以通过本领域任何已知技术来形成第一保护层开口132和第二保护层开口132'，该已知技术包括但不限于光刻图案化和蚀刻。应当理解，第一牺牲材料层110和第二牺牲材料层110'可以在第一保护层开口132和第二保护层开口132'的形成期间用作蚀刻停止层。
如图6所示，可以采用第一保护层120作为掩模来形成贯穿第一牺牲材料层110的开口134，以暴露出载体第一表面108的一部分。可以同时采用第二保护层作为掩模形成贯穿第二牺牲材料层110'的开口134'，以暴露出载体第二表面108'的一部分。可以通过本领域任何已知技术来形成第一牺牲材料层开口134和第二牺牲材料层开口134'，该已知技术包括但不限于光刻工艺以及湿法或干法蚀刻，其中，第一铜层102和第二铜层102'可以用作蚀刻停止层。
如图7所示，可以采用粘合材料144使第一微电子器件142通过其背面150附着至在第一牺牲材料层开口134内的载体第一表面108。第一微电子器件142可以具有在其活性表面148上的至少一个接触连接盘（被示为元件146a和146b）。可以采用粘合材料144'使第二微电子器件142'通过其背面150'附着至在第二牺牲材料层开口134'内的载体第二表面108'。第二微电子器件142'可以具有在其活性表面148'上的至少一个接触连接盘（被示为元件146a'和146b'）。第一微电子器件142和第二微电子器件142’可以是任何期望的器件，其包括但不限于微处理器（单芯或多芯）、存储器件、芯片组、图形器件或者专用集成电路等。粘合材料144和144'可以是任何合适的材料，其包括但不限于裸片背面膜。
如图8所示，可以在第一微电子器件142、第一保护层120、第一层叠封装焊盘128a、第二层叠封装128b、第一次级器件焊盘124a和第二次级器件焊盘124b上形成第一介电层152。同时，可以在第二微电子器件142'、 第二保护层120'、第三层叠封装焊盘128a'、第四层叠封装焊盘128b'、第三次级器件焊盘124a'和第四次级器件焊盘124b'上形成第二介电层152'。同样如图8所示，可以在第一介电层152中形成多个开口154，以暴露出每一开口154的相应下列中的至少一部分：第一微电子器件接触连接盘146a和146b、第一层叠封装焊盘128a、第二层叠封装焊盘128b、第一次级器件焊盘124a以及第二次级器件焊盘124b。还可以同时在该第二介电层152'中形成多个开口154'，以暴露出每一开口154'的相应下列中的至少一部分：第二微电子器件接触连接盘146a'和146b'、第三层叠封装焊盘128a'、第四层叠封装焊盘128b'、第三次级器件焊盘124a'以及第四次级器件焊盘124b'。在一个实施例中，第一介电层152和第二介电层152'可以包括填充了二氧化硅的环氧树脂，例如，可从日本的Ajinomoto Fine-Techno公司、1-2Suzuki-cho、Kawasaki-ku、Kawasaki-shi、210-0801得到的内建膜（例如，Ajinomoto ABF-GX13、Ajinomoto GX92等）。可以通过本领域任何已知技术来形成开口154和154'，该已知技术包括但不限于激光或离子钻孔、蚀刻等。
如图9所示，可以通过本领域任何已知技术将诸如铜、铝、银、金及其合金的导电材料设置在开口154内，以形成第一微电子器件接触连接盘第一导电通孔166a、第一微电子器件接触连接盘第二导电通孔166b、第一层叠封装焊盘导电通孔162a、第二层叠封装焊盘导电通孔162b、第一次级器件焊盘导电通孔164a以及第二次级器件焊盘导电通孔164b。同时，还可以将导电材料设置在开口154'内，以形成第二微电子器件接触连接盘第一导电通孔166a'、第二微电子器件接触连接盘第二导电通孔166b'、第三层叠封装焊盘导电通孔162a'、第四层叠封装焊盘导电通孔162b'、第三次级器件焊盘导电通孔164a'以及第四次级器件焊盘导电通孔164b'。如图9进一步所示的，可以形成导电迹线，以电连接各个导电通孔。如图所示，可以形成第一导电迹线168a，以将第一次级器件焊盘导电通孔164a和第一微电子器件接触连接盘第一导电通孔166a电连接，并且可以形成第二导电迹线168b，以将第二次级器件焊盘导电通孔164b和第一微电子器件接触连接盘第二导电通孔166b电连接。此外，可以形成第三导电迹线168a'，以将第三次级器件焊盘导电通孔164a'和第二微电子器件接触连接盘第一导电通孔166a'电 连接，并且可以形成第四导电迹线168b'，以将第四次级器件焊盘导电通孔164b'和第二微电子器件接触连接盘第二导电通孔166b'电连接。因此，各导电通孔和导电迹线的连接在次级器件焊盘与微电子器件之间形成导电通路。导电迹线（例如，元件168a、168b、168a'和168b'）可以是任何合适的导电材料，其包括但不限于铜、铝、银、金及其合金。
应当理解，可以构建额外的介电层、导电通孔和导电迹线，以形成期望数量的层。一旦形成了期望数量的层，就可以形成外层，例如，玻璃布层。如图9所示，可以在第一介电层152上形成第一外层172，并可以在第二介电层152'上形成第二外层172'。可以采用外层（即，第一外层172和第二外层172'）设计微电子封装中的内在挠曲/应力，这是本领域技术人员所能够理解的。
因此，可以采用去板（depaneling）工艺使形成于载体第一表面108和载体第二表面108'上的结构相互分离。图10示出了在去板之后在载体第一表面108上形成的结构。如图11所示，可以例如通过等离子灰化或溶剂释放来去除第一牺牲材料层110，这是本领域技术人员能够理解的。还可以通过本领域任何合适的已知技术来去除保护层120，也如图11所示。如图12所示，可以例如通过等离子灰化或者化学溶解将粘合层144从第一微电子器件142去除，以形成微电子器件封装180。应当理解，如果采用等离子灰化去除第一牺牲材料层110，则也可以在单个等离子灰化步骤中去除粘合层144。
随后，可以使至少一个次级器件附着到次级器件焊盘。如图13所示，可以采用金属化层122a将第一次级器件174a附着到第一次级器件焊盘124a，并可以采用金属化层122b将第二次级器件174b附着到第二次级器件焊盘124b。从图13可以看出，图1-13的过程可以得到设置在第一微电子器件142的厚度T内（即，在第一微电子器件活性表面148和第一微电子器件背面150之间）的次级器件（例如，元件174a和174b）。
图14-25示出了用于形成具有嵌入器件侧次级器件的内建无凹凸层无芯（BBUL-C）微电子封装的过程的另一实施例的截面图。如图14所示，可以提供诸如图1的载体100的载体，并且可以在载体上形成至少一个支座（stand-off）。如图所示，可以在载体第一表面108上形成第一支座202a 和第二支座202b，并可以在载体第二表面108'上形成第三支座202a'和第四支座202b'。支座（例如，元件202a、202b、202a'和202b'）可以由任何合适的材料（包括但不限于铜）来形成。
如图15所示，可以在载体第一表面108上以及在第一支座202a和第二支座202b之上形成诸如光致抗蚀剂材料的第一牺牲材料层210，并且可以在载体第二表面108'上以及在第三支座202a'和第四支座202b'之上形成诸如光致抗蚀剂材料的第二牺牲材料层210'。如图16所示，可以在第一牺牲材料层210上形成第一保护层220，并可以在第二牺牲材料层210'上形成诸如金属箔的第二保护层220'。可以通过本领域任何已知技术来形成第一牺牲材料层210和第二牺牲材料层210'，所述已知技术包括但不限于旋涂、干燥光学膜层压以及化学气相淀积。可以通过本领域任何已知技术来形成第一保护层220和第二保护层220'，该已知技术包括但不限于淀积和箔层压。在一个实施例中，可以将第一牺牲材料层210以及第二牺牲材料层210'淀积到大约300μm和600μm之间的厚度。
如图17所示，可以形成贯穿第一保护层220的开口232，以暴露出第一牺牲材料层210的一部分，并且可以同时在第二保护层220'中形成开口232'，以暴露出第二牺牲材料层210'的一部分。可以通过本领域任何已知技术来形成第一保护层开口232和第二保护层开口232'，所述已知技术包括但不限于光刻图案化和蚀刻。应当理解，第一牺牲材料层210和第二牺牲材料层210'可以在第一保护层开口232和第二保护层开口232'的形成期间用作蚀刻停止层。
如图18所示，可以采用第一保护层220作为掩模形成贯穿第一牺牲材料层210的开口234，以暴露出第一支座202a、第二支座202b、以及载体第一表面108的一部分。同时，采用第二保护层作为掩模形成贯穿第二牺牲材料层210'的开口234'，以暴露出第三支座202a'、第四支座202b'、以及载体第二表面108'的一部分。可以通过本领域任何已知技术来形成第一牺牲材料层开口234和第二牺牲材料层开口234'，该已知技术包括但不限于光刻法，其中，第一铜层102和第二铜层102'可以用作蚀刻停止层。
如图19所示，可以在保护层（例如，元件220和220'）上形成层叠封装（PoP）焊盘。图19示出了形成在第一保护层220上的第一层叠封装焊 盘228a和第二层叠封装焊盘228b以及形成在第二保护层220'上的第三层叠封装焊盘228a'和第四层叠封装焊盘228b'。还可以将金属化层（即，元件226a、226b、226a'和226b'）设置在它们相应的保护层（例如，元件220和220'）与它们相应的层叠封装焊盘（例如，元件228a、228b、228a'和228b'）之间。本领域技术人员应当理解，可以采用层叠封装焊盘在堆叠（例如，其被称为3D堆叠）的z方向上的微电子器件封装之间形成连接，而不需要贯穿硅的通孔。可以通过本领域任何已知技术（包括淀积、光刻图案化和蚀刻）来形成层叠封装焊盘。
如图20所示，可以采用粘合材料244使第一微电子器件242通过其背面附着至在第一牺牲材料层开口234内的载体第一表面108。第一微电子器件242可以具有在其活性表面248上的至少一个接触连接盘（被示为元件246a和246b）。可以采用粘合材料244'使第二微电子器件242'通过背面250'附着到在第二牺牲材料层开口234'内的载体第二表面108'。第二微电子器件242'可以具有在其活性表面248'上的至少一个接触连接盘（被示为元件246a'和246b'）。第一微电子器件242和第二微电子器件242'可以是任何期望的器件，其包括但不限于微处理器（单芯或多芯）、存储器件、芯片组、图形器件、专用集成电路等。粘合材料244和244'可以是任何合适的材料，其包括但不限于裸片背面膜。
随后，可以使至少一个次级器件附着到相应的支座。如图21所示，可以采用粘合材料276a将第一次级器件274a附着到第一支座202a，可以采用粘合材料276b将第二次级器件274b附着到第二支座202b，可以采用粘合材料276a'将第三次级器件274a'附着到第三支座202a'，并可以采用粘合材料276b'将第四次级器件274b'附着到第四支座202b'。
如图22所示，可以在第一微电子器件242、第一保护层220、第一层叠封装焊盘228a、第二层叠封装焊盘228b、第一次级器件274a和第二次级器件274b上形成第一介电层252。同时，可以在第二微电子器件242'、第二保护层220'、第三层叠封装焊盘228a'、第四层叠封装焊盘228b'、第三次级器件274a'和第四次级器件274b'上形成第二介电层252'。还如图22所示，可以在第一介电层252中形成多个开口254，以暴露出每一开口254的相应下列中的至少一部分：第一微电子器件接触连接盘246a和246b、第一层叠 封装焊盘228a、第二层叠封装焊盘228b、第一次级器件274a和第二次级器件274b。同时，可以在第二介电层252'中形成多个开口254'，以暴露出每一开口254'的相应下列中的至少一部分：第二微电子器件接触连接盘246a'和246b'、第三层叠封装焊盘228a'、第四层叠封装焊盘228b'、第三次级器件274a'和第四次级器件274b'。在一个实施例中，第一介电层252和第二介电层252'可以包括填充了二氧化硅的环氧树脂。可以通过本领域任何已知技术来形成开口254和254'，该已知技术包括但不限于激光钻孔、离子钻孔、蚀刻等。
如图23所示，可以通过本领域任何已知技术将导电材料设置在第一介电层开口254内（参见图22），以形成第一微电子器件接触连接盘第一导电通孔266a、第一微电子器件接触连接盘第二导电通孔266b、第一层叠封装焊盘导电通孔262a、第二层叠封装焊盘导电通孔262b、第一次级器件第一导电通孔2641a、第一次级器件第二导电通孔2642a、第二次级器件第一导电通孔2641b、以及第二次级器件第二导电通孔2642b。同时，还可以将导电材料设置在第二介电层开口254'内，以形成第二微电子器件接触连接盘第一导电通孔266a'、第二微电子器件接触连接盘第二导电通孔266b'、第三层叠封装焊盘导电通孔262a'、第四层叠封装焊盘导电通孔262b'、第三次级器件第一导电通孔2641a'、第三次级器件第二导电通孔2642a'、第四次级器件第一导电通孔2641b'和第四次级器件第二导电通孔2642b'。如图23进一步所示，可以形成导电迹线，以电连接各个导电通孔。如图所示，可以形成第一导电迹线268a，以将第一次级器件第一导电通孔2641a和第一次级器件第二导电通孔2642a中的至少之一与第一微电子器件接触连接盘第一导电通孔266a电连接。可以形成第二导电迹线268b，以将第二次级器件第一导电通孔2641b和第二次级器件第二导电通孔2642b的至少之一与第一微电子器件接触连接盘第二导电通孔266b电连接。此外，可以形成第三导电迹线268a'，以将第三次级器件第一导电通孔2641a'和第三次级器件第二导电通孔2642a'中的至少之一与第二微电子器件接触连接盘第一导电通孔266a'电连接。可以形成第四导电迹线268b'，以将第四次级器件第一导电通孔2641b'和第四次级器件第二导电通孔2642b'中的至少之一与第二微电子器件接触连接盘第二导电通孔266b'电连接。因而，各导电通孔和导电迹线的 连接在次级器件焊盘与微电子器件之间形成导电通路。导电迹线（例如，元件268a、268b、268a'和268b'）可以是任何合适的导电材料。
应当理解，可以构建额外的介电层、导电通孔和导电迹线，以形成期望数量的层。一旦形成了期望数量的层，就可以形成外层，例如，玻璃布层。如图23所示，可以在第一介电层252上形成第一外层272，并可以在第二介电层252'上形成第二外层272'。可以采用外层（即，第一外层272和第二外层272'）设计微电子封装中的内在挠曲/应力，这是本领域技术人员所能够理解的。
可以采用去板工艺使如此形成在载体第一表面108和载体第二表面108'上的结构相互分离。图24示出了在去板之后在载体第一表面108上形成的结构，其中，可以通过任何本领域已知的合适技术来去除支座202a和202b（参见图23）。应当理解，如果支座202a和202b与载体层一样是铜，则可以在去板工艺期间去除支座202a和202b。如图25所示，可以例如通过等离子灰化或溶剂释放来去除第一牺牲材料层210（参见图24），这是本领域技术人员所能够理解的；并且还如图25所示，可以例如通过等离子灰化或化学溶解来从第一微电子器件242中去除第一微电子器件粘合层244以及次级器件粘合层276a和276b，以形成微电子器件封装280。应当理解，如果采用等离子灰化去除第一牺牲材料层210，则也可以在单个步骤中去除第一微电子器件粘合层244。
从图25可以看出，图14-25的过程可以得到设置在第一微电子器件242的厚度T内（即，在第一微电子器件活性表面148和第一微电子器件背面250之间）的次级器件（例如，元件274a和274b）。
注意，次级器件（即，元件274a、274b、274a'和274b'（参见图21））未必与微电子器件244和244'（参见图21）共享相同的开口（即，元件234、234'（参见图18））。可以为次级器件和微电子器件单独创建特有的开口，从而实现诸如最小内建层厚度变化性或挠曲工程设计的优化，这是本领域技术人员所能够理解的。
图26-37示出了用于形成具有嵌入器件侧次级器件的内建无凹凸层无芯（BBUL-C）微电子封装的过程的另一实施例的截面图。如图26所示，可以提供诸如图1的载体100的载体，其中，可以在载体第一表面108之 上淀积第一支座材料层302，并可以同时在载体第二表面108'上淀积第二支座材料层302'。第一支座材料层302和第二支座材料层302'可以由任何合适的材料（包括但不限于光致抗蚀剂材料）来形成，并可以通过本领域任何已知技术来形成，该已知技术包括但不限于旋涂、干法光学膜层压和化学气相淀积。在一个实施例中，可以将第一支座材料层302和第二支座材料层302淀积至大约30μm与100μm之间的厚度。
如图27所示，可以形成贯穿第一支座材料层302的开口304，以暴露出载体第一表面108的一部分，并且可以同时在第二支座材料层302'中形成开口304'，以暴露出载体第二表面108'的一部分。可以通过本领域任何已知技术来形成第一支座材料层开口304和第二支座材料层开口304'，该已知技术包括但不限于光刻图案化和显影。
如图28所示，在采用光致抗蚀剂材料形成第一支座材料层302和第二支座材料层302'时，可以通过暴露于分别如箭头306和306'所示的辐射（例如光）而使光致抗蚀剂材料受到大片曝光（例如，交联）。如图29所示，可以在第一支座材料层302之上和在第一支座材料层开口304（参见图27）中形成诸如光致抗蚀剂材料的第一牺牲材料层310，并可以在第二支座材料层302'之上和第二支座材料层开口304'（参见图27）中形成诸如光致抗蚀剂材料的第二牺牲材料层310'。可以通过本领域任何已知技术形成第一牺牲材料层310和第二牺牲材料层310'，该已知技术包括但不限于旋涂、干燥光学膜层压以及化学气相淀积。在一个实施例中，可以将第一牺牲材料层310和第二牺牲材料层310'淀积到大约300μm与600μm之间的厚度。
如图30所示，可以形成贯穿第一牺牲材料层310的开口332，以暴露出第一支座材料层310的一部分和载体第一表面108的一部分，并且可以同时在第二牺牲材料层310'中形成开口332'，以暴露出第二牺牲材料层310'的一部分和载体第二表面108'的一部分。可以通过本领域任何已知技术来形成第一牺牲材料层开口332和第二牺牲材料层开口332'，该已知技术包括但不限于光刻图案化和显影。应当理解，如果将光致抗蚀剂材料用于支座材料层和牺牲材料层，则如图28所示，使第一支座材料层302和第二支座材料层302'发生交联可导致在第一牺牲材料层开口332和第二牺牲材料层开口332'的形成期间而基本未受影响的第一支座材料层302和第二支座 材料层302'。
如图31所示，可以采用粘合材料344使第一微电子器件342通过其背面350附着到在第一牺牲材料层开口332内的载体第一表面108。第一微电子器件342可以具有在其活性表面348上的至少一个接触连接盘（被示为元件346a和346b）。可以采用粘合材料344'使第二微电子器件342'通过背面350'附着到在第二牺牲材料层开口332'内的载体第二表面108'。第二微电子器件342'可以具有在其活性表面348'上的至少一个接触连接盘（被示为元件346a'和346b'）。微电子器件可以是任何期望的器件，其包括但不限于微处理器（单芯或多芯）、存储器件、芯片组、图形器件、专用集成电路等。
随后，可以使至少一个次级器件附着到相应的支座材料。如图31进一步所示，可以采用粘合材料376a将第一次级器件374a附着到第一支座材料层302，可以采用粘合材料376b将第二次级器件374b附着到第一支座材料层302，可以采用粘合材料376a'将第三次级器件374a'附着到第二支座材料层302'，并可以采用粘合材料376b'将第四次级器件374b'附着到第二支座材料层302b'。
如图32所示，可以在第一微电子器件342、第一次级器件374a和第二次级器件374b上形成第一介电层352。同时，可以在第二微电子器件342'、第三次级器件374a'和第四次级器件374b'上形成第二介电层352'。而且，如图32所示，可以在第一介电层352中形成多个开口354，以暴露出每一开口354的相应下列中的至少一部分：微电子器件接触连接盘346a和346b、第一次级器件374a、以及第二次级器件374b。可以在第二介电层352'中形成多个开口354'，以暴露出每一开口354'的相应下列中的至少一部分：微电子器件接触连接盘346a'和346b'、第三次级器件374a'、或者第四次级器件374b'。在一个实施例中，第一介电层352和第二介电层352'可以包括填充了二氧化硅的环氧树脂。可以通过本领域任何已知技术来形成开口354和354'，该已知技术包括但不限于激光钻孔、离子钻孔、蚀刻等。
如图33所示，可以通过本领域任何已知技术将导电材料设置在第一介电材料层开口354（参见图32）内，以形成第一微电子器件接触连接盘第一导电通孔366a、第一微电子器件接触连接盘第二导电通孔366b、第一次级器件第一导电通孔3641a、第一次级器件第二导电通孔3642a、第二次级 器件第一导电通孔3641b和第二次级器件第二导电通孔3642b。同时，还可以将导电材料设置在第二介电材料层开口354'（参见图32）内，以形成第二微电子器件接触连接盘第一导电通孔366a'、第二微电子器件接触连接盘第二导电通孔366b'、第三次级器件第一导电通孔3641a'、第三次级器件第二导电通孔3642b'、第四次级器件第一导电通孔3641b'和第四次级器件第二导电通孔3642b'。如图33进一步所示，可以形成导电迹线，以电连接各个导电通孔。如图所示，可以形成第一导电迹线368a，以将第一次级器件第一导电通孔3641a和第一次级器件第二导电通孔3642a中的至少之一与第一微电子器件接触连接盘第一导电通孔366a电连接。可以形成第二导电迹线368b，以将第二次级器件第一导电通孔3641b和第二次级器件第二导电通孔3642b中的至少之一与第一微电子器件接触连接盘第二导电通孔366b电连接。此外，可以形成第三导电迹线368a'，以将第三次级器件第一导电通孔3641a'和第三次级器件第二导电通孔3642a'中的至少之一与第二微电子器件接触连接盘第一导电通孔366a'电连接。可以形成第四导电迹线368b'，以将第四次级器件第一导电通孔3641b'和第四次级器件第二导电通孔3642b'中的至少之一与第二微电子器件接触连接盘第二导电通孔366b'电连接。因而，各导电通孔和导电迹线的连接在次级器件焊盘和微电子器件之间形成导电通路。导电迹线（例如，元件368a、368b、368a'和368b'）可以是任何合适的导电材料。
应当理解，可以构建额外的介电层、导电通孔和导电迹线，以形成期望数量的层。一旦形成了期望数量的层，就可以形成外层，例如，玻璃布层。如图33所示，可以在第一介电层352上形成第一外层372，并可以在第二介电层352'上形成第二外层372'。可以采用外层（即，第一外层372和第二外层372'）来设计微电子封装中的内在挠曲/应力，这是本领域技术人员所能够理解的。
可以采用去板工艺使如此形成在载体第一表面108和载体第二表面108'上的结构相互分离，这是本领域已知的。图34示出了在去板之后在载体第一表面108上形成的结构。
如图35所示，可以例如通过溶剂释放来去除第一支座材料层302和第一牺牲材料层310。随后，可以如图36所示，例如通过等离子灰化来去除 第一微电子器件粘合材料层344、第一次级器件粘合材料376a和第二次级器件粘合材料376b（参见图34），以形成微电子器件封装380。
应当理解，可以采用受控等离子灰化同时去除第一支座材料层302、第一牺牲材料层310、第一微电子器件粘合材料层344、第一次级器件粘合材料376a、以及第二次级器件粘合材料376b。还应当理解，可以采用受控的等离子灰化来去除第一支座材料层302、第一微电子器件粘合材料层344、第一次级器件粘合材料376a、以及第二次级器件粘合材料376b，同时如图37所示将第一牺牲材料层310保留在原位，以形成微电子器件封装390。
从图36和37可以看出，图26-37的过程可以得到设置在第一微电子器件342的厚度T内（即，在第一微电子器件活性表面348和第一微电子器件背面350之间）的次级器件（例如，元件374a和374b）。
尽管图28-37中所示的实施例在为微电子器件封装而形成的支座层中示出，但是应当理解，可以形成多重支座材料层，并且可以在这些材料内形成各种凹穴或空腔，从而创建出各种封装架构，以实现微电子器件和封装堆叠以及多器件嵌入，这是本领域技术人员所能够理解的。
应当理解，本说明书的主题未必局限于图1-37中所示的具体应用。可以将所述主题应用于其它微电子器件封装应用。此外，还可以将所述主题用到微电子器件制造领域以外的任何合适应用中。此外，本说明书的主题可以是较大的内建无凹凸封装的部分，其可以包括多个堆叠的微电子裸片，其可以以晶片级来形成或以任何数量的合适变化来形成，这是本领域技术人员所能够理解的。
尽管已经详细描述了本发明的实施例，但是应当理解，由所附权利要求限定的本发明不受上述说明书中阐述的具体细节的限制，在不背离本发明的精神和范围的基础上可以存在很多明显的变化。

Claims (20)

1.一种微电子器件封装，包括：
具有活性表面和相反的背面的微电子器件，其中，所述微电子器件的厚度由所述微电子器件的活性表面与所述微电子器件的背面之间的距离来界定；
至少一个次级器件，其电连接至所述微电子器件，其中，在所述微电子器件的所述厚度内将所述至少一个次级器件定位到紧邻所述微电子器件的位置；以及
设置在所述微电子器件的活性表面和所述至少一个次级器件之上的介电层，
其中所述介电层邻接所述微电子器件的位于所述微电子器件的活性表面与所述微电子器件的背面之间的部分，并且其中所述微电子器件的背面和所述微电子器件的位于所述微电子器件的活性表面与所述微电子器件的背面之间的部分穿过所述介电层而被暴露出来。
2.根据权利要求1所述的微电子器件封装，其中，所述至少一个次级器件包括至少一个电容器。
3.根据权利要求1所述的微电子器件封装，还包括在所述至少一个次级器件与所述微电子器件之间的导电通路，所述导电通路包括：
第一导电通孔，其贯穿所述介电层延伸且电连接至所述至少一个次级器件；
第二导电通孔，其贯穿所述介电层延伸且电连接至所述微电子器件；以及
导电迹线，其将所述第一导电通孔电连接至所述第二导电通孔。
4.根据权利要求1所述的微电子器件封装，其中，所述介电层包括填充了二氧化硅的环氧树脂。
5.一种形成微电子器件封装的方法，包括：
提供具有活性表面和相反的背面的微电子器件，其中，所述微电子器件的厚度由所述微电子器件的活性表面与所述微电子器件的背面之间的距离来界定；以及
在所述微电子器件的所述厚度内将至少一个次级器件定位到紧邻所述微电子器件的位置；
将所述次级器件电连接至所述微电子器件；以及
在所述微电子器件的活性表面和所述至少一个次级器件之上设置介电层，
其中所述介电层邻接所述微电子器件的位于所述微电子器件的活性表面与所述微电子器件的背面之间的部分，并且其中所述微电子器件的背面和所述微电子器件的位于所述微电子器件的活性表面与所述微电子器件的背面之间的部分穿过所述介电层而被暴露出来。
6.根据权利要求5所述的方法，其中，在所述微电子器件的所述厚度内将至少一个次级器件定位到紧邻所述微电子器件的位置包括：在所述微电子器件的所述厚度内将至少一个电容器定位到紧邻所述微电子器件的位置。
7.根据权利要求5所述的方法，还包括在所述至少一个次级器件与所述微电子器件之间形成导电通路，形成所述导电通路包括：
形成贯穿所述介电层延伸的、电连接至所述至少一个次级器件的第一导电通孔；
形成贯穿所述介电层延伸的、电连接至所述微电子器件的第二导电通孔；以及
形成将所述第一导电通孔电连接至所述第二导电通孔的导电迹线。
8.根据权利要求5所述的方法，其中，所述介电层包括填充了二氧化硅的环氧树脂。
9.一种形成微电子器件封装的方法，包括：
在载体上形成牺牲材料层；
形成贯穿所述牺牲材料层的开口，以暴露出所述载体的一部分；
将至少一个次级器件焊盘形成在所述牺牲材料层上；
将微电子器件附着到在所述牺牲材料层的开口内的所述载体上，其中，所述微电子器件具有活性表面、相反的背面、以及由所述微电子器件的活性表面和所述微电子器件的背面之间的距离所界定的厚度；
将介电层设置在所述微电子器件和所述至少一个次级器件焊盘之上；
在所述至少一个次级器件焊盘与所述微电子器件之间形成导电通路；
去除所述牺牲材料层；以及
将次级器件附着到所述至少一个次级器件焊盘，其中，将所述次级器件设置在所述微电子器件的所述厚度内。
10.根据权利要求9所述的方法，其中，将所述次级器件附着到所述至少一个次级器件焊盘包括将电容器附着到所述至少一个次级器件焊盘。
11.根据权利要求9所述的方法，其中，在所述至少一个次级器件焊盘与所述微电子器件之间形成所述导电通路包括：
形成贯穿所述介电层而到达所述次级器件焊盘的至少一个开口；
形成贯穿所述介电层而到达所述微电子器件的至少一个开口；
将导电材料设置在所述开口内，以形成至少一个次级器件焊盘导电通孔和至少一个微电子器件导电通孔；以及
在所述至少一个次级器件焊盘导电通孔与所述至少一个微电子器件导电通孔之间形成至少一条导电迹线。
12.一种形成微电子器件封装的方法，包括：
在载体上形成至少一个支座；
在所述载体和所述至少一个支座上形成牺牲材料层；
形成贯穿牺牲材料层的开口，以暴露出所述载体的一部分；
将微电子器件附着到在所述牺牲材料层的开口内的所述载体上，其中，所述微电子器件具有活性表面、相反的背面、以及由所述微电子器件的活性表面与所述微电子器件的背面之间的距离所界定的厚度；
将至少一个次级器件附着到所述至少一个支座，其中，将所述至少一个次级器件定位在所述微电子器件的所述厚度内；
将介电层设置在所述微电子器件和所述至少一个次级器件之上；
在至少一个次级器件焊盘与所述微电子器件之间形成导电通路；
去除所述至少一个支座；以及
去除所述牺牲材料层。
13.根据权利要求12所述的方法，其中，将至少一个次级器件附着到所述至少一个支座包括将电容器附着到所述至少一个支座。
14.根据权利要求12所述的方法，其中，在所述至少一个次级器件焊盘与所述微电子器件之间形成所述导电通路包括：
形成贯穿所述介电层而到达所述次级器件焊盘的至少一个开口；
形成贯穿所述介电层而到达所述微电子器件的至少一个开口；
将导电材料设置在所述开口内，以形成至少一个次级器件焊盘导电通孔和至少一个微电子器件导电通孔；以及
在所述至少一个次级器件焊盘导电通孔和所述至少一个微电子器件导电通孔之间形成至少一条导电迹线。
15.一种形成微电子器件封装的方法，包括：
在载体上形成支座材料层；
形成贯穿所述支座材料层的开口，以暴露出所述载体的一部分；
在所述支座材料层上以及在所述支座材料层的开口内形成牺牲材料层；
形成贯穿所述牺牲材料层的开口，以暴露出所述支座材料层的一部分和所述载体的一部分；
将微电子器件附着到所述载体，其中，所述微电子器件具有活性表面、相反的背面、以及由所述微电子器件的活性表面与所述微电子器件的背面之间的距离所界定的厚度；
将至少一个次级器件附着到至少一个所述支座材料层，其中，将所述至少一个次级器件定位在所述微电子器件的所述厚度内；
将介电层设置在所述微电子器件和所述至少一个次级器件之上；
在至少一个次级器件焊盘与所述微电子器件之间形成导电通路；
去除至少一个所述支座材料层。
16.根据权利要求15所述的方法，其中，将所述至少一个次级器件附着到至少一个所述支座材料层包括将电容器附着到至少一个所述支座材料层。
17.根据权利要求15所述的方法，还包括去除所述牺牲材料层。
18.根据权利要求15所述的方法，其中，在所述至少一个次级器件焊盘与所述微电子器件之间形成导电通路包括：
形成贯穿所述介电层而到达所述次级器件焊盘的至少一个开口；
形成贯穿所述介电层而到达所述微电子器件的至少一个开口；
将导电材料设置在所述开口内，以形成至少一个次级器件焊盘导电通孔和至少一个微电子器件导电通孔；以及
在所述至少一个次级器件焊盘导电通孔与所述至少一个微电子器件导电通孔之间形成至少一条导电迹线。
19.根据权利要求16所述的方法，其中，在所述载体上形成所述支座材料层包括在所述载体上形成光致抗蚀剂支座材料层。
20.根据权利要求19所述的方法，还包括使所述光致抗蚀剂支座材料层发生交联。
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