TWI489917B - 將二次裝置整合入無芯微電子裝置封裝組件中之技術 - Google Patents

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Description

將二次裝置整合入無芯微電子裝置封裝組件中之技術
本發明之實施例整體而言係有關微電子裝置封裝組件設計之領域，且更特定言之係有關具有無凸塊增層(BBUL)設計之微電子裝置封裝組件。
如同眾所周知者，習知之微電子裝置封裝組件已被載述於下列文獻中：US 8,105,934 B2,US 2009/0152743 A1,US 2010/0073894 A1,US 2012/0005887 A1等等。
 【發明內容及實施方式】
以下詳細說明係參考隨附圖式，其中，藉由圖解說明之方式來呈現可以實現本發明所主張之標的物的特定實施例。這些實施例被充分詳細說明以使熟習此項技術者可實現本發明所主張之標的物。應瞭解到，各種不同實施例儘管有所不同但並不一定為互斥。例如，有關一個實施例之在本文中所述的特定特徵、結構或特性亦可被實施於另一實施例中而不背離本發明所主張之標的物的精神及範疇。在本說明書中所謂「一個實施例」或「一實施例」係指有關該實施例所描述之特定特徵、結構或特性係包括在涵蓋於本發明中的至少一個實施方案中。因此，所用之術語「一個實施例」或「在一實施例中」並不一定指的是相同的實施例。此外，應瞭解到，在每一個揭示出的實施例中之個別元件的位置或配置可經修改而不背離本發明所主張之標的物的精神及範疇。因此，以下之詳細說明並不具備限制意涵，且本發明所主張之標的物的範疇僅由隨附加之申請專利範圍、經適當解譯以及隨附申請專利範圍所命名之均等物的全部範圍所界定。在諸圖式中，在遍及數個視圖 中，相同的元件符號係指示相同或類似的元件或功能，且在本文中所描繪之元件並不一定彼此按比例來予以繪製，而是個別的若干元件可能被放大或縮小以便在本說明書之上下文中可更容易地理解該等元件。
本發明之實施例係有關製造微電子裝置封裝組件之領域，且更特定而言係有關具有無凸塊增層(BBUL)設計之微電子裝置封裝組件，其中，至少一二次裝置(諸如，電容器、微電機裝置(諸如，加速計、射頻開關等等)、GPS裝置、被動裝置等等)被配置在該微電子裝置封裝組件之微電子裝置的厚度(亦即，z方向或z高度)中。在本發明之某些實施例中，利用較厚的電介質材料(諸如，光可界定(photo definable)光阻材料)可產生開口或空腔結構，其中，微電子裝置及組件可被安裝於該開口或空腔結構中。使用此較厚電介質材料空腔可實現允許表面安裝或者嵌入許多裝置側二次裝置而無需犧牲z高度(亦即，厚度)限制之封裝架構。此外，本發明之實施例可使得微電子裝置背部表面高於裝置側二次裝置，使得散熱器可直接接觸微電子裝置背部表面，或者使得額外裝置(例如，記憶體、邏輯等等)可藉由穿矽通孔而被附接於該微電子裝置背部表面。
圖1-13繪示形成具有表面安裝裝置側二次裝置之無凸塊增層無芯(BBUL-C)微電子封裝組件之製程之一實施例的剖面圖。如圖1所示，可提供載體100。所繪示之該載體100可以為銅疊層基板，其包含配置在兩個相反的 銅釋放層(亦即，第一銅釋放層104及第二銅釋放層104’)之間的黏著材料106及鄰接其各別銅釋放層(亦即，第一銅釋放層104及第二銅釋放層104’)且鄰接該黏著材料106之一部分的兩個相反的銅層(亦即，第一銅層102及第二銅層102’)，其中，該第一銅層102之外部表面界定該載體100之第一表面108且該第二銅層102’之外部表面界定該載體100之第二表面108’。黏著材料106亦可以係任何適當材料，包括環氧樹脂材料，但不以此為限。應瞭解，雖然與黏著材料106疊層之層係具體指明為銅層(亦即，銅層與銅釋放層)，然而本發明並未以此為限，因為該等層可以由任何適當材料所製成。
如圖2所示，第一犧牲材料層110(諸如，光阻材料)可被形成在載體第一表面108上，且第二犧牲材料層110’(諸如，光阻材料)可被形成在該載體第二表面108’上。第一保護層120，諸如金屬箔片(例如，銅箔片)，可被形成在該第一犧牲材料層110上，且第二保護層120’，諸如金屬箔片(例如，銅箔片)可被形成在該第二犧牲材料層110’上，如圖3所示。該第一犧牲材料層110及該第二犧牲材料層110’可由任何業界習知的技術所形成，包括旋轉塗佈、乾式光膜積層及化學氣相沈積，但不以此為限。該第一保護層120及該第二保護層120’可由業界習知的任何技術所形成，包括沈積及箔片積層，但不以此為限。在一個實施例中，該第一及第二犧牲材料層110及該第二犧牲材料層110’可被沈積至介於大約300微 米與600微米之間的厚度。
如圖4所示，二次裝置墊可被形成在保護層上。如圖所示，第一二次裝置墊124a及第二二次裝置墊124b可被形成在該第一保護層120上，且第三二次裝置墊124a’及第四二次裝置墊124b’可被形成在該第二保護層120’上。金屬化層(亦即，元件122a、122b、122a’及122b’)可被配置在其各別的保護層(亦即，元件120及120’)與其各別的二次裝置墊(例如，元件124a、124b、124a’及124b’)之間。該金屬化層(亦即，元件122a、122b、122a’及122b’)將在下文中更詳細討論。在圖4中亦顯示，疊合式封裝組件(PoP)墊亦可被形成在保護層(例如，元件120及120’)上且同時形成二次裝置墊(例如，元件124a、124b、124a’及124b’)，此為熟習此項技術者所能理解者。圖4繪示亦可被形成在第一保護層120上之第一疊合式封裝組件墊128a及第二疊合式封裝組件墊128b，以及亦可被形成在第二保護層120’上之第三疊合式封裝組件墊128a’及第四疊合式封裝組件墊128b’。金屬化層(亦即，元件126a、126b、126a’及126b’)亦可被配置在其各別的保護層(例如，元件120及120’)與其各別的疊合式封裝組件墊(例如，元件128a、128b、128a’及128b’)之間。如同熟習此項技術者所能理解者，疊合式封裝組件墊可用以在z方向上形成微電子裝置封裝組件之間的連接以供用於堆疊(例如，所謂的3D堆疊)，而無需穿矽通孔。該二次裝置墊及疊合式封裝組件墊可 藉由業界習知的任何技術來予以形成，包括沈積、微影及蝕刻。
如圖5所示，可形成開口132穿過該第一保護層120以使該第一犧牲材料層110之一部分曝露出，且可同時在第二保護層120’中形成開口132’以使第二犧牲材料層110’之一部分曝露出。該第一保護層開口132及第二保護層開口132’可藉由業界習知的任何技術來予以形成，包括微影圖案化及蝕刻，但並不以此為限。應瞭解到，第一犧牲材料層110和第二犧牲材料層110’可在形成第一保護層開口132與第二保護層開口132’期間用作為蝕刻停止層。
如圖6所示，可利用第一保護層120作為遮罩來形成穿過第一犧牲材料層110以使載體第一表面108之一部分曝露出的開口134。亦可同時利用第二保護層作為遮罩來形成穿過第二犧牲材料層110’以使該載體第二表面108’材料層之一部分曝露出的開口134’。該第一犧牲材料層開口134及第二犧牲材料層開口134’可藉由業界習知的任何技術來予以形成，包括微影製程及溼式或乾式蝕刻，但並不以此為限，其中，該第一銅層102及第二銅層102’可用作為蝕刻停止層。
如圖7所示，第一微電子裝置142可藉由具有黏著材料144之背部表面150而被附接於該第一犧牲材料層開口134中之該載體第一表面108。該第一微電子裝置142在其有效表面148上可具有至少一接觸區(如圖所示之元件 146a及146b)。第二微電子裝置142’可藉由具有黏著材料144’之背部表面150’而被附接於該第二犧牲材料層開口134’中之該載體第二表面108’。該第二微電子裝置142’在其有效表面148’上可具有至少一接觸區(如圖所示之元件146a’及146b’)。該第一微電子裝置142及第二微電子裝置142’可以為任何適當的裝置，包括微處理器(單芯或多芯)、記憶體裝置、晶片組、圖形裝置、專用積體電路等等，但不以此為限。該黏著材料144及144’可以為任何適當的材料，包括晶粒背側膜，但不以此為限。
如圖8所示，第一電介質層152可被形成在第一微電子裝置142、第一保護層120、第一疊合式封裝組件墊128a、第二疊合式封裝組件128b、第一二次裝置墊124a及第二二次裝置墊124b上。第二電介質層152’可同時被形成在第二微電子裝置142’、第二保護層120’、第三疊合式封裝組件墊128a’、第四疊合式封裝組件墊128b’、第三二次裝置墊124a’及第四二次裝置墊124b’上。在圖8中亦顯示，複數個開口154可被形成在第一電介質層152中以使每一個開口154之各別第一微電子裝置接觸區146a及146b、第一疊合式封裝組件墊128a、第二疊合式封裝組件墊128b、第一二次裝置墊124a及第二二次裝置墊124b之至少一部分被曝露出來。複數個開口154’亦可同時被形成在第二電介質層152’中以將每一個開口154’之各別第二微電子裝置接觸區146a’及146b’、第三疊合 式封裝組件墊128a’、第四疊合式封裝組件墊128b’、第三二次裝置墊124a’、第三二次裝置墊124a’及第四二次裝置墊124b’之至少一部分被曝露出來。在一個實施例中，第一電介質層152及第二電介質層152’可包含填矽環氧樹脂，諸如可自日本1-2 Suzuki-cho,Kawasaki-ku川崎市210-0801之Ajinomoto Fine-Techno公司購得之增膜(例如，Ajinomoto ABF-GX13，Ajinomoto GX92等等)。該開口154及154’可藉由業界習知的任何技術來予以形成，包括雷射或離子鑽孔、蝕刻等等，但不以此為限。
如圖9所示，導電材料(諸如，銅、鋁、銀、金及其合金)可藉由業界習知的任何技術而被配置在開口154中，以形成第一微電子裝置接觸區第一導電通孔166a、第一微電子裝置接觸區第二導電通孔166b、第一疊合式封裝組件墊導電通孔162a、第二疊合式封裝組件墊導電通孔162b、第一二次裝置墊導電通孔164a及第二二次裝置墊導電通孔164b。該導電材料亦可被同時配置在開口154’中以形成第二微電子裝置接觸區第一導電通孔166a’、第二微電子裝置接觸區第二導電通孔166b’、第三疊合式封裝組件墊導電通孔162a’、第四疊合式封裝組件墊導電通孔162b’、第三二次裝置墊導電通孔164a’、及第四二次裝置墊導電通孔164b’。如圖9進一步所示，可形成導電跡線以電連接各種不同的導電通孔。如圖所示，可形成第一導電跡線168a以電連接第一二次裝置墊導電通孔164a及第一微電子裝置接觸區第一導電通孔166a，且可 形成第二導電跡線168b以電連接第二二次裝置墊導電通孔164b及第一微電子裝置接觸區第二導電通孔166b。此外，可形成第三導電跡線168a’以電連接第三二次裝置墊導電通孔164a’及第二微電子裝置接觸區第一導電通孔166a’，且可形成第四導電跡線168b’以電連接第四二次裝置墊導電通孔164b’及第二微電子裝置接觸區第二導電通孔166b’。因此，各種不同的導電通孔與導電跡線之連接形成該等二次裝置墊與該微電子裝置之間的導電路徑。該等導電跡線(例如，元件168a、168b、168a’及168b’)可以為任何適當導電材料，包括銅、鋁、銀、金及其合金，但並不以此為限。
應瞭解到，可以堆積額外的電介質層、導電通孔及導電跡線以形成所要數量之層。一旦已形成所要數量之層，便可形成外部層(諸如，玻璃布層)。如圖9所示，第一外部層172可被形成在第一電介質層152上且第二外部層172’可被形成在第二電介質層152’上。該等外部層(亦即，第一外部層172及第二外部層172’)可用以工程控管在微電子封裝組件中固有的翹曲/應力，此為熟習此項技術者所能理解者。
如此而被形成在載體第一表面108上及載體第二表面108’上之結構可以藉由如業界習知的分板(depaneling)製程而彼此分離。圖10繪示在分板之後形成在載體第一表面108上之結構。如圖11所示，可藉由諸如電漿灰化或溶劑釋離(solvent release)來去除第一犧牲材料層 110，此為熟習此項技術者所能理解者。保護層120亦可藉由業界習知的任何適當技術來予以去除，亦如圖11所示。黏著層144可藉由諸如電漿灰化或溶解性化學劑而將黏著層144從第一微電子裝置142被去除，如圖12所示，以形成微電子裝置封裝組件180。應瞭解到，若採用電漿灰化來去除第一犧牲材料層110，則黏著層144亦可在單一電漿灰化步驟中被去除。
接著可將至少一個二次裝置附接於二次裝置墊。如圖13所示，第一二次裝置174a可藉由金屬化層122a而被附接於第一二次裝置墊124a，且第二二次裝置174b可藉由金屬化層122b而被附接於第二二次裝置墊124b。如圖13所示，圖1-13之製程可產生一個二次裝置(例如，元件174a及174b)，該二次裝置係被配置在第一微電子裝置142之厚度T中(亦即，在第一微電子裝置有效表面148與第一微電子裝置背部表面150之間)。
圖14-25繪示用以形成具有嵌入裝置側二次裝置之無凸塊增層無芯(BBUL-C)微電子封裝組件之製程之另一實施例的剖面圖。如圖14所示，可提供載體(諸如，圖1之載體100)，且在該載體上可形成至少一個間隔柱。如圖所示，第一間隔柱202a及第二間隔柱202b可被形成在該載體第一表面108上，且第三間隔柱202a’及第四間隔柱202b’可被形成在該載體第二表面108’上。該等間隔柱(例如，元件202a、202b、202a’及202b’)可以由任何適當材料來予以形成，包括銅，但並不以此為限。
如圖15所示，第一犧牲材料層210(諸如，光阻材料)可被形成在載體第一表面108且在第一間隔柱202a與第二間隔柱202b之上，且第二犧牲材料層210’(諸如，光阻材料)可被形成在該載體第二表面108’上且在第三間隔柱202a’與第四間隔柱202b’之上。第一保護層220，可被形成在該第一犧牲材料層210上，且第二保護層220’(諸如，金屬箔片)可被形成在該第二犧牲材料層210’上，如圖16所示。該第一犧牲材料層210及該第二犧牲材料層210’可由任何業界習知的技術所形成，包括(但不以此為限)旋轉塗佈、乾式光膜積層及化學氣相沈積。該第一保護層220及該第二保護層220’可由業界習知的任何技術所形成，包括沈積及箔片積層，但不以此為限。在一個實施例中，第一犧牲材料層210與第二犧牲材料層210’可被沈積至介於大約300微米與600微米之間的厚度。
如圖17所示，可形成開口232穿過該第一保護層220以使該第一犧牲材料層210之一部分曝露出，且可同時在第二保護層220’中形成開口232’以使第二犧牲材料層210’之一部分曝露出。該第一保護層開口232及第二保護層開口232’可藉由業界習知的任何技術來予以形成，包括微影圖案化及蝕刻，但不以此為限。應瞭解，第一犧牲材料層210和第二犧牲材料層210’可在形成第一保護層開口232與第二保護層開口232’期間用作為蝕刻停止層。
如圖18所示，可利用第一保護層220作為遮罩來形成穿過第一犧牲材料層210以使第一間隔柱202a、第二間隔柱202b及載體第一表面108之一部分曝露出的開口234。亦可同時利用第二保護層作為遮罩來形成穿過第二犧牲材料層210’以使第三間隔柱202a’、第四間隔柱202b’及該載體第二表面108’之一部分曝露出的開口234’。該第一犧牲材料層開口234及第二犧牲材料層開口234’可藉由業界習知的任何技術來予以形成，包括微影術，但不以此為限，其中，第一銅層102及第二銅層102’可用作為蝕刻停止層。
如圖19所示，疊合式封裝組件(PoP)墊可被形成在保護層(例如，元件220及220’)上。圖19繪示形成在第一保護層220上之第一疊合式封裝組件墊228a及第二疊合式封裝組件墊228b，以及形成在第二保護層220’上之第三疊合式封裝組件墊228a’及第四疊合式封裝組件墊228b’。金屬化層(亦即，元件226a、226b、226a’及226b’)亦可被配置在其各別的保護層(例如，元件220及220’)與其各別的疊合式封裝組件墊(例如，元件228a、228b、228a’及228b’)之間。如同熟習此項技術者所能理解者，疊合式封裝組件墊可用以在z方向上形成微電子裝置封裝組件之間的連接以供用於堆疊(例如，所謂的3D堆疊)，而無需穿矽通孔。該疊合式封裝組件墊可藉由業界習知的任何技術來予以形成，包括沈積、微影圖案化及蝕刻。
如圖20所示，第一微電子裝置242可藉由具有黏著材料244之背部表面250而被附接於該第一犧牲材料層開口234中之該載體第一表面108。該第一微電子裝置242在其有效表面248上可具有至少一接觸區(如圖所示之元件246a及246b)。第二微電子裝置242’可藉由具有黏著材料244’之背部表面250’而被附接於第二犧牲材料層開口234’中之載體第二表面108’。該第二微電子裝置242’在其有效表面248’上可具有至少一接觸區(如圖所示之元件246a’及246b’)。該第一微電子裝置242及第二微電子裝置242’可以為任何適當的裝置，包括微處理器(單芯或多芯)、記憶體裝置、晶片組、圖形裝置、專用積體電路等等，但不以此為限。黏著材料244及244’可以為任何適當材料，包括晶粒背側膜，但不以此為限。
至少一個二次裝置可接著被附接於各別的間隔柱。如圖21所示，第一二次裝置274a可藉由黏著材料276a而被附接於該第一間隔柱202a，第二二次裝置274b可藉由黏著材料276b而被附接於該第二間隔柱202b，第三二次裝置274a’可藉由黏著材料276a’而被附接於該第三間隔柱202a’，且第四二次裝置274b’可藉由黏著材料276b’而被附接於該第四間隔柱202b’。
如圖22所示，第一電介質層252可被形成在第一微電子裝置242、第一保護層220、第一疊合式封裝組件墊228a、第二疊合式封裝組件墊228b、第一二次裝置274a及第二二次裝置274b上。第二電介質層252’可同時被形 成在第二微電子裝置242’、第二保護層220’、第三疊合式封裝組件墊228a’、第四疊合式封裝組件墊228b’、第三二次裝置274a’及第四二次裝置274b’上。在圖22中亦顯示，複數個開口254可被形成在第一電介質層252中以使每一個開口254之各別的第一微電子裝置接觸區246a及246b、第一疊合式封裝組件墊228a、第二疊合式封裝組件墊228b、第一二次裝置274a及第二二次裝置274b之至少一部分被曝露出來。複數個開口254’可同時被形成在第二電介質層252’中以使每一個開口254’之各別的第二微電子裝置接觸區246a’及246b’、第三疊合式封裝組件墊228a’、第四疊合式封裝組件墊228b’、第三二次裝置274a’及第四二次裝置274b’之至少一部分被曝露出來。在一個實施例中，第一電介質層252及第二電介質層252’可包含填矽環氧樹脂。開口254及254’可藉由業界習知的任何技術來予以形成，包括雷射鑽孔、離子鑽孔、蝕刻等等，但不以此為限。
如圖23所示，導電材料可藉由業界習知的任何技術而被配置在第一電介質層開口254中(參考圖22)，以形成第一微電子裝置接觸區第一導電通孔266a、第一微電子裝置接觸區第二導電通孔266b、第一疊合式封裝組件墊導電通孔262a、第二疊合式封裝組件墊導電通孔262b、第一二次裝置第一導電通孔2641 a、第一二次裝置第二導電通孔2642 a、第二二次裝置第一導電通孔2641 b及第二二次裝置第二導電通孔2642 b。該導電材料亦可被 同時配置在第二電介質層開口254’中以形成第二微電子裝置接觸區第一導電通孔266a’、第二微電子裝置接觸區第二導電通孔266b’、第三疊合式封裝組件墊導電通孔262a’、第四疊合式封裝組件墊導電通孔262b’、第三二次裝置第一導電通孔2641 a’、第三二次裝置第二導電通孔2642 a’、第四二次裝置第一導電通孔2641 b’及第四二次裝置第二導電通孔2642 b’。如圖23進一步所示，可形成導電跡線以電連接各種不同的導電通孔。如圖所示，可形成第一導電跡線268a以電連接第一二次裝置第一導電通孔2641 a及第一二次裝置第二導電通孔2642 a中的至少其中一個與該第一微電子裝置接觸區第一導電通孔266a。可形成第二導電跡線268b以電連接第二二次裝置第一導電通孔2641 b及第二二次裝置第二導電通孔2642 b中的至少其中一個與該第一微電子裝置接觸區第二導電通孔266b。此外，可形成第三導電跡線268a’以電連接該第三二次裝置第一導電通孔2641 a’及第三二次裝置第二導電通孔2642 a’中的至少其中一個與該第二微電子裝置接觸區第一導電通孔266a’。可形成第四導電跡線268b’以電連接第四二次裝置第一導電通孔2641 b’及第四二次裝置第二導電通孔2642 b’中的至少其中一個與該第二微電子裝置接觸區第二導電通孔266b’。因此，各種不同的導電通孔與導電跡線之連接形成該等二次裝置墊與該微電子裝置之間的導電路徑。導電跡線(例如，元件268a、268b、268a’及268b’)可以為任何適當的導電材料。
應瞭解，可以堆積額外的電介質層、導電通孔及導電跡線以形成所要數量之層。一旦已形成所要數量之層，便可形成外部層(諸如，玻璃布層)。如圖23所示，第一外部層272可被形成在第一電介質層252上且第二外部層272’可被形成在第二電介質層252’上。該等外部層(亦即，第一外部層272及第二外部層272’)可用以工程控管在微電子封裝組件中固有的翹曲/應力，此為熟習此項技術者所能理解者。
如此而被形成在載體第一表面108上及載體第二表面108’上之結構可以藉由分板製程而彼此分離。圖24繪示在分板之後形成在載體第一表面108上之結構，其中，間隔柱202a及202b(參考圖23)可藉由業界習知的任何適當技術來予以去除。應瞭解，若間隔柱202a及202b與載體層一樣為銅，則間隔柱202a及202b可在分板製程期間被去除。如圖25所示，第一犧牲材料層210(參考圖24)可藉由諸如電漿灰化或溶劑釋離來予以去除，此為熟習此項技術者所能理解者，且亦如圖25所示，第一微電子裝置黏著層244與二次裝置黏著層276a及276b亦可藉由諸如電漿灰化或溶解化學劑而從第一微電子裝置242被去除，以形成微電子裝置封裝組件280。應瞭解到，若使用電漿灰化來去除第一犧牲材料層210，則第一微電子裝置黏著層244亦可在單一步驟中被去除。
如圖25所示，圖14-25之製程可以產生二次裝置(例如，元件274a及274b)，其被配置在第一微電子裝置 242之厚度T中(亦即，介於第一微電子裝置有效表面148與第一微電子裝置背部表面250之間)。
應注意，二次裝置(亦即，元件274a、274b、274a’及274b’(參考圖21))並不一定要與微電子裝置244及244’(參考圖21)共用相同的開口(亦即，元件234、234’(參考圖18))。可以針對二次裝置及微電子裝置獨立地產生唯一的開口，以允許最佳化，諸如最小增層厚度變化性或翹曲工程控管，此為熟習此項技術者所能理解者。
圖26-37繪示用以形成具有嵌入裝置側二次裝置之無凸塊增層無芯(BBUL-C)微電子封裝組件之製程之另一實施例的剖面圖。如圖26所示，可提供載體(諸如，圖1之載體100)，其中第一間隔柱材料層302可被沈積在載體第一表面108之上且第二間隔柱材料層302’可同時被沈積在載體第二表面108’之上。第一間隔柱材料層302及第二間隔柱材料層302’可由任何適當材料所形成，包括光阻材料，但不以此為限，且可以由業界習知的任何技術來予以形成，包括旋轉塗佈、乾式光膜積層及化學氣相沈積，但不以此為限。在一個實施例中，第一間隔柱材料層302及第二間隔柱材料層302’可被沈積至介於約30微米與100微米之間的厚度。
如圖27所示，可形成開口304穿過該第一間隔柱材料層302以使該載體第一表面108之一部分曝露出，且可同時在第二間隔柱材料層302’中形成開口304’以使載體 第二表面108’之一部分曝露出。該第一間隔柱材料層開口304及第二間隔柱材料層開口304’可藉由業界習知的任何技術來予以形成，包括微影圖案化及顯影，但不以此為限。
如圖28所示，當採用光阻材料來形成第一間隔柱材料層302及第二間隔柱材料層302’時，該光阻材料可藉由曝露至分別由箭頭306及306’所示之輻射(例如，光)而被浸漬曝照(例如，交錫錯鏈結)。如圖29所示，第一犧牲材料層310(諸如，光阻材料)可被形成在第一間隔柱材料層302之上及在第一間隔柱材料層開口304中(參考圖27)，且第二犧牲材料層310’(諸如，光阻材料)可被形成在第二間隔柱材料層302’之上及在該第二間隔柱材料層開口304’中(參考圖27)。該第一犧牲材料層310及第二犧牲材料層310’可藉由業界習知的任何技術來予以形成，包括旋轉塗佈、乾式光膜積層及化學氣相沈積，但不以此為限。在一個實施例中，該第一犧牲材料層310及第二犧牲材料層310’可被沈積至介於大約300微米與600微米之間的厚度。
如圖30所示，可形成穿過第一犧牲材料層310之開口332以使第一間隔柱材料層310之一部分及載體第一表面108之一部分被曝露出來，且可同時在第二犧牲材料層310’中形成開口332’以使第二犧牲材料層310’之一部分及載體第二表面108’之一部分被曝露出來。第一犧牲材料層開口332及第二犧牲材料層開口332’可藉由業界習 知的任何技術來予以形成，包括微影圖案化及顯影，但不以此為限。應瞭解，若針對間隔柱材料層及犧牲材料層係採用光阻材料，則第一間隔柱材料層302與第二間隔柱材料層302’之交錯鏈結(如圖28所示)會造成第一間隔柱材料層302與第二間隔柱材料層302’在該第一犧牲材料層開口332與第二犧牲材料層開口332’之形成期間大致上不會受到影響。
如圖31所示，第一微電子裝置342可藉由具有黏著材料344之背部表面350而被附接於該第一犧牲材料層開口332中之該載體第一表面108。該第一微電子裝置342在其有效表面348上可具有至少一接觸區(如所示之元件346a及346b)。第二微電子裝置342’可藉由具有黏著材料344’之背部表面350’而被附接於第二犧牲材料層開口332’中之載體第二表面108’。該第二微電子裝置342’在其有效表面348’上可具有至少一接觸區(如所示之元件346a’及346b’)。該微電子裝置可以為任何適當的裝置，包括微處理器(單芯或多芯)、記憶體裝置、晶片組、圖形裝置、專用積體電路等等，但不以此為限。
至少一個二次裝置接著可被附接於各別的間隔柱材料。如圖31進一步所示，第一二次裝置374a可藉由黏著材料376a而被附接於第一間隔柱材料層302，第二二次裝置374b可藉由黏著材料376b而被附接於第一間隔柱材料層302，第三二次裝置374a’可藉由黏著材料376a’而被附接於第二間隔柱材料層302’，且第四二次裝置374b’可藉 由黏著材料376b’而被附接於第二間隔柱材料層302b’。
如圖32所示，第一電介質層352可被形成在第一微電子裝置342、第一二次裝置374a及第二二次裝置374b上。第二電介質層352’可同時被形成在第二微電子裝置342’、第三二次裝置374a’及第四二次裝置374b上。亦如圖32中所示，在第一電介質層352中可形成複數個開口354以使每一個開口354之各別的微電子裝置接觸區346a及346b、第一二次裝置374a及第二二次裝置374b之至少一部分被曝露出來。在第二電介質層352’中可形成複數個開口354’以使每一個開口354’之各別的微電子裝置接觸區346a’及346b’、第三二次裝置374a’或第四二次裝置374b’之至少一部分被曝露出來。在一個實施例中，第一電介質層352及第二電介質層352’可包含填矽環氧樹脂。開口354及354’可藉由業界習知的任何技術來予以形成，包括雷射鑽孔、離子鑽孔、蝕刻等等，但不以此為限。
如圖33所示，導電材料可藉由業界習知的任何技術而被配置在第一電介質材料層開口354中(參考圖32)，以形成第一微電子裝置接觸區第一導電通孔366a、第一微電子裝置接觸區第二導電通孔366b、第一二次裝置第一導電通孔3641 a、第一二次裝置第二導電通孔3642 a、第二二次裝置第一導電通孔3641 b及第二二次裝置第二導電通孔3642 b。導電材料亦可同時被配置在第二電介質材料層開口354’中(參考圖32)以形成第二微電子裝置 接觸區第一導電通孔366a’、第二微電子裝置接觸區第二導電通孔366b’、第三二次裝置第一導電通孔3641 a’、第三二次裝置第二導電通孔3642 b’、第四二次裝置第一導電通孔3641 b’及第四二次裝置第二導電通孔3642 b’。如圖33進一步所示，可形成導電跡線以電連接各種不同的導電通孔。如圖所示，可形成第一導電跡線368a以電連接第一二次裝置第一導電通孔3641 a及第一二次裝置第二導電通孔3642 a中的至少其中一個與該第一微電子裝置接觸區第一導電通孔366a。可形成第二導電跡線368b以電連接第二二次裝置第一導電通孔3641 b及第二二次裝置第二導電通孔3642 b中的至少其中一個與該第一微電子裝置接觸區第二導電通孔366b。此外，可形成第三導電跡線368a’以電連接該第三二次裝置第一導電通孔3641 a’及第三二次裝置第二導電通孔3642 a’中的至少其中一個與該第二微電子裝置接觸區第一導電通孔366a’。可形成第四導電跡線368b’以電連接第四二次裝置第一導電通孔3641 b’及第四二次裝置第二導電通孔3642 b’中的至少其中一個與該第二微電子裝置接觸區第二導電通孔366b’。因此，各種不同的導電通孔與導電跡線之連接形成該等二次裝置墊與該微電子裝置之間的導電路徑。導電跡線(例如，元件368a、368b、368a’及368b’)可以為任何適當的導電材料。
應瞭解，可以堆積額外的電介質層、導電通孔及導電跡線以形成所要數量之層。一旦已形成所要數量之層，便可形成外部層(諸如，玻璃布層)。如圖33所示，第一 外部層372可被形成在第一電介質層352上且第二外部層372’可被形成在第二電介質層352’上。該等外部層(亦即，第一外部層372及第二外部層372’)可用以工程控管在微電子封裝組件中固有的翹曲/應力，此為熟習此項技術者所能理解者。
如此而被形成在載體第一表面108上及載體第二表面108’上之結構可以藉由如業界習知的分板製程而彼此分離。圖34繪示在分板之後形成在載體第一表面108上之結構。
如圖35所示，第一間隔柱材料層302及第一犧牲材料層310可藉由諸如溶劑釋離來予以去除。該第一微電子裝置黏著材料層344、第一二次裝置黏著材料376a及第二二次裝置黏著材料376b(參考圖34)接著可藉由諸如電漿灰化(如圖36所示)來予以去除，以形成微電子裝置封裝組件380。
應瞭解，經控制的電漿灰化可用以同時去除第一間隔柱材料層302、第一犧牲材料層310、第一微電子裝置黏著材料層344、第一二次裝置黏著材料376a及第二二次裝置黏著材料376b。可進一步瞭解的是，經控制的電漿灰化可用以去除第一間隔柱材料層302、第一微電子裝置黏著材料層344、第一二次裝置黏著材料376a及第二二次裝置黏著材料376b，且同時將第一犧牲材料層310保留在原處，如圖37所示，以形成微電子裝置封裝組件390。
如圖36及37所示，圖26-37之製程可以產生二次裝置(例如，元件374a及374b)，其被配置在第一微電子裝置342之厚度T中(亦即，介於第一微電子裝置有效表面348與第一微電子裝置背部表面350之間)。
雖然在圖28-37中所繪示之實施例顯示針對微電子裝置封裝組件形成間隔柱層，然而應瞭解亦可以形成多個間隔柱材料層，且在材料中可以形成許多穴口或空腔以允許針對微電子裝置及封裝組件堆疊以及多裝置嵌入之各種不同封裝組件架構的產生，此為熟習此項技術者所能理解者。
應瞭解，本發明所主張之標的物並不一定侷限於圖1-37中所繪示之特定應用。本標的物亦可以適用於其他的微電子裝置封裝應用。再者，本標的物亦可使用在除了微電子裝置製造領域以外的任何適當應用中。再者，本發明所主張之標的物可以為較大無凸塊堆積封裝組件的一部分，其亦可包括多個堆疊微電子晶粒，其可以晶圓級來予以形成，或者具有任何數量之適當變化，此為熟習此項技術者所能理解者。
已如上所述地描述本發明之詳細實施例，然而應瞭解由後附申請專利範圍所定義之本發明並未侷限於以上說明中所陳述之特定細節，而是在不背離其精神及範疇的情況下，其仍可以具有許多明顯的變化。
100‧‧‧載體
102‧‧‧第一銅層
102’‧‧‧第二銅層
104‧‧‧第一銅釋放層
104’‧‧‧第二銅釋放層
106‧‧‧黏著材料
108‧‧‧載體第一表面
108’‧‧‧載體第二表面
110‧‧‧第一犧牲材料層
110’‧‧‧第二犧牲材料層
120‧‧‧第一保護層
120’‧‧‧第二保護層
122a‧‧‧金屬化層
122a’‧‧‧金屬化層
122b‧‧‧金屬化層
122b’‧‧‧金屬化層
124a‧‧‧第一二次裝置墊
124a’‧‧‧第三二次裝置墊
124b‧‧‧第二二次裝置墊
124b’‧‧‧第四二次裝置墊
126a‧‧‧金屬化層
126a’‧‧‧金屬化層
126b‧‧‧金屬化層
126b’‧‧‧金屬化層
128a‧‧‧第一疊合式封裝組件墊
128a’‧‧‧第三疊合式封裝組件墊
128b‧‧‧第二疊合式封裝組件墊
128b’‧‧‧第四疊合式封裝組件墊
132‧‧‧第一保護層開口
132’‧‧‧第二保護層開口
134‧‧‧第一犧牲材料層開口
134’‧‧‧第二犧牲材料層開口
142‧‧‧第一微電子裝置
142’‧‧‧第二微電子裝置
144‧‧‧黏著材料
144’‧‧‧黏著材料
146a‧‧‧第一微電子裝置接觸區
146a’‧‧‧第二微電子裝置接觸區
146b‧‧‧第一微電子裝置接觸區
146b’‧‧‧第二微電子裝置接觸區
148‧‧‧有效表面
148’‧‧‧有效表面
150‧‧‧第一微電子裝置背表面
150’‧‧‧背表面
152‧‧‧第一電介質層
152’‧‧‧第二電介質層
154‧‧‧開口
154’‧‧‧開口
162a‧‧‧第一疊合式封裝組件墊導電通孔
162b‧‧‧第二疊合式封裝組件墊導電通孔
164a‧‧‧第一二次裝置墊導電通孔
164a’‧‧‧第三二次裝置墊導電通孔
164b‧‧‧第二二次裝置墊導電通孔
164b’‧‧‧第四二次裝置墊導電通孔
166a‧‧‧第一微電子裝置接觸區第一導電通孔
166a’‧‧‧第二微電子裝置接觸區第一導電通孔
166b‧‧‧第一微電子裝置接觸區第二導電通孔
166b’‧‧‧第二微電子裝置接觸區第二導電通孔
168a‧‧‧第一導電跡線
168a’‧‧‧第三導電跡線
168b‧‧‧第二導電跡線
168b’‧‧‧第四導電跡線
172‧‧‧第一外部層
172’‧‧‧第二外部層
174a‧‧‧第一二次裝置
174b‧‧‧第二二次裝置
180‧‧‧微電子裝置封裝組件
202a‧‧‧第一間隔柱
202a’‧‧‧第三間隔柱
202b‧‧‧第二間隔柱
202b’‧‧‧第四間隔柱
210‧‧‧第一犧牲材料層
210’‧‧‧第二犧牲材料層
220‧‧‧第一保護層
220’‧‧‧第二保護層
226a‧‧‧金屬化層
226a’‧‧‧金屬化層
226b‧‧‧金屬化層
226b’‧‧‧金屬化層
228a‧‧‧第一疊合式封裝組件墊
228a’‧‧‧第三疊合式封裝組件墊
228b‧‧‧第二疊合式封裝組件墊
228b’‧‧‧第四疊合式封裝組件墊
232‧‧‧第一保護層開口
232’‧‧‧第二保護層開口
234‧‧‧第一犧牲材料層開口
234’‧‧‧第二犧牲材料層開口
242‧‧‧第一微電子裝置
242’‧‧‧第二微電子裝置
244‧‧‧黏著材料
244’‧‧‧黏著材料
246a‧‧‧第一微電子裝置接觸區
246a’‧‧‧第二微電子裝置接觸區
246b‧‧‧第一微電子裝置接觸區
246b’‧‧‧第二微電子裝置接觸區
248‧‧‧有效表面
248’‧‧‧有效表面
250‧‧‧第一微電子裝置背表面
250’‧‧‧背表面
252‧‧‧第一電介質層
252’‧‧‧第二電介質層
254‧‧‧第一電介質層開口
254’‧‧‧第二電介質層開口
262a‧‧‧第一疊合式封裝組件墊導電通孔
262a’‧‧‧第三疊合式封裝組件墊導電通孔
262b‧‧‧第二疊合式封裝組件墊導電通孔
262b’‧‧‧第四疊合式封裝組件墊導電通孔
2641 a‧‧‧第一二次裝置第一導電通孔
2641 a’‧‧‧第三二次裝置第一導電通孔
2641 b‧‧‧第二二次裝置第一導電通孔
2641 b’‧‧‧第四二次裝置第一導電通孔
2642 a‧‧‧第一二次裝置第二導電通孔
2642 a’‧‧‧第三二次裝置第二導電通孔
2642 b‧‧‧第二二次裝置第二導電通孔
2642 b’‧‧‧第四二次裝置第二導電通孔
266a‧‧‧第一微電子裝置接觸區第一導電通孔
266a’‧‧‧第二微電子裝置接觸區第一導電通孔
266b‧‧‧第一微電子裝置接觸區第二導電通孔
266b’‧‧‧第二微電子裝置接觸區第二導電通孔
268a‧‧‧第一導電跡線
268a’‧‧‧第三導電跡線
268b‧‧‧第二導電跡線
268b’‧‧‧第四導電跡線
272‧‧‧第一外部層
272’‧‧‧第二外部層
274a‧‧‧第一二次裝置
274a’‧‧‧第三二次裝置
274b‧‧‧第二二次裝置
274b’‧‧‧第四二次裝置
276a‧‧‧黏著材料
276a’‧‧‧黏著材料
276b‧‧‧黏著材料
276b’‧‧‧黏著材料
280‧‧‧微電子裝置封裝組件
302‧‧‧第一間隔柱材料層
302’‧‧‧第二間隔柱材料層
302b‧‧‧第二間隔柱材料層
304‧‧‧第一間隔柱材料層開口
304’‧‧‧第二間隔柱材料層開口
306‧‧‧箭頭
306’‧‧‧箭頭
310‧‧‧第一犧牲材料層
310’‧‧‧第二犧牲材料層
332‧‧‧第一犧牲材料層開口
332’‧‧‧第二犧牲材料層開口
342‧‧‧第一微電子裝置
342’‧‧‧第二微電子裝置
344‧‧‧第一微電子裝置黏著材料層
344’‧‧‧黏著材料
346a‧‧‧微電子裝置接觸區
346a’‧‧‧微電子裝置接觸區
346b‧‧‧微電子裝置接觸區
346b’‧‧‧微電子裝置接觸區
348‧‧‧第一微電子裝置有效表面
348’‧‧‧有效表面
350‧‧‧背表面
350‧‧‧第一微電子裝置背表面
350’‧‧‧背表面
352‧‧‧第一電介質層
352’‧‧‧第二電介質層
354‧‧‧第一電介質材料層開口
354’‧‧‧第二電介質材料層開口
3641 a‧‧‧第一二次裝置第一導電通孔
3641 a‧‧‧第三二次裝置第一導電通孔
3641 b‧‧‧第二二次裝置第一導電通孔
3641 b’‧‧‧第四二次裝置第一導電通孔
3642 a‧‧‧第一二次裝置第二導電通孔
3642 a’‧‧‧第三二次裝置第二導電通孔
3642 b‧‧‧第二二次裝置第二導電通孔
3642 b’‧‧‧第四二次裝置第二導電通孔
366a‧‧‧第一微電子裝置接觸區第一導電通孔
366a’‧‧‧第二微電子裝置接觸區第一導電通孔
366b‧‧‧第一微電子裝置接觸區第二導電通孔
366b’‧‧‧第二微電子裝置接觸區第二導電通孔
368a‧‧‧第一導電跡線
368a’‧‧‧第三導電跡線
368b‧‧‧第二導電跡線
368b’‧‧‧第四導電跡線
372‧‧‧第一外部層
372’‧‧‧第二外部層
374a‧‧‧第一二次裝置
374a’‧‧‧第三二次裝置
374b‧‧‧第二二次裝置
374b’‧‧‧第四二次裝置
376a‧‧‧第一二次裝置黏著材料
376a’‧‧‧黏著材料
376b‧‧‧第二二次裝置黏著材料
376b’‧‧‧黏著材料
380‧‧‧微電子裝置封裝組件
390‧‧‧微電子裝置封裝組件
本發明所主張之標的物已詳細指明且特別主張於本說明書之結論部分。本發明之上述及其他特徵可以從上文的詳細說明及後附的申請專利範圍並結合隨附之圖式而獲得更完整的瞭解。應瞭解，此等隨附圖式僅描繪依照本發明之數個實施例，因此不應視為其範疇的限制。本發明將透過使用隨附圖式來描述額外的特異性及細節，使得本發明之優點可以更容易地被確認，其中：圖1-13顯示依照本發明之一個實施例之形成具有表面安裝裝置側二次裝置之無凸塊增層無芯(BBUL-C)微電子封裝組件之製程的側面剖面圖。
圖14-25顯示依照本發明之另一實施例之形成具有嵌入裝置側二次裝置之無凸塊增層無芯(BBUL-C)微電子封裝組件之製程的側面剖面圖。
圖26-37顯示依照本發明之又另一實施例之形成具有嵌入裝置側二次裝置之無凸塊增層無芯(BBUL-C)微電子封裝組件之製程的側面剖面圖。
100‧‧‧載體
102‧‧‧第一銅層
102’‧‧‧第二銅層
104‧‧‧第一銅釋放層
104’‧‧‧第二銅釋放層
106‧‧‧黏著材料
108‧‧‧載體第一表面
108’‧‧‧載體第二表面

Claims (18)

  1. 一種微電子裝置封裝組件，包含：微電子裝置，具有有效表面及相反的背部表面，其中，該微電子裝置之厚度係由介於該微電子裝置有效表面與該微電子裝置背部表面之間的距離所界定；至少一二次裝置，係電連接至該微電子裝置，其中，該至少一二次裝置在該微電子裝置之該厚度中係位於鄰近該微電子裝置；以及電介質層，配置在該微電子裝置有效表面及該至少一二次裝置之上，其中，該電介質層鄰接該微電子裝置介於該微電子裝置有效表面和該微電子裝置背部表面之間的一部份，且其中，該微電子裝置背部表面及該微電子裝置介於該微電子裝置有效表面和該微電子裝置背部表面之間的一部份係透過該電介質層被曝露出來。
  2. 如申請專利範圍第1項之微電子裝置封裝組件，其中，該至少一二次裝置包含至少一電容器。
  3. 如申請專利範圍第1項之微電子裝置封裝組件，進一步包括介於該至少一二次裝置與該微電子裝置之間的導電路徑，該導電路徑包含：延伸穿過該電介質層而電連接至該至少一二次裝置之第一導電通孔；延伸穿過該電介質層而電連接至該微電子裝置之第二導電通孔；及導電跡線，使該第一導電通孔電連接至該第二導電通 孔。
  4. 一種微電子裝置封裝組件之形成方法，包含：提供具有有效表面及相反的背部表面之微電子裝置，其中，該微電子裝置之厚度係由介於該微電子裝置有效表面與該微電子裝置背部表面之間的距離所界定；使至少一二次裝置在該微電子裝置之該厚度中位於鄰近該微電子裝置；使該二次裝置電連接至該微電子裝置；以及在該微電子裝置有效表面及該至少一二次裝置上配置電介質層，其中，該電介質層鄰接該微電子裝置介於該微電子裝置有效表面和該微電子裝置背部表面之間的一部份，且其中，該微電子裝置背部表面及該微電子裝置介於該微電子裝置有效表面和該微電子裝置背部表面之間的一部份係透過該電介質層被曝露出來。
  5. 如申請專利範圍第4項之方法，其中，使該至少一二次裝置在該微電子裝置之該厚度中位於鄰近該微電子裝置係包含使至少一電容器在該微電子裝置之該厚度中位於鄰近該微電子裝置。
  6. 如申請專利範圍第4項之方法，進一步包括介於該至少一二次裝置與該微電子裝置之間的導電路徑，該導電路徑包含：形成延伸穿過該電介質層而電連接至該至少一二次裝置之第一導電通孔；形成延伸穿過該電介質層而電連接至該微電子裝置之 第二導電通孔；及形成使該第一導電通孔電連接至該第二導電通孔之導電跡線。
  7. 一種微電子裝置封裝組件之形成方法，包含：形成犧牲材料層於載體上；形成穿過該犧牲材料層以使該載體之一部分曝露出的開口；形成至少一二次裝置墊於該犧牲材料層上；將微電子裝置附接於位在該犧牲材料層開口中之該載體，其中，該微電子裝置具有有效表面、相反的背部表面及由介於該微電子裝置有效表面與該微電子裝置背部表面之間的距離所界定之厚度；配置電介質層於該微電子裝置及該至少一二次裝置墊之上；形成介於該至少一二次裝置墊與該微電子裝置之間的導電路徑；去除該犧牲材料層；及使二次裝置附接於該至少一二次裝置墊，其中，該二次裝置被配置在該微電子裝置之該厚度中。
  8. 如申請專利範圍第7項之方法，其中，將該二次裝置附接於該至少一二次裝置墊包含將電容器附接於該至少一二次裝置墊。
  9. 如申請專利範圍第7項之方法，其中，形成介於該至少一二次裝置墊與該微電子裝置之間的該導電路徑包 含：形成穿過該電介質層而至該二次裝置墊之至少一開口；形成穿過該電介質層而至該微電子裝置之至少一開口；配置導電材料於該等開口中以形成至少一二次裝置墊導電通孔及至少一微電子裝置導電通孔；及形成介於該至少一二次裝置墊導電通孔與該至少一微電子裝置導電通孔之間的至少一導電跡線。
  10. 一種微電子裝置封裝組件之形成方法，包含：形成至少一間隔柱於載體上；形成犧牲材料層於該載體及該至少一間隔柱上；形成穿過該犧牲材料層以使該載體之一部分曝露出的開口；使微電子裝置附接至在該犧牲材料層開口中之該載體，其中，該微電子裝置具有有效表面、相反的背部表面及由介於該微電子裝置有效表面與該微電子裝置背部表面之間的距離所界定之厚度；將至少一二次裝置附接至該至少一間隔柱，其中，該至少一二次裝置係位在該微電子裝置之該厚度中；配置電介質層於該微電子裝置及該至少一二次裝置之上；形成介於該至少一二次裝置墊與該微電子裝置之間的導電路徑； 去除該至少一間隔柱；及去除該犧牲材料層。
  11. 如申請專利範圍第10項之方法，其中，將至少一二次裝置附接至該至少一間隔柱包含將電容器附接至該至少一間隔柱。
  12. 如申請專利範圍第10項之方法，其中，形成介於該至少一二次裝置墊與該微電子裝置之間的該導電路徑係包含：形成穿過該電介質層而至該二次裝置墊之至少一開口；形成穿過該電介質層而至該微電子裝置之至少一開口；配置導電材料於該等開口中以形成至少一二次裝置墊導電通孔及至少一微電子裝置導電通孔；及形成介於該至少一二次裝置墊導電通孔與該至少一微電子裝置導電通孔之間的至少一導電跡線。
  13. 一種微電子裝置封裝組件之形成方法，包含：形成間隔柱材料層於載體上；形成穿過該間隔柱材料層以使該載體之一部分曝露出的開口；形成犧牲材料層於該間隔柱材料層上與該間隔柱材料層開口中；形成穿過該犧牲材料層以使該間隔柱材料層之一部分及該載體之一部分曝露出的開口； 將微電子裝置附接至該載體，其中，該微電子裝置具有有效表面、相反的背部表面及由介於該微電子裝置有效表面與該微電子裝置背部表面之間的距離所界定之厚度；將至少一二次裝置附接至該至少一間隔柱材料層，其中，該至少一二次裝置係位在該微電子裝置之該厚度中；配置電介質層於該微電子裝置及該至少一二次裝置之上；形成介於該至少一二次裝置墊與該微電子裝置之間的導電路徑；及去除該至少一間隔柱。
  14. 如申請專利範圍第13項之方法，其中，將該至少一二次裝置附接至該至少一間隔柱材料層包含將電容器附接至該至少一間隔柱材料層。
  15. 如申請專利範圍第13項之方法，進一步包括去除該犧牲材料層。
  16. 如申請專利範圍第13項之方法，其中，形成介於該至少一二次裝置墊與該微電子裝置之間的導電路徑包含：形成穿過該電介質層而至該二次裝置墊之至少一開口；形成穿過該電介質層而至該微電子裝置之至少一開口；配置導電材料於該等開口中以形成至少一二次裝置墊導電通孔及至少一微電子裝置導電通孔；及 形成介於該至少一二次裝置墊導電通孔與該至少一微電子裝置導電通孔之間的至少一導電跡線。
  17. 如申請專利範圍第14項之方法，其中，形成該間隔柱材料層於該載體上包含形成光阻間隔柱材料層於該載體上。
  18. 如申請專利範圍第17項之方法，進一步包含交錯鏈結該光阻間隔柱材料層。
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