CN103606559B - 半导体装置的制造方法 - Google Patents

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Abstract

本发明的目的在于提供一种半导体装置的制造方法，为了减少因接触元件误对准造成的接触阻值的变化。该方法包括：形成一非平面晶体管于一基材上，该非平面晶体管包括位于一鳍之中的源极/漏极区，该鳍包括一顶面及多个侧壁；形成一层间介电层于该非平面晶体管上，其中该层间介电层具有一最大高度；形成一开口，其仅穿越该层间介电层的最大高度的一部分，并暴露出该鳍的该顶面的至少一部分及所述侧壁的至少一部分；以及填充一导电材料于该开口，以形成该源极/漏极区之一的接触组件，该接触组件与该鳍的该顶面及所述侧壁相接触。本发明减少了接触阻值，同时在制造过程中减少了接触元件的误对准。

Description

半导体装置的制造方法
本申请是申请号为200810212853.6、申请日为2008年9月10日、发明名称为“半导体装置”的发明专利申请的分案申请。
技术领域
本发明涉及一种半导体装置及其制造方法，尤其涉及一种形成电性接触元件至衬底上方凸起区的系统及其制造方法。
背景技术
在改善晶体管性能且减少晶体管尺寸的历程中，晶体管研发方向不再跟随传统平面晶体管的形式，以至于源极/漏极区域位于衬底之中的形式，取代而之的是非平面晶体管，其中源极/漏极区域位于衬底上方的鳍(fin)之中。如此非平面装置是一种多栅极式鳍场效晶体管(multiple-gate FinFET)。在此最简单形式中，多栅极式FinFET具有横跨于似鳍(fin-like)硅本体的栅电极以形成一沟道区域。有两个栅极，每一个栅极位于此硅鳍(silicon fin)的每一个侧壁上。源极/漏极区域位于此鳍之中并远离衬底。
源极/漏极区域的电性接触元件跟随传统的布局法则，使得形成此接触元件以连接于似鳍硅本体的上表面的一部分。因此，从这个布局法则中，接触的宽度会小于或最多等于鳍的宽度。例如，装置的接触宽度为60nm，则此装置的宽度必须大于或等于60nm。如果，接触宽度必须超过位于沟道区域上的鳍的宽度(例如，FinFET的宽度小于60nm)，则位于源极/漏极区域的鳍的宽度必须扩大，以至于这些区域的鳍的宽度会大于接触宽度。
然而，随着此布局法则，有很多问题会产生。问题之一例如为，当接触面积的减少，接触元件的接触阻值会增加，因此，会限制装置的驱动电流的改善。又，制造过程中这些接触元件的误对准会导致装置和这些接触元件间的接触阻值的变化，于是导致不同装置之间的阻值差异，并减少整体电路的产率。而且，硅化物的形成通常会在源极/漏极区域上会产生超浅结(shallow junction)，因而阻碍肖特基势垒(Schottky barrier)高度的改善。
因此，急需一种半导体装置，包括新的接触元件设计，用以减少接触阻值，同时可在制造过程中减少接触元件的误对准。
发明内容
本发明的目的在于提供一种半导体装置及其制造方法，以改善公知技术的不足。
为达成上述、其他与本发明的目的，本发明提供一种半导体装置及其制造方法，以形成所述多个接触元件结构于一非平面半导体装置的源极/漏极区域。
本发明提供一种半导体装置包括：一衬底；一非平面晶体管，位于该衬底上，该非平面晶体管包括位于一鳍凸出部之中的源极/漏极区域；一层间介电层，位于该非平面晶体管的上方；以及，多个接触元件，至少部分穿过该层间介电层，以形成与该源极/漏极区域的一电性接触，并接触该鳍的多个表面。
本发明又提供一种半导体装置包括：一衬底；一导电区域，延伸于该衬底的上方，该导电区域具有朝向并远离该衬底的一上表面和多个侧壁；一介电层，位于该导电区域的上方；以及，一接触元件，延伸穿过该介电层至该导电区域，该接触元件与该导电区域的上表面和至少两个侧壁接触。
另外，本发明提供一种半导体装置包括：一衬底；一鳍凸出部，位于该衬底上；一层间介电层，位于该鳍的上方；以及，至少一个接触元件，穿过该层间介电层并与该鳍的多个表面接触。
本发明还提供一种半导体装置的制造方法，包括：
形成一非平面晶体管于一基材上，该非平面晶体管包括位于一鳍之中的源极/漏极区，该鳍包括一顶面及多个侧壁；
形成一层间介电层于该非平面晶体管上，其中该层间介电层具有一最大高度；
形成一开口，其仅穿越该层间介电层的最大高度的一部分，并暴露出该鳍的该顶面的至少一部分及所述侧壁的至少一部分；以及
填充一导电材料于该开口，以形成该源极/漏极区之一的接触组件，该接触组件与该鳍的该顶面及所述侧壁相接触。
本发明优选实施例的优点之一在于减少源极/漏极区域和接触元件间的接触阻值，进而得到优选的装置性能。再者，因为接触元件误对准造成的接触阻值的变化也可降低，而产生更均一化的产物，而且形成硅化物时不需要超浅结，能进一步改善肖特基势垒的高度。
附图说明
图1至图8示出根据本发明实施例的形成接触元件的中间步骤。
图9A和图9B分别示出根据本发明实施例的接触元件的立体图和俯视图，其中接触元件为用于鳍的多个表面，而鳍包括源极/漏极区域。
图10A和图10B分别示出根据本发明另一个实施例的接触元件的立体图和俯视图，其中接触元件为用于鳍的一上表面和三个侧壁，而鳍包括源极/漏极区域。
其中，附图标记说明如下：
101～衬底； 103～绝缘层；
201～鳍； 301～栅极介电层；
401～栅极电极层； 501～栅极堆叠层；
503～鳍的第一部分； 505～鳍的第二部分；
507～沟道区域； 600～装置；
601～栅极间隙壁； 603～源极/漏极区域；
605～硅化物接触元件；
701～接触元件蚀刻停止层；
801～层间介电层；
901～接触元件；
903～鳍的上表面。
具体实施方式
本发明优选实施例的制造与使用的说明详述如下，然而，可以理解的是，本发明提供许多可应用的发明概念，而此发明概念能够以特定的内文广泛地具体化。这些实施例仅以特定的方式使用附图阐述本发明的制造与使用，但不用以限制本发明的范围。
以下利用特定的实施例，也即FinFET晶体管以叙述本发明。然而，本发明也被应用于其他半导体装置，特别是非平面装置。本发明实施例可利用于例如：非平面电阻(non-planar resistors)、二极管(diodes)、电容(capacitors)、保险丝(fuses)和其他相似装置。
请参考图1，此图显示优选的绝缘体上覆盖半导体(semiconductor-on-insulator,SOI)衬底，也可使用例如块状硅(bulk silicon)、应变SOI(strained SOI)、以及绝缘层上覆盖锗化硅(SiGe on insulator)的其他衬底来取代。此优选的绝缘层上覆盖半导体衬底包括一衬底101，一绝缘层103，以及一半导体层105。此衬底101优选为硅。
此绝缘层103可形成自任一介电材料或绝缘材料，且优选为包含二氧化硅或氮化硅或二者的组合的结构。此绝缘层103的厚度可介于至之间，但使用更薄或更厚的介电层也是可被理解的。
半导体层105可形成自例如硅的元素半导体、例如锗化硅(silicon-germanium)的合金半导体、或者例如砷化镓(gallium arsenide)或磷化铟(indium phosphide)的化合物半导体。此半导体层105优选为硅。半导体层105的厚度可介于至之间。另一个实施例中，也可使用例如块状硅衬底的一块状半导体衬底。此半导体层105优选为一P型半导体，但其他实施例中可为一n型半导体。
图2显示从半导体层105形成鳍201。此鳍201可借助沉积例如光致抗蚀材料及/或硬掩模的掩模材料(mask material)(图中未显示)在半导体层105之上来形成。接着，将此掩模材料图案化并根据图2所示用来形成201的图案，以蚀刻半导体层105。
图3显示位于鳍201的上方形成栅极介电层301。此可借助热氧化(thermaloxidation)、化学气相沉积法(chemical vapor deposition)、溅镀(sputtering)或任一种用以形成栅极介电层的其他已知方式所形成。根据形成栅极介电层的技术，此栅极介电层301在鳍201上表面的厚度可以不同于鳍201侧壁的厚度。
栅极介电层301可包含具有一厚度范围介于约至约的材料，例如二氧化硅或氮氧化硅，优选厚度为少于约此栅极介电层301也可形成自一高介电常数(high-k)的材料(如相对的介电常数大于约5)，例如氧化镧(lanthanum oxide,La2O3)、氧化铝(aluminum oxide,Al2O3)、氧化铪(hafnium oxide,HfO2)、氮氧化铪(hafniumoxynitride,HfON)、氧化锆(zirconium oxide,ZrO2)或其组合，其具有等效氧化物厚度约至约优选为约或更少。
图4显示栅极电极层401的形成。此栅极电极层401包括一导电材料且可选择自一群组，包括多晶硅(polycrystalline-silicon,poly-Si)、多晶锗化硅(poly-crystallinesilicon-germanium,poly-SiGe)、金属氮化物(metallic nitrides)、金属硅化物(metallic silicon)、金属氧化物(metallic oxides)以及金属。金属氮化物举例包括氮化钨(tungsten nitride)、氮化钼(molybdenum nitride)、氮化钛(titanium nitride)以及氮化钽(tantalum nitride)或其组合。金属硅化物举例包括硅化钨(tungsten silicon)、硅化钛(titanium silicon)、硅化钴(cobalt silicon)、硅化镍(nickel silicon)、硅化铂(platinum silicon)、硅化铒(erbium silicon)或其组合。金属氧化物举例包括氧化钌(ruthenium oxide)、氧化铟锡(indium tin oxide)或其组合。金属举例包括钨(tungsten)、钛(titanium)、铝(aluminum)、铜(copper)、钼(molybdenum)、镍(nickel)、铂(platinum)等。
沉积此栅极电极层401可借助化学气相沉积法、溅镀或用以沉积导电材料的其他已知方式所形成。此栅极电极层401的厚度范围可为约至约栅极电极层401的上表面通常为一非平面上表面，且可在栅极电极层401图案化或蚀刻栅极之前进行平坦化。此时，离子可能会或可能不会被导入此栅极电极层401。例如，离子可借助离子注入技术导入。
图5显示栅极介电层301和栅极电极层401的图案化以形成一栅极堆叠层501，并且定义出鳍的第一部分503，鳍的第二部分505，以及一沟道区域507，位于栅极介电层301的下面鳍201之中。此栅极堆叠层501可借助沉积和图案化一栅极掩模（图中未显示）在栅极电极层401上(请参考图4)来形成，例如使用公知的沉积和光刻技术。此栅极掩模包括通常使用的掩模材料，包括(但不限于)光致抗蚀材料、二氧化硅、氮氧化硅、及/或氮化硅。可使用等离子体蚀刻法(plasma etching)以蚀刻栅极电极层401和栅极介电层301而形成图案化的栅极堆叠层501，如图5所示。
图6显示经由形成间隙壁601，源极/漏极区域603，和硅化物接触元件605而完成装置600。此间隙壁601可形成于栅极堆叠层501相对的两侧。间隙壁601典型地形成方式为，在之前形成的结构上以毯覆式沉积法(blanket depositing)形成一间隙壁层(图中未显示)。此间隙壁优选为包括氮化硅、氮氧化物、碳化硅、氮氧化硅、氧化物及其他相似材料，且形成此层优选方法例如化学气相沉积法、等离子体辅助化学气相沉积法(plasma enhancedCVD)、溅镀及其他公知技术。之后，图案化此间隙壁601，优选为以各向异性(anisotropically)蚀刻从此结构的水平面移除此间隙壁层。
源极/漏极区域603被形成于鳍的第一部分503和第二部分505上，利用注入适当的掺杂物以补充掺杂物于此鳍201之中。举例来说，掺杂p型掺杂物，例如硼(boron)、镓(gallium)、铟(indium)，可形成PMOS装置。另一个实施例，掺杂n型掺杂物，例如磷(phosphorous)、砷(arsenic)、锑(antimony)可形成NMOS装置。这些源极/漏极区域603的掺杂可使用栅极堆叠层501和栅极间隙壁601作为掩模(mask)。值得注意的是，本领域普通技术人员可理解，可使用其他工艺、步骤或类似的形成方法形成这些源极/漏极区域603。例如，本领域普通技术人员可理解，为了适用于特殊目的，可使用各种间隙壁及衬层的组合，来完成多个掺杂(注入)，以形成具有特定的形状或特征的源极/漏极区域。任何这些可能使用而形成这些源极/漏极区域603的工艺和以上的描述，都不是用来限制本发明于上述的各种步骤。
优选实施例的源极/漏极区域603的形成是以便减少后续接触元件(请参考下面的图9A至图9B以及图10A至图10B)与源极/漏极区域603的肖特基势垒高度。例如，源极/漏极区域603的掺杂物是通过一分离注入法(segregated doping)掺杂的。另一个实施例中，一超薄绝缘层（图中未显示）可形成于源极/漏极区域603的上方，并且掺杂物可穿透超薄绝缘层而掺杂。
另一个实施例的源极/漏极区域603形成是以便于传递一应变(strain)于沟道区域507之上。此实施例中，鳍201的第一部分503和第二部分505可通过一例如湿蚀刻的工艺移除。接着，第一部分503和第二部分505可再成长以形成一应力物(stressor)，而传递一应力于鳍201的沟道区域507，其位于栅极堆叠层501的下面。在一优选实施例中，鳍201包括硅而蚀刻鳍201的第一部分503和第二部分505的同时，利用栅极堆叠层501或间隙壁601以防止沟道区域507被蚀刻。在移除鳍201的第一部分503和第二部分505之后，接着，这些部分可借助具有例如锗化硅的材料的选择性外延(epitaxial)工艺再成长，其中此材料具有不同于硅的一晶格常数。位于源极/漏极区域603及沟道区域507的应力物材料(stressormaterial)之间的晶格失配(lattice mismatch)，将传递一应力于沟道区域507，以至于增加载流子迁移率和装置的整体性能。源极/漏极区域603的掺杂可通过上述讨论的注入法，或作为材料成长的线上掺杂(in-situ doping)法。
源极/漏极区域603形成后，可视需要使用硅化物工艺，以沿着鳍201的一个或更多上表面和侧壁形成硅化物接触元件605，其中鳍201位于源极/漏极区域603的上方。这些硅化物接触元件605优选包括镍，钴，铂，或铒(erbium)，用以减少接触元件的肖特基势垒高度。然而，也可使用例如钛，钯(palladium)及其他相似的常用金属。公知技术揭示，硅化工艺(silicidation)可利用一适当金属层毯覆式沉积(blanket deposition)，接着，以一退火(annealing)步骤使此金属与下面露出的硅反应。接着，移除未反应(un-reacted)金属，优选是使用一选择性蚀刻工艺来移除。这些硅化物接触元件605优选厚度范围介于约5nm至约50nm之间。
可沿着源极/漏极区域603上的鳍201的一个或更多上表面和侧壁形成金属层(图中未显示)，来取代硅化物接触元件。此金属层优选包括铝，镍，铜，或钨，以降低此接触元件的肖特基势垒高度。
图7图为图6沿着7-7’切线的结构剖面图，且绘出一视需要形成的接触元件蚀刻停止层(CESL)701，其形成于装置600上，用以保护后续工艺期间的步骤。此CESL701也可作为一应力物(stressor)，以在装置600的沟道区域507之中形成一应力。CESL701优选为氮化硅(silicon nitride)构成，也可为其他材料如氮化物，氮氧化物，氮化硼(boron nitride)或其组合或相似材料。CESL701可借助化学气相沉积法形成，厚度范围介于约20nm至约200nm之间，优选厚度为约80nm。然而，其他形成方式也可使用。此CESL701优选传递一拉伸应变于NMOS装置的鳍201的沟道区域507且传递一压缩应变于PMOS装置的鳍201的沟道区域507。
图8显示形成一层间介电层(ILD)801于装置600之上。为了清楚地说明，不显示图7的CESL701，并将硅化物接触元件605和源极/漏极区域603合并成一区改以硅化物接触元件605表示。此ILD801的形成可借助化学气相沉积法、溅镀或其他已知方法。ILD801典型地有一平坦的表面，且可包括二氧化硅，也可使用例如高介电常数的其他介电材料。ILD801的形成是用来传递一应变于鳍201的沟道区域507，以增加装置600的整体性能。
图9A显示经由ILD801而形成接触元件901至硅化物接触元件605。接触元件901是依照已知的光刻及蚀刻技术形成于ILD801之中。一般光刻技术包括沉积(deposit)掩模用的一光致抗蚀材料、曝光(expose)、以及显影(develop)已露出ILD801欲移除的部分。留下的光致抗蚀材料会保护下方的材料，以避免后续工艺步骤例如蚀刻受损。优选实施例的光致抗蚀材料用来图案化掩模(mask)，以被定义接触元件901。掩模被图案化后，接着，形成宽度比鳍201宽的开口，也可使用例如硬掩模(hardmask)的额外掩模。
蚀刻工艺可为一各向异性(anisotropic)或各向同性(isotropic)蚀刻，但优选为一各向异性干蚀刻。在一优选实施例中，此蚀刻工艺持续至鳍201的一上表面903，包括源极/漏极603和鳍201侧壁的至少一部分暴露出来，借以露出鳍201的至少三个表面(上表面部分和至少两个侧壁部分)。
接着，形成接触元件901以便与鳍201露出的表面接触。此实施例中，形成每一个接触元件901以与鳍201的多个表面接触。在一优选实施例中，形成接触元件901以与鳍201的至少三个表面接触，但也可接触更多或更少的表面。与只有接触鳍201上表面的接触元件相比，可允许硅化物接触元件605和接触元件901之间有更大的接触面积。因此，可降低装置的接触阻值。此实施例也具有减少因接触元件901误对准造成的接触阻值变化的优点，这是因为当接触元件901宽度大于鳍201时，会有一更大的裕度来应对此接触阻值的变化。
接触元件901可包括一势垒/粘合层(barrier/adhesion layer)(图中未显示)以避免扩散以及提供接触元件901和ILD801之间较好的粘合。在一实施例中，此势垒层是由一或更多层的钛(titanium)，氮化钛，钽(tantalum)，氮化钽或其相似元素形成。此势垒层优选是以化学气相沉积法（CVD）形成，然而也可用其他技术来取代CVD。此势垒层形成的优选的结合厚度范围介于约至约
接触元件901可由任一适合导电材料，例如高导电(highly-conductive)、低阻值材料(low-resistive metal)、元素金属(elemental metal)、过渡金属(transitionmetal)，或其他相似材料组成。在一具体实施例中，接触元件901由钨构成，也可使用例如铜的其他材料来取代钨。在一实施例中，是以钨形成接触元件901，且可使用公知的CVD技术以沉积接触元件901，也可使用其他任一种形成方式来取代CVD。
图9B显示由前述图9A所述的工艺形成的装置600的俯视图。值得注意的是，在此实施例中，接触元件901形成比之前的接触元件具有一较大的接触面积。另外，在接触元件区域上的鳍201的宽度可小于接触元件901，且接触元件901区域上的鳍201不需加宽以符合设计法则。
图10A显示另一个实施例，其中接触元件901与鳍201的多个侧壁接触。然而，在此实施例之中，形成接触元件901不仅是与鳍201的上表面和至少两个侧壁接触，而是与鳍201的上表面和至少三个侧壁接触。在此实施例之中，形成开口的蚀刻步骤是接触元件901持续越过鳍201的上表面903，直到鳍201的至少三个侧壁部分实质地暴露，且可能直到绝缘层103的至少一部分也实质地暴露。因此，当接触元件901的材料沉积或其他材料形成于开孔之中，形成的接触元件901会与鳍201的至少四个表面接触，包括鳍201的上表面和至少三个侧壁。
图10B显示根据前述图10A绘出的实施例的俯视图。如先前所述，接触元件901是与鳍201的至少四个表面接触，允许接触元件901和硅化物接触元件605之间具有较大的接触元件面积。此较大的接触元件面积将允许鳍201的宽度缩短，用以防止接触阻值因为随着接触元件面积的减少而增加。
本发明优选实施例中，形成多侧壁的接触元件901于装置600之上，其中包括一应变沟道区域(strained channel region)或源极/漏极区域603和接触元件901之间较低的肖特基势垒高度或二者皆含。减少肖特基势垒高度的优选方法可以参考图6所述。此应变沟道区域的形成是通过一适当的应变工艺，优选包括一或更多的前述的应变工艺。这些工艺优选包括SiGe源极/漏极外延(epitaxial)成长(请参考图6描述)，CESL(请参考图7描述)，以及ILD(请参考图8描述)。
为达本发明的目的以及优点，本发明优选实施例已详述之。本发明优选实施例的揭示并非用以限定本发明，任何本领域普通技术人员，在不脱离本发明的精神和范围内，当可做更动与润饰，因此本发明的保护范围当视所附的权利要求书所界定的范围为准。例如，有许多种用以形成此结构材料的沉积方式。只要是根据本发明实施例所描述而可得到实质相同结果的任一沉积方式均可被使用。

Claims (10)

1.一种半导体装置的制造方法，包括：
形成一非平面晶体管于一基材上，该非平面晶体管包括位于一鳍之中的源极/漏极区，该鳍包括一顶面及多个侧壁；
形成一层间介电层于该非平面晶体管上，其中该层间介电层具有一最大高度；
形成一开口，其仅穿越该层间介电层的最大高度的一部分，并暴露出该鳍的该顶面的至少一部分及所述侧壁的至少一部分；以及
填充一导电材料于该开口，以形成该源极/漏极区之一的接触组件，该接触组件与该鳍的该顶面及所述多个侧壁相接触；
其中该鳍还包括：
一第一部分，由具有一第一晶格常数的一第一材料组成；
一第二部分，由具有一第二晶格常数的一第二材料组成，该第二晶格常数不同于该第一晶格常数，其中该第二部分位于该源极/漏极区之间，且该第一部分邻接于该第二部分的一端的全部侧壁。
2.如权利要求1所述的半导体装置的制造方法，其中该开口暴露出至少两侧壁的一部分。
3.如权利要求1所述的半导体装置的制造方法，其中该开口暴露出至少三侧壁的一部分。
4.如权利要求1所述的半导体装置的制造方法，其中该层间介电层施予一应力至该鳍的该源极/漏极区之间的区域。
5.如权利要求1所述的半导体装置的制造方法，还包含在形成该层间介电层之前，形成一接触蚀刻停止层于该非平面晶体管上，该接触蚀刻停止层施予一应力至该鳍的该源极/漏极区之间的区域。
6.如权利要求1所述的半导体装置的制造方法，还包含透过分离注入法形成该源极/漏极区。
7.如权利要求1所述的半导体装置的制造方法，还包含形成一金属硅化物于该源极/漏极区上。
8.如权利要求1所述的半导体装置的制造方法，还包含形成一金属层于于该源极/漏极区上。
9.如权利要求1所述的半导体装置的制造方法，其中形该鳍还包括：
一第三部分，邻接于该第二部分的另一端且相对于该第一部分的位置，该第三部分包括具有该第一晶格常数的一第三材料。
10.如权利要求9所述的半导体装置的制造方法，还包含一绝缘层于该非平面晶体管和该基材之间，且该层间介电层直接接触该绝缘层。
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