CN109599365A - 半导体器件及其形成方法 - Google Patents

半导体器件及其形成方法 Download PDF

Info

Publication number
CN109599365A
CN109599365A CN201710938763.4A CN201710938763A CN109599365A CN 109599365 A CN109599365 A CN 109599365A CN 201710938763 A CN201710938763 A CN 201710938763A CN 109599365 A CN109599365 A CN 109599365A
Authority
CN
China
Prior art keywords
side wall
fin
layer
fin side
doped layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201710938763.4A
Other languages
English (en)
Inventor
李勇
洪中山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
SMIC Advanced Technology R&D Shanghai Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
SMIC Advanced Technology R&D Shanghai Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp, SMIC Advanced Technology R&D Shanghai Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201710938763.4A priority Critical patent/CN109599365A/zh
Publication of CN109599365A publication Critical patent/CN109599365A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823468—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

一种半导体器件及其形成方法，其中方法包括：形成第一鳍侧墙和第二鳍侧墙，第一鳍侧墙位于第一鳍部第一置换区的侧壁且位于隔离层表面，第二鳍侧墙位于第一鳍侧墙侧壁；去除第一鳍侧墙和第二鳍侧墙覆盖的第一置换区，在第一鳍部中形成第一初始槽，在第一鳍部宽度方向上，第一初始槽的两侧侧壁分别具有第一鳍侧墙；刻蚀第一初始槽内壁的第一鳍侧墙以增大第一初始槽在第一鳍部宽度方向上的尺寸，形成第一槽，刻蚀第一初始槽内壁第一鳍侧墙的工艺对第二鳍侧墙的刻蚀速率小于对第一鳍侧墙的刻蚀速率；在第一槽中形成第一掺杂层。所述方法提高了半导体器件的性能。

Description

半导体器件及其形成方法
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体器件及其形成方法。
背景技术
MOS(金属-氧化物-半导体)晶体管，是现代集成电路中最重要的元件之一。MOS晶体管的基本结构包括：半导体衬底；位于半导体衬底表面的栅极结构，所述栅极结构包括：位于半导体衬底表面的栅介质层以及位于栅介质层表面的栅电极层；位于栅极结构两侧半导体衬底中的源漏掺杂区。
随着半导体技术的发展，传统的平面式的MOS晶体管对沟道电流的控制能力变弱，造成严重的漏电流。鳍式场效应晶体管(Fin FET)是一种新兴的多栅器件，它一般包括凸出于半导体衬底表面的鳍部，覆盖部分所述鳍部的顶部表面和侧壁的栅极结构，位于栅极结构两侧的鳍部中的源漏掺杂区。
然而，现有技术中鳍式场效应晶体管构成的半导体器件的性能仍有待提高。
发明内容
本发明解决的问题是提供一种半导体器件及其形成方法，以提高半导体器件的性能。
为解决上述问题，本发明提供一种半导体器件的形成方法，包括：提供半导体衬底，半导体衬底上具有若干第一鳍部和覆盖第一鳍部部分侧壁的隔离层，所述隔离层暴露出的第一鳍部包括第一置换区；形成第一鳍侧墙和第二鳍侧墙，第一鳍侧墙位于第一鳍部第一置换区的侧壁且位于隔离层表面，第二鳍侧墙位于第一鳍侧墙侧壁；去除第一鳍侧墙和第二鳍侧墙覆盖的第一置换区，在第一鳍部中形成第一初始槽，在第一鳍部宽度方向上，第一初始槽的两侧侧壁分别具有第一鳍侧墙；刻蚀第一初始槽内壁的第一鳍侧墙以增大第一初始槽在第一鳍部宽度方向上的尺寸，形成第一槽，刻蚀第一初始槽内壁第一鳍侧墙的工艺对第二鳍侧墙的刻蚀速率小于对第一鳍侧墙的刻蚀速率；在第一槽中形成第一掺杂层。
可选的，刻蚀第一初始槽内壁的部分第一鳍侧墙以增大第一初始槽在第一鳍部宽度方向上的尺寸，形成所述第一槽。
可选的，还包括：去除第一掺杂层侧壁的第二鳍侧墙和第一鳍侧墙。
可选的，刻蚀去除第一初始槽内壁的第一鳍侧墙以增大第一初始槽在第一鳍部宽度方向上的尺寸，形成所述第一槽。
可选的，还包括：去除第一掺杂层侧壁的第二鳍侧墙。
可选的，刻蚀第一初始槽内壁的第一鳍侧墙的工艺对第一鳍侧墙相对于对第二鳍侧墙的刻蚀选择比值为20～500。
可选的，刻蚀第一初始槽内壁的第一鳍侧墙的工艺为湿刻工艺。
可选的，所述第一鳍侧墙的材料为氮化硅，所述第二鳍侧墙的材料为氧化硅；所述湿刻工艺的参数包括：采用的刻蚀溶液为磷酸溶液，磷酸的体积百分比浓度为80％～90％，温度为120摄氏度～180摄氏度。
可选的，所述第一鳍侧墙的材料为SiN、SiCN、SiBN或SiON；所述第二鳍侧墙的材料为SiO2或SiOC。
可选的，在刻蚀第一初始槽内壁的第一鳍侧墙之前，所述第一鳍侧墙的厚度和第二鳍侧墙的厚度之比为1:1～5:1。
可选的，在刻蚀第一初始槽内壁的第一鳍侧墙之前，所述第一鳍侧墙和所述第二鳍侧墙的总厚度为8nm～15nm。
可选的，形成所述第一掺杂层的工艺包括外延生长工艺。
可选的，所述隔离层暴露出的第一鳍部还包括第一非置换区，第一置换区与第一非置换区邻接且位于第一非置换区两侧，自第一置换区至第一非置换区的方向平行于第一鳍部的延伸方向；所述半导体器件的形成方法还包括：在形成所述第一鳍侧墙和第二鳍侧墙之前，在半导体衬底和隔离层上形成第一栅极结构，第一栅极结构横跨第一鳍部的第一非置换区、且覆盖第一鳍部第一非置换区的顶部表面和侧壁表面；形成所述第一掺杂层后，第一掺杂层分别位于第一栅极结构两侧的第一鳍部中。
可选的，所述半导体衬底包括第一区和第二区，第一鳍部位于半导体衬底第一区上，半导体衬底第二区上具有若干第二鳍部；所述隔离层位于半导体衬底第一区和第二区上，隔离层还覆盖第二鳍部的部分侧壁，隔离层暴露出的第二鳍部包括第二置换区；所述半导体器件的形成方法还包括：在形成所述第一鳍侧墙和第二鳍侧墙之前，在第二鳍部第二置换区的侧壁形成位于第二区隔离层表面的第三鳍侧墙；去除第三鳍侧墙覆盖的第二置换区，在第二鳍部中形成第二初始槽，在第二鳍部宽度方向上，第二初始槽的两侧侧壁分别具有第三鳍侧墙；刻蚀第二初始槽内壁的第三鳍侧墙以增大第二初始槽在第二鳍部宽度方向上的尺寸，形成第二槽；在第二槽中形成第二掺杂层；形成第二掺杂层后，形成所述第一鳍侧墙和第二鳍侧墙；形成所述第一掺杂层后，去除第二掺杂层侧壁的第三鳍侧墙，暴露出第二掺杂层的顶部表面和侧壁表面；形成所述第一掺杂层后，至少去除第一掺杂层侧壁的第二鳍侧墙，暴露出第一掺杂层的顶部表面和侧壁表面。
可选的，所述隔离层暴露出的第二鳍部还包括第二非置换区，第二置换区与第二非置换区邻接且位于第二非置换区两侧，自第二置换区至第二非置换区的方向平行于第二鳍部的延伸方向；所述半导体器件的形成方法还包括：在形成所述第三鳍侧墙之前，在半导体衬底和隔离层上形成第二栅极结构，第二栅极结构横跨第二鳍部的第二非置换区、且覆盖第二鳍部第二非置换区的顶部表面和侧壁表面；形成第二掺杂层后，第二掺杂层分别位于第二栅极结构两侧的第二鳍部中。
可选的，第一区用于形成N型鳍式场效应晶体管，第二区用于形成P型鳍式场效应晶体管；第一掺杂层的材料为掺杂第一离子的硅，第一离子的导电类型为N型；第二掺杂层的材料为掺杂第二离子的锗硅，第二离子的导电类型为P型；或者，第一区用于形成P型鳍式场效应晶体管，第二区用于形成N型鳍式场效应晶体管；所述第一掺杂层的材料为掺杂第一离子的锗硅，第一离子的导电类型为P型；所述第二掺杂层的材料为掺杂第二离子的硅，第二离子的导电类型为N型。
可选的，还包括：在形成所述第一掺杂层后，形成底层介质层，底层介质层位于第一区隔离层、第二鳍侧墙和第一掺杂层上，底层介质层还位于第二区隔离层、第三鳍侧墙和第二掺杂层上；在底层介质层中形成贯穿底层介质层的第一介质开口，所述第一掺杂层和第二鳍侧墙位于第一介质开口底部；形成第一介质开口后，至少去除第一掺杂层侧壁的第二鳍侧墙，暴露出第一掺杂层的顶部表面和侧壁表面；在底层介质层中形成贯穿底层介质层的第二介质开口，所述第二掺杂层和第三鳍侧墙位于第二介质开口底部；形成第二介质开口后，去除第二掺杂层侧壁的第三鳍侧墙，暴露出第二掺杂层的顶部表面和侧壁表面。
可选的，形成所述第一介质开口和第二介质开口后，还包括：在所述第一掺杂层暴露出的侧壁表面和顶部表面形成第一金属硅化物层；在所述第二掺杂层暴露出的侧壁表面和顶部表面形成第二金属硅化物层；形成第一金属硅化物层和第二金属硅化物层后，在第一介质开口中形成第一插塞，在第二介质开口中形成第二插塞。
本发明还提供一种采用上述任意一项方法形成的半导体器件。
与现有技术相比，本发明的技术方案具有以下优点：
本发明技术方案提供的半导体器件的形成方法中，第一初始槽由去除第一鳍侧墙覆盖的第一置换区而形成，第一槽为扩大第一初始槽在第一鳍部宽度方向上的尺寸而形成。由于刻蚀第一初始槽内壁第一鳍侧墙的工艺对第二鳍侧墙的刻蚀速率小于对第一鳍侧墙的刻蚀速率，因此刻蚀第一初始槽内壁第一鳍侧墙的工艺对第二鳍侧墙的损耗较少。当刻蚀第一初始槽内壁的第一鳍侧墙后，第一槽内壁剩余材料的厚度一定的情况下，能够使第一槽在第一鳍部宽度方向的尺寸较大。第一掺杂层形成在第一槽中，因此第一掺杂层在第一鳍部宽度方向上的尺寸较大，这样使得第一掺杂层的表面积较大。在形成第一掺杂层的过程中，第二鳍侧墙能够限制第一掺杂层的形成空间，避免第一掺杂层沿第一鳍部宽度方向向外突出，进而避免在第一鳍部宽度方向上相邻第一掺杂层的边缘之间的距离过小。第一掺杂层用于和第一插塞电学连接。由于避免在第一鳍部宽度方向上相邻第一掺杂层的边缘之间的距离过小，因此第一插塞的材料层容易填充于在第一鳍部宽度方向上相邻第一掺杂层之间的区域，且第一插塞和第一掺杂层相接触的面积较大，降低了第一插塞和第一掺杂层之间的接触电阻。综上，提高了半导体器件的性能。
附图说明
图1至图4是一种半导体器件形成过程的结构示意图；
图5至图34是本发明一实施例中半导体器件形成过程的结构示意图。
具体实施方式
正如背景技术所述，现有技术形成的半导体器件的性能较差。
图1至图4是一种半导体器件形成过程的结构示意图。
参考图1，提供半导体衬底100，半导体衬底100上具有若干鳍部110和覆盖鳍部110部分侧壁的隔离层103，所述隔离层103暴露出的鳍部110包括置换区；在鳍部110置换区的侧壁形成位于隔离层103表面的鳍侧墙120。
参考图2，去除鳍侧墙120覆盖的置换区，在鳍部110中形成初始槽121，初始槽121在鳍部110宽度方向上的两侧侧壁分别具有鳍侧墙120。
参考图3，刻蚀初始槽121内壁的鳍侧墙120以增大初始槽121在鳍部110宽度方向上的尺寸，形成凹槽122；
参考图4，在凹槽122中形成掺杂层130。
然而，上述方法形成的半导体器件的性能较差，经研究发现，原因在于：
初始槽121由去除鳍侧墙120覆盖的置换区而形成，凹槽122为扩大初始槽121在鳍部110宽度方向上的尺寸而形成。在刻蚀初始槽121内壁的鳍侧墙120的过程中，鳍侧墙120在鳍部110宽度方向上的两侧侧壁均暴露在刻蚀环境中，因此鳍侧墙120在鳍部110宽度方向上的两侧侧壁材料具有基本相同的损耗量。即在增大初始槽121在鳍部110宽度方向上的尺寸的过程中，对鳍侧墙120外侧壁的损耗较大。
刻蚀初始槽121内壁的鳍侧墙120后，凹槽122侧壁的鳍侧墙120厚度需要大于等于临界厚度，以避免凹槽122侧壁的鳍侧墙120在后续工艺中倾倒。在此情况下，由于对鳍侧墙120外侧壁的损耗较大，因此导致初始槽121在鳍部110宽度方向上尺寸的增加受到限制，凹槽122在鳍部110宽度方向上的尺寸相对较小。
所述掺杂层130形成在凹槽122中，因此掺杂层130在鳍部110宽度方向上的尺寸相对较小，这样使得掺杂层130的表面积相对较小。掺杂层130用于和插塞电学连接。由于掺杂层130和插塞相接触的面积相对较小，因此降低掺杂层130和插塞之间的接触电阻的能力受到限制。
综上，导致半导体器件的性能较差。
在此基础上，本发明提供一种半导体器件的形成方法，形成第一鳍侧墙和第二鳍侧墙，第一鳍侧墙位于第一鳍部第一置换区的侧壁且位于隔离层表面，第二鳍侧墙位于第一鳍侧墙侧壁；去除第一鳍侧墙和第二鳍侧墙覆盖的第一置换区，在第一鳍部中形成第一初始槽；刻蚀第一初始槽内壁的第一鳍侧墙以增大第一初始槽在第一鳍部宽度方向上的尺寸，形成第一槽，刻蚀第一初始槽内壁第一鳍侧墙的工艺对第二鳍侧墙的刻蚀速率小于对第一鳍侧墙的刻蚀速率；在第一槽中形成第一掺杂层。所述方法提高半导体器件的性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图5至图34是本发明一实施例中半导体器件形成过程的结构示意图。
结合参考图5和图6，图6中第一区的示图为沿图5中切割线M1-M2的剖面图，图6中第二区的示图为沿图5中切割线N1-N2的剖面图，提供半导体衬底200，半导体衬底200上具有若干第一鳍部211和覆盖第一鳍部211部分侧壁的隔离层203，所述隔离层203暴露出的第一鳍部211包括第一置换区。
本实施例中，以半导体器件为鳍式场效应晶体管作为示例。在其它实施例中，半导体器件为三极管或二极管。所述半导体衬底200可以是单晶硅、多晶硅或非晶硅。半导体衬底200也可以是硅、锗、锗化硅等半导体材料。本实施例中，半导体衬底200的材料为单晶硅。
所述半导体衬底200包括第一区A，第一鳍部211位于半导体衬底200第一区A上。半导体衬底200还包括第二区B。半导体衬底200第二区B上具有若干第二鳍部212。
所述隔离层203位于半导体衬底200第一区A和第二区B上，隔离层203还覆盖第二鳍部212的部分侧壁。所述隔离层203的顶部表面低于第一鳍部211的顶部表面以及第二鳍部212的顶部表面。所述隔离层203的材料包括氧化硅。所述隔离层203的材料包括氧化硅。
在其它实施例中，半导体衬底不包括第二区。
所述第一鳍部211和第二鳍部212的材料为单晶硅或单晶锗硅。
本实施例中，所述第一区A用于形成N型鳍式场效应晶体管，第二区B用于形成P型鳍式场效应晶体管。在其它实施例中，第一区A用于形成P型鳍式场效应晶体管，第二区B用于形成N型鳍式场效应晶体管。
所述隔离层203暴露出的第一鳍部211还包括第一非置换区，第一置换区与第一非置换区邻接且位于第一非置换区两侧，自第一置换区至第一非置换区的方向平行于第一鳍部211的延伸方向。所述隔离层203暴露出的第二鳍部212包括第二置换区和第二非置换区，第二置换区与第二非置换区邻接且位于第二非置换区两侧，自第二置换区至第二非置换区的方向平行于第二鳍部212的延伸方向。
结合参考图5和图6，在半导体衬底200和隔离层203上形成第一栅极结构221，第一栅极结构221横跨第一鳍部211的第一非置换区、且覆盖第一鳍部211第一非置换区的顶部表面和侧壁表面；在半导体衬底200和隔离层203上形成第二栅极结构222，第二栅极结构222横跨第二鳍部212的第二非置换区、且覆盖第二鳍部212第二非置换区的顶部表面和侧壁表面。
第一栅极结构221和第二栅极结构222相互分立。
第一栅极结构221包括横跨第一鳍部211的第一栅介质层和位于第一栅介质层上的第一栅电极层。第二栅极结构222包括横跨第二鳍部212的第二栅介质层和位于第二栅介质层上的第二栅电极层。第一栅介质层位于第一区A隔离层203部分表面、且覆盖第一鳍部211第一非置换区的顶部表面和侧壁表面。第二栅介质层位于第二区B隔离层203部分表面、且覆盖第二鳍部212第二非置换区的顶部表面和侧壁表面。
本实施例中，第一栅介质层和第二栅介质层的材料为氧化硅。在其它实施例中，第一栅介质层和第二栅介质层的材料为高K介质材料(K大于3.9)。第一栅电极层和第二栅电极层的材料为多晶硅。
本实施例中，第一栅极结构221的顶部表面还具有第一栅保护层231，所述第二栅极结构222的顶部表面还具有第二栅保护层232。所述第一栅保护层231和第二栅保护层232的材料为SiN、SiCN、SiBN或SiON。
接着，形成第一鳍侧墙和第二鳍侧墙，第一鳍侧墙位于第一鳍部第一置换区的侧壁且位于隔离层表面，第二鳍侧墙位于第一鳍侧墙侧壁。
所述半导体器件的形成方法还包括：在形成所述第一鳍侧墙和第二鳍侧墙之前，在第二鳍部第二置换区的侧壁形成位于第二区隔离层表面的第三鳍侧墙；去除第三鳍侧墙覆盖的第二置换区，在第二鳍部212中形成第二初始槽，在第二鳍部212宽度方向上，第二初始槽的两侧侧壁分别具有第三鳍侧墙；刻蚀第二初始槽内壁的第三鳍侧墙以增大第二初始槽在第二鳍部212宽度方向上的尺寸，形成第二槽；在第二槽中形成第二掺杂层；形成第二掺杂层后，形成所述第一鳍侧墙和第二鳍侧墙。
结合参考图7和图8，图7为在图5基础上的示意图，图8为在图6基础上的示意图，在第一区A和第二区B的隔离层203表面、第一鳍部211第一置换区表面、第一栅极结构221和第一栅保护层231的侧壁、第一栅保护层231的顶部、第二鳍部212第二置换区表面、第二栅极结构222和第二栅保护层232的侧壁、以及第二栅保护层232的顶部形成第一侧墙膜240；在第一区A上形成第一掩膜层250，第一掩膜层250覆盖第一区A的第一侧墙膜240。
第一掩膜层250覆盖第一区A的第一侧墙膜240，且第一掩膜层250未覆盖第二区B的第一侧墙膜240。
第一侧墙膜240的材料为SiN、SiCN、SiBN或SiON。形成第一侧墙膜240的工艺为沉积工艺，如等离子体化学气相沉积工艺或原子层沉积工艺。
所述第一掩膜层250的材料包括光刻胶。
结合参考图9和图10，图9为在图7基础上的示意图，图10为在图8基础上的示意图，以第一掩膜层250为掩膜刻蚀第二区B的第一侧墙膜240直至暴露出第二区B隔离层203、第二栅保护层232和第二鳍部212的顶部表面，形成第三鳍侧墙243和第二栅侧墙242，第三鳍侧墙243位于第二鳍部212第二置换区的侧壁且位于隔离层203表面，第二栅侧墙242位于第二栅极结构222侧壁。
以第一掩膜层250为掩膜刻蚀第二区B的第一侧墙膜240的工艺包括各向异性干刻工艺。
结合参考图11和图12，图11为在图9基础上的示意图，图12为在图10基础上的示意图，去除第三鳍侧墙243覆盖的第二置换区，在第二鳍部212中形成第二初始槽273，在第二鳍部212宽度方向上，第二初始槽273的两侧侧壁分别具有第三鳍侧墙243。
具体的，以第一掩膜层250为掩膜刻蚀第二区B的第一侧墙膜240后，以第一掩膜层250为掩膜刻蚀去除第三鳍侧墙243覆盖的第二置换区，形成第二初始槽273。
去除第三鳍侧墙243覆盖的第二置换区以形成第二初始槽273的工艺为干刻工艺，参数包括：采用的气体包括碳氟基气体。
结合参考图13和图14，图13为在图11基础上的示意图，图14为在图12基础上的示意图，刻蚀第二初始槽273内壁的第三鳍侧墙243以增大第二初始槽273在第二鳍部212宽度方向上的尺寸，形成第二槽274。
以第一掩膜层250为掩膜刻蚀去除第三鳍侧墙243覆盖的第二置换区后，以第一掩膜层250为掩膜刻蚀第二初始槽273内壁的第三鳍侧墙243以形成第二槽274；之后，去除第一掩膜层250。
或者，以第一掩膜层250为掩膜刻蚀去除第三鳍侧墙243覆盖的第二置换区后，去除第一掩膜层250；去除第一掩膜层250后，刻蚀第二初始槽273内壁的第三鳍侧墙243以形成第二槽274。
刻蚀第二初始槽273内壁的第三鳍侧墙243的工艺为湿刻工艺。
本实施例中，第三鳍侧墙243的材料为氮化硅，刻蚀第二初始槽273内壁的第三鳍侧墙243采用的湿刻工艺的参数包括：采用的溶液为磷酸溶液，磷酸的体积百分比浓度为80％～90％，如86％～87％，温度为120摄氏度～180摄氏，如160摄氏度。
在一个实施例中，在刻蚀第二初始槽273内壁的第三鳍侧墙243之前，所述第三鳍侧墙243具有第三厚度，第三厚度为3nm～8nm；在刻蚀第二初始槽273内壁的第三鳍侧墙243之后，所述第三鳍侧墙243具有第四厚度，第四厚度为第三厚度的20％～99％。
结合参考图15和图16，图15为在图13基础上的示意图，图16为在图14基础上的示意图，在第二槽274(参考图13和图14)中形成第二掺杂层282。
以第一区A的第一侧墙膜240、第二栅保护层232、第二栅侧墙242和第三鳍侧墙243为掩膜，在第二槽274中形成第二掺杂层282。
形成所述第二掺杂层282的工艺包括外延生长工艺。形成所述第二掺杂层282后，第二掺杂层282分别位于第二栅极结构222两侧的第二鳍部212中。
当第二区B用于形成P型鳍式场效应晶体管时，所述第二掺杂层282的材料为掺杂第二离子的锗硅，第二离子的导电类型为P型。当第二区B用于形成N型鳍式场效应晶体管时，所述第二掺杂层282的材料为掺杂第二离子的硅，第二离子的导电类型为N型。
第二初始槽273由去除第三鳍侧墙243覆盖的第二置换区而形成，第二槽274为扩大第二初始槽273在第二鳍部212宽度方向上尺寸而形成，第二掺杂层282形成在第二槽274中。因此第二掺杂层282在第二鳍部212宽度方向上的尺寸大于第二置换区的宽度，这样使得第二掺杂层282的表面积增大。由于在第二掺杂层282形成的过程中，第三鳍侧墙243限制第二掺杂层282的形成空间，因此避免第二掺杂层282沿第二鳍部212宽度方向向外突出，进而避免在第二鳍部212宽度方向上相邻第二掺杂层282的边缘之间的距离过小。后续第二插塞和第二金属硅化物层的材料均容易填充在第二鳍部212宽度方向上相邻第二掺杂层282之间的区域。
结合参考图17和图18，图17为在图15基础上的示意图，图18为在图16基础上的示意图，形成第二掺杂层282后，在第二区B的隔离层203表面、第三鳍侧墙243和第二掺杂层282的表面、第二栅保护层232的顶部、第二栅侧墙242表面、以及第一区A的第一侧墙膜240表面形成第二侧墙膜290；在第二侧墙膜290表面形成第三侧墙膜291；在第二区B上形成第二掩膜层300，第二掩膜层300覆盖第二区B的第三侧墙膜291。
所述第二掩膜层300未形成在第一区A。
所述第二侧墙膜290的材料和形成方法参照第一侧墙膜240的材料和形成方法。第二掩膜层300的材料参照第一掩膜层250的材料。
第三侧墙膜291的材料分别与第二侧墙膜290和第一侧墙膜240的材料不同。第三侧墙膜291的材料为SiO2或SiOC。本实施例中，第三侧墙膜291的材料为SiO2。形成第三侧墙膜291的工艺为沉积工艺，如等离子体化学气相沉积工艺或原子层沉积工艺。
第一区A的第三侧墙膜291用于形成第二鳍侧墙和部分第一栅侧墙。本实施例中，第一区A的第一侧墙膜240和第二侧墙膜290用于形成第一鳍侧墙和部分第一栅侧墙。
在其它实施例中，不形成第二侧墙膜，而形成第三侧墙膜，第一区的第一侧墙膜用于形成第一鳍侧墙和部分第一栅侧墙。
结合参考图19和图20，图19为在图17基础上的示意图，图20为在图18基础上的示意图，以第二掩膜层300为掩膜刻蚀第一区A的第三侧墙膜291、第二侧墙膜290和第一侧墙膜240，直至暴露出第一区A的隔离层203表面、以及第一栅保护层231和第一鳍部211的顶部表面，形成第一鳍侧墙2921、第二鳍侧墙2922和第一栅侧墙293，第一鳍侧墙2921位于第一鳍部211第一置换区的侧壁且位于隔离层203表面，第二鳍侧墙2922位于第一鳍侧墙2921侧壁，第一栅侧墙293位于第一栅极结构221的侧壁。
以第二掩膜层300为掩膜刻蚀第一区A的第三侧墙膜291、第二侧墙膜290和第一侧墙膜240的工艺包括各向异性干刻工艺。
所述第一鳍侧墙2921的材料为SiN、SiCN、SiBN或SiON；所述第二鳍侧墙2922的材料为SiO2或SiOC。所述第一鳍侧墙2921的材料和所述第二鳍侧墙2922的材料不同。
本实施例中，第一栅侧墙293包括位于第一栅极结构221侧壁的第一子栅侧墙240a、位于第一子栅侧墙240a侧壁的第二子栅侧墙290a、以及位于第二子栅侧墙290a侧壁的第三子栅侧墙291a。其中，第一子栅侧墙240a由第一区A的第一侧墙膜240形成，第二子栅侧墙290a由第一区A的第二侧墙膜290形成，第三子栅侧墙291a由第一区A的第三侧墙膜291形成。
本实施例中，第一鳍侧墙2921包括位于第一鳍部211第一置换区的侧壁且位于隔离层203表面的第一子鳍侧墙240b、以及位于第一子鳍侧墙240b侧壁的第二子鳍侧墙290b。其中，第一子鳍侧墙240b由第一区A的第一侧墙膜240形成，第二子鳍侧墙290b由第一区A的第二侧墙膜290形成。
第二鳍侧墙2922由第一区A的第三侧墙膜291形成。
在后续刻蚀第一初始槽内壁的第一鳍侧墙2921之前，所述第一鳍侧墙2921和所述第二鳍侧墙2922的总厚度为第一厚度。
本实施例中，第一厚度为8nm～15nm。
在后续刻蚀第一初始槽内壁的第一鳍侧墙2921之前，所述第一鳍侧墙2921的厚度和第二鳍侧墙2922的厚度之比为1:1～5:1，第一鳍侧墙2921的厚度和第二鳍侧墙2922的厚度选择此范围的意义在于：提高第二鳍侧墙2922在刻蚀第一初始槽内壁的第一鳍侧墙2921的工艺中的掩膜作用的同时，使后续增大第一初始槽在第一鳍部211宽度方向上的空间较大。
结合参考图21和图22，图21为在图19基础上的示意图，图22为在图20基础上的示意图，去除第一鳍侧墙2921和第二鳍侧墙2922覆盖的第一置换区，在第一鳍部中形成第一初始槽261，在第一鳍部211宽度方向上，第一初始槽261的两侧侧壁分别具有第一鳍侧墙2921。
具体的，以第二掩膜层300为掩膜刻蚀第一区A的第三侧墙膜291、第二侧墙膜290和第一侧墙膜240后，以第二掩膜层300为掩膜刻蚀去除第一鳍侧墙2921和第二鳍侧墙2922覆盖的第一置换区，形成第一初始槽261。
去除第一鳍侧墙2921和第二鳍侧墙2922覆盖的第一置换区以形成第一初始槽261的工艺为干刻工艺，参数包括：采用的气体包括碳氟基气体。
结合参考图23和图24，图23为在图21基础上的示意图，图24为在图22基础上的示意图，刻蚀第一初始槽261内壁的第一鳍侧墙2921以增大第一初始槽261在第一鳍部211宽度方向上的尺寸，形成第一槽262，刻蚀第一初始槽261内壁第一鳍侧墙2921的工艺对第二鳍侧墙2922的刻蚀速率小于对第一鳍侧墙2921的刻蚀速率。
本实施例中，以第二掩膜层300为掩膜刻蚀去除第一鳍侧墙2921和第二鳍侧墙2922覆盖的第一置换区后，以第二掩膜层300为掩膜刻蚀第一初始槽261内壁的第一鳍侧墙2921以形成第一槽262；之后，去除第二掩膜层300。
在其它实施例中，以第二掩膜层300为掩膜刻蚀去除第一鳍侧墙2921和第二鳍侧墙2922覆盖的第一置换区后，去除第二掩膜层300；去除第二掩膜层300后，刻蚀第一初始槽261内壁的第一鳍侧墙2921以增大第一初始槽261在第一鳍部211宽度方向上的尺寸，形成第一槽262。
刻蚀第一初始槽261内壁的第一鳍侧墙2921的工艺为湿刻工艺。
本实施例中，第一鳍侧墙2921的材料为氮化硅，所述第二鳍侧墙2922的材料为氧化硅；刻蚀第一初始槽261内壁的第一鳍侧墙2921采用的湿刻工艺的参数包括：采用的溶液为磷酸溶液，磷酸的体积百分比浓度为80％～90％，如86％～87％，温度为120摄氏度～180摄氏，如160摄氏度。
由于刻蚀第一初始槽261内壁的第一鳍侧墙2921的工艺对第二鳍侧墙2922的刻蚀速率小于对第一鳍侧墙2921的刻蚀速率，因此刻蚀第一初始槽261内壁的第一鳍侧墙2921的工艺对第二鳍侧墙2922暴露出的侧壁的刻蚀损耗较少。当刻蚀第一初始槽261内壁的第一鳍侧墙2921后，在第一槽262内壁剩余材料厚度一定的情况下，能够使第一槽262在第一鳍部211宽度方向的尺寸较大，相应的，后续在第一槽262中形成的第一掺杂层在第一鳍部211宽度方向的尺寸较大，使得第一掺杂层的表面积较大。
在一个实施例中，刻蚀第一初始槽261内壁的第一鳍侧墙2921的工艺对第一鳍侧墙2921相对于对第二鳍侧墙2922的刻蚀选择比值为20～500，好处包括：在刻蚀第一初始槽261内壁的第一鳍侧墙2921的过程中，对第二鳍侧墙2922的损耗较少，同时，该刻蚀选择比值在工艺上较容易实现。
本实施例中，刻蚀第一初始槽261内壁的部分第一鳍侧墙2921以增大第一初始槽261在第一鳍部211宽度方向上的尺寸，形成所述第一槽262。即刻蚀第一初始槽261内壁部分厚度的第一鳍侧墙2921，形成所述第一槽262。
在其它实施例中，刻蚀去除第一初始槽内壁的第一鳍侧墙以增大第一初始槽在第一鳍部宽度方向上的尺寸，形成第一槽。
在刻蚀第一初始槽261内壁的第一鳍侧墙2921之后，第一槽262内壁剩余的材料的总厚度为第二厚度。
在一个实施例中，在刻蚀第一初始槽261内壁的部分第一鳍侧墙2921之后，第一槽262内壁剩余的第一鳍侧墙2921和第二鳍侧墙2922的总厚度为第二厚度。在另一个实施例中，在刻蚀去除第一初始槽内壁的第一鳍侧墙后，第一槽内壁的第二鳍侧墙的厚度为第二厚度。
本实施例中，第二厚度大于2nm，如4nm使得：刻蚀第一初始槽261内壁的第一鳍侧墙2921之后，第一槽262内壁剩余的材料不易在后续工艺中倾倒。
结合参考图25和图26，图25为在图23基础上的示意图，图26为在图24基础上的示意图，在第一槽262(参考图23和图24)中形成第一掺杂层281。
以第一栅保护层231、第二鳍侧墙2922和第一栅侧墙293以及第二区B的第三侧墙膜291为掩膜，在第一槽262中形成第一掺杂层281。形成所述第一掺杂层281的工艺包括外延生长工艺。
在形成第一掺杂层281的过程中，第二鳍侧墙2922限制第一掺杂层281的形成空间，避免第一掺杂层281沿第一鳍部211宽度方向向外突出，进而避免在第一鳍部211宽度方向上相邻第一掺杂层281的边缘之间的距离过小。后续第一插塞和第一金属硅化物层的材料均容易填充在第一鳍部211宽度方向上相邻第一掺杂层281之间的区域。
形成所述第一掺杂层281后，第一掺杂层281分别位于第一栅极结构221两侧的第一鳍部211中。
第一区A用于形成的鳍式场效应晶体管的类型和第二区B用于形成的鳍式场效应晶体管的类型相反。
当第一区A用于形成N型鳍式场效应晶体管时，所述第一掺杂层281的材料为掺杂第一离子的硅，第一离子的导电类型为N型。当第一区A用于形成P型鳍式场效应晶体管时，所述第一掺杂层281的材料为掺杂第一离子的锗硅，第一离子的导电类型为P型。
形成所述第一掺杂层281后，至少去除第一掺杂层281侧壁的第二鳍侧墙2922，暴露出第一掺杂层281的顶部表面和侧壁表面。具体的，本实施例中，刻蚀第一初始槽261内壁的部分第一鳍侧墙2921以增大第一初始槽261在第一鳍部211宽度方向上的尺寸，相应的，形成所述第一掺杂层281后，去除第一掺杂层281侧壁的第二鳍侧墙2922和第一鳍侧墙2921。
在其它实施例中，刻蚀去除第一初始槽内壁的第一鳍侧墙以增大第一初始槽在第一鳍部宽度方向上的尺寸，相应的，形成所述第一掺杂层后，去除第一掺杂层侧壁的第二鳍侧墙。
本实施例中，还包括：形成所述第一掺杂层281后，去除第二掺杂层282侧壁的第三鳍侧墙243，暴露出第二掺杂层282的顶部表面和侧壁表面。
本实施例中，还包括：在形成所述第一掺杂层281后，形成底层介质层，底层介质层位于第一区A隔离层203、第二鳍侧墙2922和第一掺杂层281上，底层介质层还位于第二区B隔离层203、第三鳍侧墙243和第二掺杂层282上；在底层介质层中形成贯穿底层介质层的第一介质开口，所述第一掺杂层281和第二鳍侧墙2922位于第一介质开口底部；形成第一介质开口后，至少去除第一掺杂层281侧壁的第二鳍侧墙2922，暴露出第一掺杂层281的顶部表面和侧壁表面；在底层介质层中形成贯穿底层介质层的第二介质开口，所述第二掺杂层282和第三鳍侧墙243位于第二介质开口底部；形成第二介质开口后，去除第二掺杂层282侧壁的第三鳍侧墙243，暴露出第二掺杂层282的顶部表面和侧壁表面。
结合参考图27和图28，图27为在图25基础上的示意图，图28为在图26基础上的示意图，在形成所述第一掺杂层281后，形成底层介质层311，底层介质层311位于第一区A隔离层203、第二鳍侧墙2922和第一掺杂层281上、以及第一栅侧墙293的侧壁，底层介质层311还位于第二区B隔离层203、第三鳍侧墙243和第二掺杂层282上、以及第二栅侧墙242的侧壁；在形成底层介质层311的过程中去除第一栅保护层231和第二栅保护层232，暴露出第一栅极结构221的顶部表面和第二栅极结构222的顶部表面；形成底层介质层311后，去除第一栅极结构221，在第一区A底层介质层311中形成第一栅开口，去除第二栅极结构222，在第二区B底层介质层311中形成第二栅开口；在第一栅开口中形成第一金属栅极结构321，在第二栅开口中形成第二金属栅极结构322；在第一金属栅极结构321、第一栅侧墙293、第二金属栅极结构322、第二栅侧墙242和底层介质层311上形成顶层介质层312，顶层介质层312和底层介质层311构成层间介质层310。
形成第一金属栅极结构321后，第一掺杂层281分别位于第一金属栅极结构321两侧的第一鳍部211中。形成第二金属栅极结构322后，第二掺杂层282分别位于第二金属栅极结构322两侧的第二鳍部212中。
结合参考图29和图30，图29为在图27基础上的示意图，图30为在图28基础上的示意图，在第一金属栅极结构321两侧的层间介质层310中形成贯穿层间介质层310的第一介质开口331，所述第一掺杂层281和第二鳍侧墙2922位于第一介质开口331底部；在第二金属栅极结构322两侧的层间介质层310中形成贯穿层间介质层310的第二介质开口332，所述第二掺杂层282和第三鳍侧墙243位于第二介质开口332底部；形成第一介质开口331后，至少去除第一掺杂层281侧壁的第二鳍侧墙2922(参考图27和图28)，暴露出第一掺杂层281的顶部表面和侧壁表面；形成第二介质开口332后，去除第二掺杂层282侧壁的第三鳍侧墙243(参考图27和图28)，暴露出第二掺杂层282的顶部表面和侧壁表面。
本实施例中，在形成第一介质开口331的同时形成第二介质开口332，简化了工艺。在其它实施例中，分别形成第一介质开口和第二介质开口。
本实施例中，将第二介质开口332底部的第二侧墙膜290、第三侧墙膜291和第三鳍侧墙243去除，暴露出第二掺杂层282的顶部表面和侧壁表面，第二介质开口332的底部还暴露出第二区B的隔离层203；将第一介质开口331底部的第二鳍侧墙2922和第一鳍侧墙2921去除，暴露出第一掺杂层281的顶部表面和侧壁表面，第一介质开口331的底部还暴露出第一区A的隔离层203。
第一介质开口331分别位于第一金属栅极结构321两侧，第二介质开口332分别位于第二金属栅极结构322两侧。
本实施例中，去除第一鳍侧墙2921和第二鳍侧墙2922的同时，去除第三鳍侧墙243，简化了工艺。
本实施例中，形成所述第一介质开口331和第二介质开口332后，还包括：在所述第一掺杂层281暴露出的侧壁表面和顶部表面形成第一金属硅化物层；在所述第二掺杂层282暴露出的侧壁表面和顶部表面形成第二金属硅化物层；形成第一金属硅化物层和第二金属硅化物层后，在第一介质开口331中形成第一插塞，在第二介质开口332中形成第二插塞，第一插塞和第一金属硅化物层表面接触；第二插塞和第二金属硅化物层表面接触。
下面具体介绍形成第一插塞、第二插塞、第一金属硅化物层和第二金属硅化物层的步骤。
参考图31，图31为在图30基础上的示意图，在第一介质开口331的侧壁和底部、第一掺杂层281的侧壁表面和顶部表面、第二介质开口332的侧壁和底部、第二掺杂层282的侧壁表面和顶部表面、以及层间介质层310的顶部表面形成金属层340。
所述金属层340的材料为Ti、Co或Ni。本实施例中，金属层340的材料为Ti。形成所述金属层340的工艺为沉积工艺，如溅射工艺。
本实施例中，还包括：在金属层340的表面形成阻挡层350。所述阻挡层350的材料为氮化钛或氮化钽。形成所述阻挡层350的工艺为沉积工艺，如化学气相沉积工艺。在其它实施例中，在进行退火工艺之后，形成阻挡层。
参考图32，进行退火工艺，使第一掺杂层281的侧壁表面和顶部表面的金属层340和第一掺杂层281表面材料反应形成第一金属硅化物层361，使第二掺杂层282侧壁表面和顶部表面的金属层340和第二掺杂层282表面材料反应形成第二金属硅化物层362。
本实施例中，阻挡层350在进行退火工艺之前形成，在退火工艺的过程中，阻挡层350能够保护金属层340，避免金属层340被氧化。
参考图33，形成第一金属硅化物层361和第二金属硅化物层362后，在第一介质开口331和第二介质开口332中、以及层间介质层310上形成插塞材料层370。
所述插塞材料层370的材料为金属，如钨。形成所述插塞材料层370的工艺为沉积工艺。
本实施例中，所述插塞材料层370位于阻挡层350表面。
参考图34，平坦化所述插塞材料层370、阻挡层350和金属层340直至暴露出层间介质层310的顶部表面，使第一介质开口331中的插塞材料层370形成第一插塞371，使第二介质开口332中的插塞材料层370形成第二插塞372。
所述第一插塞371和第一金属硅化物层361之间、第一插塞371和层间介质层310之间、以及第一插塞371和第一区A隔离层203之间具有阻挡层350。第一区A的阻挡层350用于阻挡第一插塞371的原子扩散。
所述第二插塞372和第二金属硅化物层362之间、第二插塞372和层间介质层310之间、以及第二插塞372和第二区B隔离层203之间具有阻挡层350。第二区B的阻挡层350用于阻挡第二插塞372的原子扩散。
相应的，本实施例还提供一种采用上述方法形成的半导体器件。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (19)

1.一种半导体器件的形成方法，其特征在于，包括：
提供半导体衬底，半导体衬底上具有若干第一鳍部和覆盖第一鳍部部分侧壁的隔离层，所述隔离层暴露出的第一鳍部包括第一置换区；
形成第一鳍侧墙和第二鳍侧墙，第一鳍侧墙位于第一鳍部第一置换区的侧壁且位于隔离层表面，第二鳍侧墙位于第一鳍侧墙侧壁；
去除第一鳍侧墙和第二鳍侧墙覆盖的第一置换区，在第一鳍部中形成第一初始槽，在第一鳍部宽度方向上，第一初始槽的两侧侧壁分别具有第一鳍侧墙；
刻蚀第一初始槽内壁的第一鳍侧墙以增大第一初始槽在第一鳍部宽度方向上的尺寸，形成第一槽，刻蚀第一初始槽内壁第一鳍侧墙的工艺对第二鳍侧墙的刻蚀速率小于对第一鳍侧墙的刻蚀速率；
在第一槽中形成第一掺杂层。
2.根据权利要求1所述的半导体器件的形成方法，其特征在于，刻蚀第一初始槽内壁的部分第一鳍侧墙以增大第一初始槽在第一鳍部宽度方向上的尺寸，形成所述第一槽。
3.根据权利要求2所述的半导体器件的形成方法，其特征在于，还包括：去除第一掺杂层侧壁的第二鳍侧墙和第一鳍侧墙。
4.根据权利要求1所述的半导体器件的形成方法，其特征在于，刻蚀去除第一初始槽内壁的第一鳍侧墙以增大第一初始槽在第一鳍部宽度方向上的尺寸，形成所述第一槽。
5.根据权利要求4所述的半导体器件的形成方法，其特征在于，还包括：去除第一掺杂层侧壁的第二鳍侧墙。
6.根据权利要求1所述的半导体器件的形成方法，其特征在于，刻蚀第一初始槽内壁的第一鳍侧墙的工艺对第一鳍侧墙相对于对第二鳍侧墙的刻蚀选择比值为20～500。
7.根据权利要求1所述的半导体器件的形成方法，其特征在于，刻蚀第一初始槽内壁的第一鳍侧墙的工艺为湿刻工艺。
8.根据权利要求7所述的半导体器件的形成方法，其特征在于，所述第一鳍侧墙的材料为氮化硅，所述第二鳍侧墙的材料为氧化硅；所述湿刻工艺的参数包括：采用的刻蚀溶液为磷酸溶液，磷酸的体积百分比浓度为80％～90％，温度为120摄氏度～180摄氏度。
9.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述第一鳍侧墙的材料为SiN、SiCN、SiBN或SiON；所述第二鳍侧墙的材料为SiO2或SiOC。
10.根据权利要求1所述的半导体器件的形成方法，其特征在于，在刻蚀第一初始槽内壁的第一鳍侧墙之前，所述第一鳍侧墙的厚度和第二鳍侧墙的厚度之比为1:1～5:1。
11.根据权利要求1所述的半导体器件的形成方法，其特征在于，在刻蚀第一初始槽内壁的第一鳍侧墙之前，所述第一鳍侧墙和所述第二鳍侧墙的总厚度为8nm～15nm。
12.根据权利要求1所述的半导体器件的形成方法，其特征在于，形成所述第一掺杂层的工艺包括外延生长工艺。
13.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述隔离层暴露出的第一鳍部还包括第一非置换区，第一置换区与第一非置换区邻接且位于第一非置换区两侧，自第一置换区至第一非置换区的方向平行于第一鳍部的延伸方向；所述半导体器件的形成方法还包括：在形成所述第一鳍侧墙和第二鳍侧墙之前，在半导体衬底和隔离层上形成第一栅极结构，第一栅极结构横跨第一鳍部的第一非置换区、且覆盖第一鳍部第一非置换区的顶部表面和侧壁表面；形成所述第一掺杂层后，第一掺杂层分别位于第一栅极结构两侧的第一鳍部中。
14.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述半导体衬底包括第一区和第二区，第一鳍部位于半导体衬底第一区上，半导体衬底第二区上具有若干第二鳍部；所述隔离层位于半导体衬底第一区和第二区上，隔离层还覆盖第二鳍部的部分侧壁，隔离层暴露出的第二鳍部包括第二置换区；所述半导体器件的形成方法还包括：在形成所述第一鳍侧墙和第二鳍侧墙之前，在第二鳍部第二置换区的侧壁形成位于第二区隔离层表面的第三鳍侧墙；去除第三鳍侧墙覆盖的第二置换区，在第二鳍部中形成第二初始槽，在第二鳍部宽度方向上，第二初始槽的两侧侧壁分别具有第三鳍侧墙；刻蚀第二初始槽内壁的第三鳍侧墙以增大第二初始槽在第二鳍部宽度方向上的尺寸，形成第二槽；在第二槽中形成第二掺杂层；形成第二掺杂层后，形成所述第一鳍侧墙和第二鳍侧墙；形成所述第一掺杂层后，去除第二掺杂层侧壁的第三鳍侧墙，暴露出第二掺杂层的顶部表面和侧壁表面；形成所述第一掺杂层后，至少去除第一掺杂层侧壁的第二鳍侧墙，暴露出第一掺杂层的顶部表面和侧壁表面。
15.根据权利要求14所述的半导体器件的形成方法，其特征在于，所述隔离层暴露出的第二鳍部还包括第二非置换区，第二置换区与第二非置换区邻接且位于第二非置换区两侧，自第二置换区至第二非置换区的方向平行于第二鳍部的延伸方向；所述半导体器件的形成方法还包括：在形成所述第三鳍侧墙之前，在半导体衬底和隔离层上形成第二栅极结构，第二栅极结构横跨第二鳍部的第二非置换区、且覆盖第二鳍部第二非置换区的顶部表面和侧壁表面；形成第二掺杂层后，第二掺杂层分别位于第二栅极结构两侧的第二鳍部中。
16.根据权利要求14所述的半导体器件的形成方法，其特征在于，第一区用于形成N型鳍式场效应晶体管，第二区用于形成P型鳍式场效应晶体管；第一掺杂层的材料为掺杂第一离子的硅，第一离子的导电类型为N型；第二掺杂层的材料为掺杂第二离子的锗硅，第二离子的导电类型为P型；
或者，第一区用于形成P型鳍式场效应晶体管，第二区用于形成N型鳍式场效应晶体管；所述第一掺杂层的材料为掺杂第一离子的锗硅，第一离子的导电类型为P型；所述第二掺杂层的材料为掺杂第二离子的硅，第二离子的导电类型为N型。
17.根据权利要求14所述的半导体器件的形成方法，其特征在于，还包括：在形成所述第一掺杂层后，形成底层介质层，底层介质层位于第一区隔离层、第二鳍侧墙和第一掺杂层上，底层介质层还位于第二区隔离层、第三鳍侧墙和第二掺杂层上；在底层介质层中形成贯穿底层介质层的第一介质开口，所述第一掺杂层和第二鳍侧墙位于第一介质开口底部；形成第一介质开口后，至少去除第一掺杂层侧壁的第二鳍侧墙，暴露出第一掺杂层的顶部表面和侧壁表面；在底层介质层中形成贯穿底层介质层的第二介质开口，所述第二掺杂层和第三鳍侧墙位于第二介质开口底部；形成第二介质开口后，去除第二掺杂层侧壁的第三鳍侧墙，暴露出第二掺杂层的顶部表面和侧壁表面。
18.根据权利要求17所述的半导体器件的形成方法，其特征在于，形成所述第一介质开口和第二介质开口后，还包括：在所述第一掺杂层暴露出的侧壁表面和顶部表面形成第一金属硅化物层；在所述第二掺杂层暴露出的侧壁表面和顶部表面形成第二金属硅化物层；形成第一金属硅化物层和第二金属硅化物层后，在第一介质开口中形成第一插塞，在第二介质开口中形成第二插塞。
19.一种根据权利要求1至18任意一项方法所形成的半导体器件。
CN201710938763.4A 2017-09-30 2017-09-30 半导体器件及其形成方法 Pending CN109599365A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201710938763.4A CN109599365A (zh) 2017-09-30 2017-09-30 半导体器件及其形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201710938763.4A CN109599365A (zh) 2017-09-30 2017-09-30 半导体器件及其形成方法

Publications (1)

Publication Number Publication Date
CN109599365A true CN109599365A (zh) 2019-04-09

Family

ID=65956520

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710938763.4A Pending CN109599365A (zh) 2017-09-30 2017-09-30 半导体器件及其形成方法

Country Status (1)

Country Link
CN (1) CN109599365A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112017948A (zh) * 2019-05-28 2020-12-01 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101414632A (zh) * 2007-10-16 2009-04-22 台湾积体电路制造股份有限公司 鳍式场效应晶体管
CN101414621A (zh) * 2007-10-15 2009-04-22 台湾积体电路制造股份有限公司 半导体装置
US9166024B2 (en) * 2013-09-30 2015-10-20 United Microelectronics Corp. FinFET structure with cavities and semiconductor compound portions extending laterally over sidewall spacers
US9530700B1 (en) * 2016-01-28 2016-12-27 International Business Machines Corporation Method of fabricating vertical field effect transistors with protective fin liner during bottom spacer recess etch
CN107123679A (zh) * 2016-02-25 2017-09-01 台湾积体电路制造股份有限公司 鳍型场效晶体管及其制造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101414621A (zh) * 2007-10-15 2009-04-22 台湾积体电路制造股份有限公司 半导体装置
CN101414632A (zh) * 2007-10-16 2009-04-22 台湾积体电路制造股份有限公司 鳍式场效应晶体管
US9166024B2 (en) * 2013-09-30 2015-10-20 United Microelectronics Corp. FinFET structure with cavities and semiconductor compound portions extending laterally over sidewall spacers
US9530700B1 (en) * 2016-01-28 2016-12-27 International Business Machines Corporation Method of fabricating vertical field effect transistors with protective fin liner during bottom spacer recess etch
CN107123679A (zh) * 2016-02-25 2017-09-01 台湾积体电路制造股份有限公司 鳍型场效晶体管及其制造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112017948A (zh) * 2019-05-28 2020-12-01 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN112017948B (zh) * 2019-05-28 2023-06-16 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Similar Documents

Publication Publication Date Title
KR101745771B1 (ko) 소스/드레인 클래딩을 갖는 ＦｉｎＦＥＴｓ 및 그 형성 방법
CN103681347B (zh) 制造FinFET器件的方法
CN109727916A (zh) 半导体装置的制造方法
TW201913817A (zh) 半導體結構及其形成方法
US20080003725A1 (en) Method for forming a semiconductor device and structure thereof
CN108231892B (zh) 具有弧形底面的合并的外延部件的半导体器件及其制造方法
TW201946121A (zh) 半導體裝置的形成方法
TW201735154A (zh) 半導體裝置及其製造方法
CN112750908B (zh) 在芯轴上具有包括二维材料的沟道区的场效应晶体管
TW201535488A (zh) 鰭狀場效電晶體裝置與其形成方法
US10978341B2 (en) Contact openings and methods forming same
CN108807378A (zh) 鳍式场效应管及其形成方法
CN110517989A (zh) 半导体结构及其形成方法
CN109994547A (zh) 半导体器件及其形成方法
TW202209555A (zh) 半導體元件的製造方法及半導體元件
CN107785421A (zh) 半导体器件的形成方法
CN109979986A (zh) 半导体器件及其形成方法
CN104124172B (zh) 鳍式场效应晶体管及其形成方法
CN106158638B (zh) 鳍式场效应晶体管及其形成方法
CN110233098A (zh) 半导体器件及其形成方法
CN109872953A (zh) 半导体器件及其形成方法
CN109599365A (zh) 半导体器件及其形成方法
CN107369621A (zh) 鳍式场效应晶体管及其形成方法
CN109659233A (zh) 半导体器件及其形成方法
CN106486370B (zh) 半导体器件的形成方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination