CN103515946B

CN103515946B - 保护电路

Info

Publication number: CN103515946B
Application number: CN201310203782.4A
Authority: CN
Inventors: 泽田石智之; 饭仓昭久; 中尾公泰; 浅尾阳
Original assignee: Alps Electric Co Ltd
Current assignee: Alps Alpine Co Ltd
Priority date: 2012-06-28
Filing date: 2013-05-28
Publication date: 2016-08-31
Anticipated expiration: 2033-05-28
Also published as: JP2014011233A; EP2680439A3; EP2680439A2; EP2680439B1; US9001481B2; CN103515946A; JP5937436B2; US20140002936A1

Abstract

提供一种在使用消耗电流大的电路的情况下也能适当地实现保护的保护电路。保护电路（1）具备电源端子（VDD）、接地端子（GND）、与电源端子及接地端子连接的控制部（11）、和与电源端子及接地端子连接的供给部（12），防止向具备规定功能的电路部（C）施加反向的电压，其特征在于，控制部根据从电源端子供给的电位以及从上述接地端子供给的电位生成对控制部及供给部进行控制的控制电位，供给部能够基于从电源端子供给的电位、从接地端子供给的电位以及由控制部生成的控制电位，向在后级连接的电路部供给电流。

Description

保护电路

技术领域

本发明涉及防止电路的损坏的保护电路，特别是涉及能防止因电源的反连接而导致的电路的损坏的保护电路。

背景技术

在车载用的集成电路中设有保护电路，用来防止以电池为代表的电源的反连接而导致的损坏（例如参照专利文献1）。图4示出了含有该保护电路的集成电路的电路结构。图4所示的保护电路2具备在电源端子VDD和接地端子GND之间串联连接的两个P沟道型MOSFET（Metal-Oxide-Semiconductor Field-Effect Transistor，金属-氧化物-半导体-场效应晶体管）Q3、Q4。

MOSFET Q3的源极与电源端子VDD连接，栅极经电阻R4而与接地端子GND连接。MOSFET Q4的漏极与接地端子GND连接，栅极经电阻R3而与电源端子VDD连接。MOSFET Q3的漏极与MOSFET Q4的源极连接，在该连接点与接地端子GND之间连接具备所希望的功能的电路C。

若电源正确地与该集成电路连接（正连接），则由于从电源端子VDD向MOSFET Q3的源极供给高电平的电位，从接地端子GND向栅极供给低电平的电位，所以MOSFET Q3导通。此外，由于从接地端子GND向MOSFET Q4的漏极供给低电平的电位，从电源端子VDD向栅极供给高电平的电位，所以MOSFET Q4截止。由此，形成从电源端子VDD经由MOSFET Q3及电路C朝向接地端子GND的电流路径，在电路C中流过正向的电流Idd。

另一方面，若电源反向地与该集成电路连接（反连接），则由于从电源端子VDD向MOSFET Q3的源极供给低电平的电位，从接地端子GND向栅极供给高电平的电位，所以MOSFET Q3截止。此外，由于从接地端子GND向MOSFET Q4的漏极供给高电平的电位，从电源端子VDD向栅极供给低电平的电位，所以MOSFET Q4导通。该情况下，由于MOSFET Q3截止而MOSFET Q4导通，所以不形成经由电路C的电流路径。这样，保护电路2通过在电源的反连接时切断经由电路C的电流路径来防止电路C的损坏。

【专利文献1】日本特开平5－152526号公报

【专利文献2】日本特开2002－335626号公报

但是，在具备上述的保护电路2的集成电路中，当将电路C的规模增大等而消耗电流Idd增大时，在电源正连接的状态下流过MOSFET Q3的电流也增大。结果，MOSFET Q3的导通电阻引起的电压降增大，MOSFET Q3的漏极电压降低。若发生这样的电压降，则由于保护电路2中存在的PN结不会被施加适当的反向偏置，所以容易流过不需要的电流而有可能损坏含保护电路2在内的集成电路。

发明内容

本发明是鉴于这样的问题而做出的，目的在于提供一种在使用消耗电流大的电路的情况下也能够实现适当的保护的保护电路。

本发明的保护电路具备电源端子、接地端子、第一至第三晶体管，防止具备规定功能的电路部的损坏，其特征在于，上述第一晶体管的源极及漏极中的一个与上述电源端子连接，栅极与上述接地端子连接，源极及漏极中的另一个与上述第一晶体管中包含形成沟道的区域在内的第一区域连接，上述第二晶体管的源极及漏极中的一个与上述第二晶体管中包含形成沟道的区域在内的第二区域连接，并且与上述第一晶体管的源极及漏极中的另一个连接，栅极与上述电源端子连接，源极及漏极中的另一个与上述接地端子连接，上述第三晶体管的源极及漏极中的一个与上述电源端子连接，栅极与上述接地端子连接，源极及漏极中的另一个经上述电路部而与上述接地端子连接，上述第一区域与上述第二区域被一体地形成，并且与上述第三晶体管中包含形成沟道的区域在内的第三区域连接。

根据该结构，由于经第三晶体管向电路部供给电流，所以第一晶体管的源极及漏极中的另一个与第二晶体管的源极及漏极中的一个之间的连接点不受电路部的消耗电流的影响。因此，防止伴随着第一晶体管的电压降的第一至第三区域的电位的降低，能够在第一至第三区域与基板之间施加适当的反向偏置。因而，能够提供一种保护电路，能够防止从第一至第三区域朝向基板流过的电流的发生，在使用消耗电流大的电路部的情况下也能够实现适当的保护。

在本发明的保护电路中，上述第一至第三区域可以一体形成。

在本发明的保护电路中，优选的是，具备第一至第三电阻部，上述第一晶体管的栅极经由上述第一电阻部而与上述接地端子连接，上述第二晶体管的栅极经由上述第二电阻部而与上述电源端子连接，上述第三晶体管的栅极经由上述第三电阻部而与上述接地端子连接。根据该结构，能够经第一至第三电阻部向各晶体管的栅极供给适当的电位。

本发明的保护电路具备电源端子、接地端子、与上述电源端子及上述接地端子连接的控制部、以及与上述电源端子及上述接地端子连接的供给部，防止向具备规定功能的电路部施加反向的电压，其特征在于，上述控制部根据从上述电源端子供给的电位及从上述接地端子供给的电位来生成控制上述供给部的控制电位，上述供给部由场效应晶体管构成，上述控制电位被施加到构成上述供给部的场效应晶体管中形成沟道的区域，上述供给部能够基于从上述电源端子供给的电位、从上述接地端子供给的电位以及由上述控制部生成的上述控制电位，向在后级连接的电路部供给电流。

根据该结构，由于经供给部向电路部供给电流，所以控制部的输出端不受电路部的消耗电流的影响。因此，防止因电路部的消耗电流的增大而引起的控制部的输出端的电压降，能够防止不需要的电流的发生。此外，在构成供给部的场效应晶体管中，通过向形成沟道的区域施加控制电压，来控制供给部，所以来自基板的异质结电流难以发生，能够提供在使用消耗电流大的电路部的情况下也能实现适当的保护的保护电路。

发明效果

根据本发明，能够提供一种在使用消耗电流大的电路的情况下也能够实现适当的保护的保护电路。

附图说明

图1是表示含有实施方式1的保护电路的器件结构的电路图。

图2是表示实施方式1的保护电路的元件结构的一例的示意图。

图3是表示实施方式2的保护电路的元件结构的一例的示意图。

图4是表示含有现有的保护电路的集成电路的一例的电路图。

图5是表示图4记载的保护电路的元件结构的一例的示意图。

具体实施方式

参照图5，说明图4的保护电路2的元件结构的例子。图5是表示在图4所示的保护电路2中所假定的元件结构的一例的示意图。图5所示的保护电路2设在由添加了硼、铝等杂质（受主）的硅形成的P型基板21上。在P型基板21的表面21a侧，形成有添加了磷、砷等杂质（施主）的N阱22。该N阱22中，相互分离地设有高浓度添加了受主的高浓度P型区域23a～23e以及高浓度添加了施主的高浓度N型区域24，在N阱22的外部，设有高浓度P型区域23f。

如图5所示，MOSFET Q3含有作为源极而发挥功能的高浓度P型区域23a以及作为漏极而发挥功能的高浓度P型区域23b。在高浓度P型区域23a与高浓度P型区域23b之间，配置有由N阱22的一部分构成的沟道形成区域（形成沟道的区域）22a。在沟道形成区域22a的表面形成有由硅氧化膜形成的栅极绝缘膜25a，在栅极绝缘膜25a的上方，设有对MOSFET Q3的导通及截止进行控制的由多晶硅形成的栅极电极（未图示）。

MOSFET Q4具有与MOSFET Q3同样的结构。即，MOSFET Q4具备作为源极而发挥功能的高浓度P型区域23c、作为漏极而发挥功能的高浓度P型区域23d、沟道形成区域22b、栅极绝缘膜25b以及栅极电极（未图示）。

高浓度P型区域23a、23c与未图示的源极电极连接，高浓度P型区域23b、23d与未图示的漏极电极连接。此外，高浓度P型区域23e、23f、高浓度N型区域24也连接有未图示的电极。通过经这些电极将各元件以规定的关系连接，构成图4所示的电路结构的保护电路2。

这里，在图4及图5所示保护电路2中，考虑电源正确连接（正连接）的状态。该情况下，由于MOSFET Q3导通，所以在MOSFET Q3及电路C中流过电流Idd。由于将MOSFET Q3的导通电阻设为Ron时MOSFET Q3的电压降为Ron×Idd，所以若消耗电流Idd对应于电路C的规模而增大，则在MOSFET Q3中产生的电压降也增大。

MOSFET Q3的作为漏极的高浓度P型区域23b与高浓度P型区域23c及高浓度N型区域24连接，并与N阱22连接。因此，若MOSFET Q3的电压降增大、高浓度P型区域23b的电位较大地降低，则N阱22的电位也较大地降低。由于经高浓度P型区域23f向P型基板21供给固定的接地电位，所以若N阱22的电位较大地降低，则基于N阱22和P型基板21的PN结的反向偏置显著减小。结果，从N阱22向P型基板21流过电流，在电源电位与接地电位之间有可能产生大电流。

本发明的发明者们认为，该现象起因于N阱22的电位的降低，若使N阱22的电位不受后级的电路C的消耗电流的影响则能够消除该问题。并且，将能够不经由与图4及图5的MOSFET Q3相当的晶体管来向电路C供给电流的保护电路具体化而完成了本发明。即，本发明的要点在于，除了具备由在电源端子与接地端子之间串联连接的第一及第二晶体管所形成的控制部以外，还具备由用来供给电流的第三晶体管所形成的供给部。以下，说明本实施方式的保护电路。

（实施方式1）

图1是表示含有本实施方式的保护电路1的器件结构的电路图。图2是表示本实施方式的保护电路1的元件结构的一例的示意图。如图1所示，本实施方式的保护电路1具备电源端子VDD、接地端子GND、三个晶体管M1～M3和三个电阻R1～R3。电源端子VDD在与未图示的电源（直流电源）正连接的状态下供给高电平的电位，接地端子GND在与电源正连接的状态下供给低电平的电位。

三个晶体管M1～M3都是P沟道型的MOSFET。通过晶体管（第一晶体管）M1以及晶体管（第二晶体管）M2，构成后述的对N阱102（参照图2）的电位进行控制的控制部11。此外，通过晶体管（第三晶体管）M3，构成向电路C供给电流的供给部12。供给部12基于从电源端子VDD供给的电位、从接地端子GND供给的电位、以及从控制部11向N阱102供给的电位（控制电位），控制向电路C的电流的供给。

构成控制部11的晶体管M1的源极与电源端子VDD连接，栅极经电阻（第一电阻）R1而与接地端子GND连接。此外，晶体管M1的漏极与晶体管M1中包含形成沟道的区域（沟道形成区域）在内的第一区域102a（参照图2）连接。晶体管M2的漏极与接地端子GND连接，栅极经电阻（第二电阻）R2而与电源端子VDD连接。此外，晶体管M2的源极与包含晶体管M2的沟道形成区域在内的第二区域102b（参照图2）连接。

晶体管M1的漏极和晶体管M2的源极相互连接。它们的连接点成为控制部11的输出端，连接到构成供给部12的晶体管M3的包含沟道形成区域的第三区域102c（参照图2）。晶体管M3的源极与电源端子VDD连接，栅极经电阻（第三电阻）R3而与接地端子GND连接。此外，晶体管M3的漏极经具备规定功能的电路（电路部）C而与接地端子GND连接。

如图2所示，保护电路1设在由添加了受主的硅形成的P型的基板101上。在基板101的表面101a侧，形成有用离子注入等方法添加了施主的N阱102。该N阱102中，相互分离地设有高浓度添加了受主的高浓度P型区域103a～103f以及高浓度添加了施主的高浓度N型区域104a、104b。此外，在N阱102的外部，设有高浓度P型区域103g。另外，基板101也可以是硅基板以外的基板。

高浓度P型区域103a、103b分别是成为晶体管M1的源极及漏极的区域，以将其间的N阱102的表面覆盖的方式形成有由硅氧化膜形成的栅极绝缘膜105a。在栅极绝缘膜105a的上方，设有对晶体管M1的导通及截止进行控制的由多晶硅形成的未图示的栅极电极。此外，在高浓度P型区域103a、103b的上方，设有分别与高浓度P型区域103a、103b连接的未图示的源极电极及漏极电极。另外，栅极绝缘膜、栅极电极、源极电极以及漏极电极的材质没有特别限定。

若向晶体管M1的栅极电极供给规定的电位并向N阱102施加电场，则能够控制N阱102中的沟道的形成来控制晶体管M1的导通或截止。例如，若使栅极电极相对于源极（或漏极）而言为低电位，则N阱102中的栅极绝缘膜105a附近的区域中形成沟道，晶体管M1导通。相反，若使栅极电极相对于源极（或漏极）而言为高电位，则沟道夹闭而晶体管M1截止。本实施方式中，将N阱102中的晶体管M1附近的区域（包含沟道形成区域）称作第一区域102a。

作为晶体管M1的源极的高浓度P型区域103a与电源端子VDD连接。此外，作为漏极的高浓度P型区域103b经高浓度N型区域104a而与N阱102连接。因此，N阱102（第一区域102a）的电位大致与漏极的电位相等。晶体管M1的栅极电极（未图示）经电阻R1而与接地端子GND连接，向第一区域102a施加与接地端子GND的电位相应的电场。

高浓度P型区域103c、103d分别是成为晶体管M2的源极及漏极的区域，以将其间的N阱102的表面覆盖的方式形成有栅极绝缘膜105b。在栅极绝缘膜105b的上方，设有对晶体管M2的导通及截止进行控制的未图示的栅极电极。此外，在高浓度P型区域103c、103d的上方，设有分别与高浓度P型区域103c、103d连接的未图示的源极电极及漏极电极。本实施方式中，将N阱102中的晶体管M2附近的区域（包含沟道形成区域）称作第二区域102b。

作为晶体管M2的漏极的高浓度P型区域103d与接地端子连接。作为源极的高浓度P型区域103c经高浓度N型区域104b而与N阱102连接，N阱102（第二区域102b）的电位大致与源极的电位相等。栅极电极经电阻R2而与电源端子VDD连接，隔着栅极绝缘膜105b向第二区域102b施加与电源端子VDD的电位相应的电场。

高浓度P型区域103e、103f分别是成为晶体管M3的源极及漏极的区域，以将其间的N阱102的表面覆盖的方式形成有栅极绝缘膜105c。在栅极绝缘膜105c的上方，设有对晶体管M3的导通及截止进行控制的未图示的栅极电极。此外，在高浓度P型区域103e、103f的上方，设有分别与高浓度P型区域103e、103f连接的未图示的源极电极及漏极电极。本实施方式中，将N阱102中的晶体管M3附近的区域（包含沟道形成区域）称作第三区域102c。

作为晶体管M3的源极的高浓度P型区域103e与电源端子VDD连接，作为漏极的高浓度P型区域103f与具有规定功能的电路C连接。栅极电极经电阻R3而与接地端子GND连接，隔着栅极绝缘膜105c向第三区域102c施加与接地端子GND的电位相应的电场。

晶体管M3的第三区域102c与晶体管M1的第一区域102a以及晶体管M2的第二区域102b一起设在同一N阱102内。因此，第一区域102a、第二区域102b以及第三区域102c成为大致相等的电位。也就是说，向晶体管M3的第三区域102c也供给晶体管M1的漏极及晶体管M2的源极的电位。

P型基板101经高浓度P型区域103g而与接地端子GND连接，P型基板101的电位保持为与接地端子GND的电位大致相等的电位。另外，在高浓度P型区域103g、高浓度N型区域104a、104b的上方，设有分别与高浓度P型区域103g、高浓度N型区域104a、104b相接的未图示的电极。

若电源反连接于含有该保护电路1的集成电路，则从电源端子VDD向晶体管M1的源极供给低电平的电位，从接地端子GND向栅极供给高电平的电位，晶体管M1截止。此外，从接地端子GND向晶体管M2的漏极供给高电平的电位，从电源端子VDD向栅极供给低电平的电位，晶体管M2导通。由于晶体管M2的源极与N阱102连接，所以N阱102的电位也被抬高而成为高电平。

此外，从电源端子VDD向晶体管M3的源极供给低电平的电位，从接地端子GND向栅极供给高电平的电位，晶体管M3截止。结果，不形成经由电路C的电流路径，电路C中不流过电流。由此，防止电源反连接时的电路C的损坏。

另一方面，若电源正连接于含有该保护电路1的集成电路，则从电源端子VDD向晶体管M1的源极供给高电平的电位，从接地端子GND向栅极供给低电平的电位，晶体管M1导通。此外，从接地端子GND向晶体管M2的漏极供给低电平的电位，从电源端子VDD向栅极供给高电平的电位，晶体管M2截止。结果，从电源端子VDD向晶体管M1的漏极及晶体管M2的源极的连接点供给高电平的电位。由于晶体管M1的漏极（高浓度P型区域103b）经高浓度N型区域104a而与N阱102连接，晶体管M2的源极（高浓度P型区域103c）经高浓度N型区域104b而与N阱102连接，所以N阱102的电位也被抬高而成为高电平。

此外，由于从电源端子VDD向晶体管M3的源极供给高电平的电位，从接地端子GND向栅极供给低电平的电位，所以晶体管M3导通。结果，向电路C施加规定的电压，并且电流Idd通过晶体管M3流向电路C。此时，N阱102的电位是接近电源端子VDD的电位的高电平，P型基板101的电位是接近接地端子GND的电位的低电平。因此，向P型基板101与N阱102的PN结施加反向偏置，不流过从N阱102向P型基板101的电流。

此外，该保护电路1中，即使电路C的消耗电流Idd增大，N阱102的电位也几乎不变动。这是因为，N阱102的电位由控制部11（晶体管M1、M2）控制，从而与电路C的消耗电流Idd无关地成为高电平。也就是说，即使电路C的消耗电流Idd增大，也能防止N阱102的电位的降低，向P型基板101与N阱102施加适当的反向偏置。由此，能够抑制从N阱102向P型基板101的漏电流，能够防止电源端子VDD与接地端子GND之间的大电流的发生。

另外，由于电流经晶体管M3而供给到电路C，所以优选的是晶体管M3的导通电阻足够小。导通电阻例如能够通过增大沟道宽度来减小。另一方面，在保护电路1中，由于晶体管M1不用作电流Idd的路径，所以能够使晶体管M1、M2足够小型化。

这样，在本实施方式的保护电路1中，由于电流经晶体管（第三晶体管）M3向电路（电路部）C供给，所以晶体管（第一晶体管）M1的漏极（或源极）与晶体管（第二晶体管）M2的源极（或漏极）之间的连接点不受电路C的消耗电流Idd的影响。因此，防止伴随着晶体管M1的电压降的N阱102（第一区域102a、第二区域102b以及第三区域102c）的电位的降低，能够在N阱102与基板101之间施加适当的反向偏置。因此，能够防止从N阱102朝向基板101的电流，在电路C的消耗电流Idd大的情况下也能实现适当的保护。

（实施方式2）

本实施方式中，说明与实施方式1不同的形态的保护电路。图3是表示本实施方式的保护电路1a的元件结构的一例的示意图。另外，本实施方式的保护电路1a与实施方式1的保护电路1在元件结构上不同，而其他方面是共通的。也就是说，保护电路1a的电路结构与图1所示的保护电路1是共通的，所以省略关于电路结构的详细说明。

如图3所示，本实施方式的保护电路1a设在P型的基板111上。在基板111的表面111a侧，形成有用离子注入等方法添加了施主的N阱112、113。N阱112中，相互分离地设有高浓度添加了受主的高浓度P型区域114a～114d以及高浓度添加了施主的高浓度N型区域115a。此外，N阱113中，相互分离地设有高浓度P型区域114e、114f以及高浓度N型区域115b。在N阱112、113的外部，设有高浓度P型区域114g。

在本实施方式的保护电路1a中，晶体管M1由作为源极或漏极的高浓度P型区域114a、114b、栅极绝缘膜116a、形成沟道的第一区域112a、未图示的源极电极、漏极电极、栅极电极等构成。晶体管M2由作为源极或漏极的高浓度P型区域114c、114d、栅极绝缘膜116b、形成沟道的第二区域112b、未图示的源极电极、漏极电极、栅极电极等构成。此外，晶体管M3由作为源极或漏极的高浓度P型区域114e、114f、栅极绝缘膜116c、形成沟道的第三区域113a、未图示的源极电极、漏极电极、栅极电极等构成。

即，在本实施方式的保护电路1a中，形成晶体管M1、M2的N阱112和形成晶体管M3的N阱113分离。其中，N阱112和N阱113经高浓度N型区域115a及高浓度N型区域115b电连接，电位大致相等。

在这样构成的保护电路1a中，也由于电流经晶体管（第三晶体管）M3而被供给到电路（电路部）C，所以晶体管（第一晶体管）M1的漏极（或源极）与晶体管（第二晶体管）M2的源极（或漏极）之间的连接点不受电路C的消耗电流Idd的影响。因此，防止伴随着晶体管M1的电压降的N阱112（第一区域112a、第二区域112b）以及N阱113（第三区域103a）的电位的降低，能够在N阱112、113与基板111之间施加适当的反向偏置。因而，能够防止从N阱112、113朝向基板111流过的电流的发生，在电路C的消耗电流Idd大的情况下也能实现适当的保护。

另外，本发明不限于上述实施方式的记载，能够以发挥其效果的形态适宜变更来实施。例如，晶体管M1～M3不限于MOSFET，也可以是其他类型的FET。此外，若能够向各晶体管M1～M3的栅极供给适当的电位则电阻R1～R3也可以是其他阻抗元件，还可以省略。此外，也可以对与电阻R3相当的阻抗元件使用电路C所含的元件。

此外，在上述实施方式中，保护电路1、1a与电路C一体构成，但保护电路1、1a也可以与电路C分体构成。此外，在上述实施方式中，为了便于说明，将各晶体管M1～M3的源极与漏极之间的关系固定，但存在因与所供给的电位之间的关系而替换源极与漏极之间的关系的情况。即，源极也可以是漏极，漏极也可以是源极。

此外，在上述实施方式中，晶体管M1的栅极、晶体管M2的漏极以及晶体管M3的栅极与接地端子连接。但是也可以构成为，经电路C向晶体管M1的栅极、晶体管M2的漏极、晶体管M3的栅极供给接地电位。

工业实用性

本发明的保护电路例如用于车载用的集成电路等、有可能发生因电源的反连接而导致的损坏的电路的保护。

符号说明

1、1a 保护电路

11 控制部

12 供给部

101、111 基板

102、112、113 N阱

102a、112a 第一区域

102b、112b 第二区域

102c、113a 第三区域

103a～103g、114a～114g 高浓度P型区域

104a、104b、115a、115b 高浓度N型区域

105a～105c、116a～116c 栅极绝缘膜

C 电路（电路部）

M1 晶体管（第一晶体管）

M2 晶体管（第二晶体管）

M3 晶体管（第三晶体管）

R1 电阻（第一电阻）

R2 电阻（第二电阻）

R3 电阻（第三电阻）

Claims

1.一种保护电路，具备电源端子、接地端子和第一至第三晶体管，防止向具备规定功能的电路部施加反向的电压，其特征在于，

上述第一晶体管的源极及漏极中的一个与上述电源端子连接，栅极与上述接地端子连接，源极及漏极中的另一个与上述第一晶体管中包含形成沟道的区域在内的第一区域连接，

上述第二晶体管的源极及漏极中的一个与上述第二晶体管中包含形成沟道的区域在内的第二区域连接，并且与上述第一晶体管的源极及漏极中的另一个连接，栅极与上述电源端子连接，源极及漏极中的另一个与上述接地端子连接，

上述第三晶体管的源极及漏极中的一个与上述电源端子连接，栅极与上述接地端子连接，源极及漏极中的另一个经上述电路部而与上述接地端子连接，

上述第一区域与上述第二区域被一体地形成，并且与上述第三晶体管中包含形成沟道的区域在内的第三区域连接，

上述第一至第三区域被一体地形成，

上述第一至第三晶体管是P沟道型MOSFET，

在P型的基板的表面形成有N阱，

上述保护电路还具备在上述N阱内成为上述第一晶体管的源极的第一高浓度P型区域、在上述N阱内成为上述第一晶体管的漏极的第二高浓度P型区域、将上述第一晶体管的源极与漏极之间的上述N阱的表面覆盖的第一栅极绝缘膜，

上述保护电路还具备在上述N阱内成为上述第二晶体管的源极的第三高浓度P型区域、在上述N阱内成为上述第二晶体管的漏极的第四高浓度P型区域、将上述第二晶体管的源极与漏极之间的上述N阱的表面覆盖的第二栅极绝缘膜，

上述保护电路还具备在上述N阱内成为上述第三晶体管的源极的第五高浓度P型区域、在上述N阱内成为上述第三晶体管的漏极的第六高浓度P型区域、将上述第三晶体管的源极与漏极之间的上述N阱的表面覆盖的第三栅极绝缘膜，

上述第一晶体管的漏极经由第一高浓度N型区域与上述N阱连接，

上述第二晶体管的漏极经由第二高浓度N型区域与上述N阱连接，

上述N阱被上述第一晶体管、上述第二晶体管、上述第三晶体管共用，

在与上述第一晶体管的漏极连接的上述第一高浓度N型区域和与上述第二晶体管的漏极连接的上述第二高浓度N型区域所夹着的位置配置上述第三晶体管。

2.如权利要求1记载的保护电路，其特征在于，

具备第一至第三电阻部，

上述第一晶体管的栅极经由上述第一电阻部而与上述接地端子连接，上述第二晶体管的栅极经由上述第二电阻部而与上述电源端子连接，上述第三晶体管的栅极经由上述第三电阻部而与上述接地端子连接。