CN103474420B - 三维集成电路结构和用于半导体晶圆的混合接合方法 - Google Patents

三维集成电路结构和用于半导体晶圆的混合接合方法 Download PDF

Info

Publication number
CN103474420B
CN103474420B CN201210359518.5A CN201210359518A CN103474420B CN 103474420 B CN103474420 B CN 103474420B CN 201210359518 A CN201210359518 A CN 201210359518A CN 103474420 B CN103474420 B CN 103474420B
Authority
CN
China
Prior art keywords
semiconductor crystal
crystal wafer
conductive welding
face
sealant
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201210359518.5A
Other languages
English (en)
Other versions
CN103474420A (zh
Inventor
刘丙寅
黄信华
赵兰璘
蔡嘉雄
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN103474420A publication Critical patent/CN103474420A/zh
Application granted granted Critical
Publication of CN103474420B publication Critical patent/CN103474420B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/036—Manufacturing methods by patterning a pre-deposited material
    • H01L2224/0361—Physical or chemical etching
    • H01L2224/03616—Chemical mechanical polishing [CMP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/038—Post-treatment of the bonding area
    • H01L2224/0383—Reworking, e.g. shaping
    • H01L2224/03845—Chemical mechanical polishing [CMP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05026—Disposition the internal layer being disposed in a recess of the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05601—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/05611—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/08147—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bonding area connecting to a bonding area disposed in a recess of the surface of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/085—Material
    • H01L2224/08501—Material at the bonding interface
    • H01L2224/08502—Material at the bonding interface comprising an eutectic alloy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80009—Pre-treatment of the bonding area
    • H01L2224/8003—Reshaping the bonding area in the bonding apparatus, e.g. flattening the bonding area
    • H01L2224/80035—Reshaping the bonding area in the bonding apparatus, e.g. flattening the bonding area by heating means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80053—Bonding environment
    • H01L2224/80095—Temperature settings
    • H01L2224/80096—Transient conditions
    • H01L2224/80097—Heating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/802—Applying energy for connecting
    • H01L2224/80201—Compression bonding
    • H01L2224/80203—Thermocompression bonding, e.g. diffusion bonding, pressure joining, thermocompression welding or solid-state welding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/802—Applying energy for connecting
    • H01L2224/80201—Compression bonding
    • H01L2224/80203—Thermocompression bonding, e.g. diffusion bonding, pressure joining, thermocompression welding or solid-state welding
    • H01L2224/80204—Thermocompression bonding, e.g. diffusion bonding, pressure joining, thermocompression welding or solid-state welding with a graded temperature profile
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8034—Bonding interfaces of the bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8034—Bonding interfaces of the bonding area
    • H01L2224/80345—Shape, e.g. interlocking features
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80801—Soldering or alloying
    • H01L2224/80805—Soldering or alloying involving forming a eutectic alloy at the bonding interface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80909—Post-treatment of the bonding area
    • H01L2224/8093—Reshaping
    • H01L2224/80935—Reshaping by heating means, e.g. reflowing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80986—Specific sequence of steps, e.g. repetition of manufacturing steps, time sequence
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/9202—Forming additional connectors after the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/146—Mixed devices
    • H01L2924/1461—MEMS

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Pressure Welding/Diffusion-Bonding (AREA)
  • Wire Bonding (AREA)

Abstract

公开了三维集成电路(3DIC)结构和用于半导体晶圆的混合接合方法。3DIC结构包括第一半导体器件，在第一半导体器件顶面上的第一绝缘材料内设置有第一导电焊盘，在第一导电焊盘的顶面上具有第一凹槽。3DIC结构包括连接至第一半导体器件的第二半导体器件，在第二半导体器件顶面上的第二绝缘材料内设置有第二导电焊盘，在第二导电焊盘的顶面上具有第二凹槽。密封层设置在位于第一凹槽中的第一导电焊盘和位于第二凹槽中的第二导电焊盘之间。密封层将第一导电焊盘接合至第二导电焊盘。第一绝缘材料接合至第二绝缘材料。

Description

三维集成电路结构和用于半导体晶圆的混合接合方法
技术领域
本发明涉及半导体封装，具体而言，涉及半导体器件的3DIC封装。
背景技术
半导体器件用于各种电子应用，作为实例，诸如个人电脑、移动电话、数码相机和其他电子设备。通常通过在半导体衬底上方相继沉积绝缘材料层或介电材料层、导电材料层和半导体材料层，以及采用光刻图案化各种材料层以在其上形成电路部件和元件来制造半导体器件。数十或数百个集成电路通常被制造在一个半导体晶圆上，然后通过沿着划线在集成电路之间切割来分割晶圆上的个体管芯。举例来说，通常单独地、以多芯片模块或者以其他类型的封装对这些个体管芯进行封装。
半导体产业通过不断降低最小部件尺寸来不断提高各种电子元件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，这实现了在给定区域内集成更多的元件。在一些应用中，这些更小的电子元件还需要比以前的封装件更小的利用更少面积的封装件。
在半导体封装方面，新近开发出了三维集成电路(3DIC)，其中多个半导体管芯相互堆叠，诸如堆叠封装件(PoP)和系统级封装件(system-in-package，SiP)封装技术。作为实例，因为降低了堆叠的管芯之间的互连件的长度，3DIC提供了改进的集成密度和其他优点，诸如更快的速度和更高的带宽。
发明内容
为了进一步改进半导体封装，一方面，本发明提供了一种三维集成电路(3DIC)结构，包括：第一半导体器件，在所述第一半导体器件的顶面上的第一绝缘材料内设置有多个第一导电焊盘，在所述多个第一导电焊盘中的每一个导电焊盘的顶面上都具有第一凹槽；第二半导体器件，连接至所述第一半导体器件，在所述第二半导体器件的顶面上的第二绝缘材料内设置有多个第二导电焊盘，在所述多个第二导电焊盘中的每一个导电焊盘的顶面上都具有第二凹槽；以及密封层，设置在位于所述第一凹槽中的多个第一导电焊盘中的每一个导电焊盘和位于所述第二凹槽中的多个第二导电焊盘中的一个导电焊盘之间，其中，所述密封层将所述多个第一导电焊盘中的每一个导电焊盘接合至所述多个第二导电焊盘中的一个导电焊盘，并且，所述第一绝缘材料接合至所述第二绝缘材料。
在所述的3DIC结构中，所述密封层包含共晶金属。
在所述的3DIC结构中，所述密封层包含AlGe、CuGe或CuSn。
在所述的3DIC结构中，所述第一半导体器件和所述第二半导体器件包括选自基本上由半导体管芯、电路、光电二极管、微电子机械系统(MEMS)器件、生物传感器件、互补金属氧化物(CMOS)器件、数字图像传感器、专用集成电路(ASIC)器件和它们的组合所组成的组的器件类型。
另一方面，本发明提供了一种用于半导体晶圆的混合接合方法，所述方法包括：提供第一半导体晶圆和第二半导体晶圆，在所述第一半导体晶圆和所述第二半导体晶圆的顶面上的绝缘材料内均设置有多个导电焊盘；在所述第一半导体晶圆和所述第二半导体晶圆的顶面上方形成密封层；从所述第一半导体晶圆和所述第二半导体晶圆的绝缘材料上方去除所述密封层，留下设置在所述第一半导体晶圆和所述第二半导体晶圆的多个导电焊盘上方的一部分所述密封层；将所述第二半导体晶圆的顶面连接至所述第一半导体晶圆的顶面；以及对所述第一半导体晶圆和所述第二半导体晶圆施加热和压力，其中，施加压力在所述第一半导体晶圆的绝缘材料和所述第二半导体晶圆的绝缘材料之间形成接合，以及，施加热形成包括位于所述第一半导体晶圆的多个导电焊盘和所述第二半导体晶圆的多个导电焊盘之间的密封层的接合。
在所述的方法中，从所述第一半导体晶圆和所述第二半导体晶圆的绝缘材料上方去除所述密封层包括选自基本上由化学机械抛光(CMP)方法、蚀刻方法和它们的组合所组成的组的方法。
在所述的方法中，形成所述密封层包括形成共晶金属的第一组分；所述第一半导体晶圆和所述第二半导体晶圆的多个导电焊盘包括所述共晶金属的第二组分；施加热包括以所述共晶金属的共晶点温度施加热，使得所述共晶金属的第一组分和第二组分反应并形成液体；并且，形成的包括位于所述第一半导体晶圆的多个导电焊盘和所述第二半导体晶圆的多个导电焊盘之间的密封层的接合包含所述共晶金属。
在所述的方法中，形成所述密封层包括形成共晶金属的第一组分；所述第一半导体晶圆和所述第二半导体晶圆的多个导电焊盘包括所述共晶金属的第二组分；施加热包括以所述共晶金属的共晶点温度施加热，使得所述共晶金属的第一组分和第二组分反应并形成液体；并且，形成的包括位于所述第一半导体晶圆的多个导电焊盘和所述第二半导体晶圆的多个导电焊盘之间的密封层的接合包含所述共晶金属，其中，形成所述共晶金属的第一组分包括形成Ge或Sn；所述共晶金属的第二组分包含Cu；并且，形成的包括位于所述第一半导体晶圆的多个导电焊盘和所述第二半导体晶圆的多个导电焊盘之间的密封层的接合包含CuGe或CuSn。
在所述的方法中，在所述第一半导体晶圆和所述第二半导体晶圆的顶面上方形成所述密封层包括在所述第一半导体晶圆和所述第二半导体晶圆的顶面上方形成包含共晶金属的第一组分的第一层，以及在所述第一层上方形成包含所述共晶金属的第二组分的第二层；施加热包括以所述共晶金属的共晶点温度施加热，使得所述共晶金属的第一组分和第二组分反应并形成液体；并且，形成的包括位于所述第一半导体晶圆的多个导电焊盘和所述第二半导体晶圆的多个导电焊盘之间的密封层的接合包含所述共晶金属。
在所述的方法中，在所述第一半导体晶圆和所述第二半导体晶圆的顶面上方形成所述密封层包括在所述第一半导体晶圆和所述第二半导体晶圆的顶面上方形成包含共晶金属的第一组分的第一层，以及在所述第一层上方形成包含所述共晶金属的第二组分的第二层；施加热包括以所述共晶金属的共晶点温度施加热，使得所述共晶金属的第一组分和第二组分反应并形成液体；并且，形成的包括位于所述第一半导体晶圆的多个导电焊盘和所述第二半导体晶圆的多个导电焊盘之间的密封层的接合包含所述共晶金属，其中，形成所述共晶金属的第一组分包括形成Al；形成所述共晶金属的第二组分包括形成Ge；并且，形成的包括位于所述第一半导体晶圆的多个导电焊盘和所述第二半导体晶圆的多个导电焊盘之间的密封层的接合包含AlGe。
所述的方法还包括在从所述第一半导体晶圆和所述第二半导体晶圆的绝缘材料上方去除所述密封层之后，对所述第一半导体晶圆和所述第二半导体晶圆的顶面进行活化。
所述的方法还包括在从所述第一半导体晶圆和所述第二半导体晶圆的绝缘材料上方去除所述密封层之后，对所述第一半导体晶圆和所述第二半导体晶圆的顶面进行活化，其中，对所述第一半导体晶圆和所述第二半导体晶圆的顶面进行活化包括选自基本上由干法处理、湿法处理、等离子体处理、暴露于惰性气体、暴露于H2、暴露于N2、暴露于O2和它们的组合所组成的组的方法。
又一方面，本发明还提供了一种用于半导体晶圆的混合接合方法，所述方法包括：提供第一半导体晶圆和第二半导体晶圆，在所述第一半导体晶圆和所述第二半导体晶圆的顶面上的绝缘材料内均设置有多个导电焊盘；对所述第一半导体晶圆和所述第二半导体晶圆的顶面实施化学机械抛光(CMP)工艺，其中，所述CMP工艺在所述多个导电焊盘的顶面上形成凹槽；对所述第一半导体晶圆和所述第二半导体晶圆的顶面进行清洁；在所述第一半导体晶圆和所述第二半导体晶圆的顶面上方形成密封层；从所述第一半导体晶圆和所述第二半导体晶圆的绝缘材料上方去除所述密封层，留下在所述第一半导体晶圆和所述第二半导体晶圆的多个导电焊盘的顶面上的凹槽中保留的所述密封层；将所述第二半导体晶圆的顶面连接至所述第一半导体晶圆的顶面；对所述第一半导体晶圆和所述第二半导体晶圆施加压力以在所述第一半导体晶圆和所述第二半导体晶圆的绝缘材料之间形成接合；以及加热所述第一半导体晶圆和所述第二半导体晶圆，其中，加热所述第一半导体晶圆和所述第二半导体晶圆形成由所述第一半导体晶圆和所述第二半导体晶圆的多个导电焊盘之间的密封层组成的接合。
在所述的方法中，保留在所述多个导电焊盘的顶面的凹槽中的所述密封层密封所述第一半导体晶圆和所述第二半导体晶圆的多个导电焊盘之间的间隙。
在所述的方法中，将所述第二半导体晶圆的顶面连接至所述第一半导体晶圆的顶面在所述第一半导体晶圆和所述第二半导体晶圆的多个导电焊盘的顶面上的凹槽中的密封层之间形成孔，并且，加热所述第一半导体晶圆和所述第二半导体晶圆使得所述密封层液化并封闭所述密封层之间的孔。
在所述的方法中，保留在所述多个导电焊盘的顶面的凹槽中的所述密封层阻止所述第一半导体晶圆和所述第二半导体晶圆的多个导电焊盘氧化。
在所述的方法中，对所述第一半导体晶圆的顶面和所述第二半导体晶圆的顶面进行清洁包括减少所述第一半导体晶圆的顶面和所述第二半导体晶圆的顶面上的氧化物材料的量。
在所述的方法中，对所述第一半导体晶圆的顶面和所述第二半导体晶圆的顶面进行清洁包括减少所述第一半导体晶圆的顶面和所述第二半导体晶圆的顶面上的氧化物材料的量，其中，对所述第一半导体晶圆的顶面和所述第二半导体晶圆的顶面进行清洁包括选自基本上由热处理、等离子体处理、湿法处理、干法处理、暴露于包含(约4-10％的H2)/(约90-96％的惰性气体或N2)的气体、暴露于包含约100％H2的气体、引入酸和它们的组合所组成的组的方法。
在所述的方法中，加热所述第一半导体晶圆和所述第二半导体晶圆包括将所述第一半导体晶圆和所述第二半导体晶圆加热至约150至650摄氏度的温度。
在所述的方法中，对所述第一半导体晶圆和所述第二半导体晶圆施加压力包括施加约200kPa以下的压力。
附图说明
为了更全面地理解本发明及其优点，现在将参考结合附图所进行的以下描述，其中：
图1是根据本发明的实施例的半导体晶圆的一部分的截面图；
图2至图6是示出在各个阶段根据实施例的晶圆与晶圆混合接合方法的截面图；
图7至图10是示出在各个阶段根据另一实施例的混合接合半导体晶圆的方法的截面图；
图11是示出根据实施例的混合接合方法随时间变化的温度的图；以及
图12是根据实施例的采用混合接合工艺形成3DIC结构的方法的流程图。
除非另有说明，不同附图中的相应标号和符号通常是指相应部件。绘制附图用于清楚地示出各实施例的相关方面而不必按比例绘制。
具体实施方式
在下面详细论述本发明的实施例的制造和使用。然而，应该理解，本发明提供了许多可以在各种具体环境中实现的可应用的发明构思。所论述的具体实施例仅是制造和使用本发明的说明性具体方式，而不用于限制本发明的范围。
本发明的实施例涉及半导体器件的3DIC封装。本文中将描述新型的3DIC结构和用于半导体晶圆的混合接合方法。混合接合方法包括采用熔接形成非金属与非金属接合以及采用加热以形成共晶金属接合的密封层来形成金属与金属接合。
首先参照图1，示出了根据本发明实施例的半导体晶圆100的一部分的截面图。采用根据本文中的实施例的新型混合接合工艺，将两个或更多个半导体晶圆(诸如示出的晶圆100)垂直连接在一起。
半导体晶圆100包括工件102。举例来说，工件102包括包含硅或其他半导体材料的半导体衬底并且可以被绝缘层覆盖。举例来说，工件102可以包含位于单晶硅上方的氧化硅。可以使用化合物半导体例如GaAs、InP、Si/Ge或SiC来代替硅。作为实例，工件102可以包括绝缘体上硅(SOI)或绝缘体上锗(GOI)衬底。
工件102可以包括接近工件102的顶面形成的器件区104。器件区104包括有源元件或电路，诸如导电部件、注入区域、电阻器、电容器和其他半导体元件，例如晶体管、二极管等。举例来说，在一些实施例中，在前段(FEOL)工艺中，在工件102上方形成器件区104。如图所示，工件102还可以包括衬底通孔(TSV)105，其包含提供从工件102的底面到顶面的连接的导电材料。
在工件102上方，例如在工件102的器件区104上方形成金属化结构106。举例来说，在一些实施例中，在后段(BEOL)工艺中，在工件102上方形成金属化结构106。金属化结构106包括导电部件，诸如在绝缘材料114中形成的导线108、通孔110和导电焊盘112。作为实例，导电焊盘112包括在半导体晶圆100的顶面上形成的接触焊盘或接合焊盘。一些通孔110将导电焊盘112连接至金属化结构106中的导线108，而其他通孔110将导电焊盘112连接至工件102的器件区104。通孔110还可以将不同金属化层(未示出)中的导线108连接在一起。导电部件可以包含通常用于BEOL工艺中的导电材料，诸如Cu、Al、W、Ti、TiN、Ta、TaN或者它们的多层或组合。根据实施例，举例来说，接近金属化结构106的顶面设置的导电焊盘112包含Cu或铜合金。示出的金属化结构106仅用于说明性目的：举例来说，金属化结构106可以包括其他配置并且可以包括一个或多个导线和通孔层。作为其他实例，一些半导体晶圆100可以具有三个导线和通孔层或者四个或更多个导线和通孔层。
半导体晶圆100包括多个半导体器件，其包括横跨其表面形成的例如以栅格形式的部分的工件102和金属化结构106。作为实例，半导体器件包括在工件102的俯视图中可以形成正方形或矩形图案的管芯。
图2至图6是示出在各个阶段根据实施例的混合接合图1中示出的两个半导体晶圆100的方法的截面图。图2示出图1中示出的半导体晶圆100的一部分的更详细的视图，所述部分包括设置在金属化结构106的顶面的两个导电焊盘112(如图1中虚线框所示)。在一些实施例中，绝缘材料114包含SiO2，而导电焊盘112包含Cu。可选地，绝缘材料114和导电焊盘112可以包含其他材料。
在一些实施例中采用镶嵌工艺形成导电焊盘112，其中在工件102上方沉积绝缘材料114，以及采用光刻来图案化绝缘材料114。用导电材料填充图案化的绝缘材料114，然后采用化学机械抛光(CMP)工艺、蚀刻工艺或它们的组合从绝缘材料114的顶面上方去除多余部分的导电材料。在其他实施例中，可以沉积导电材料并且采用光刻进行图案化，以及采用金属蚀刻(subtractiveetch)工艺在导电材料上方形成绝缘材料114以形成导电焊盘112。然后采用CMP工艺、蚀刻工艺或它们的组合从导电焊盘112上方去除多余的绝缘材料114。
根据本发明的实施例，在形成导电焊盘112之后，在接近半导体晶圆100的制造工艺的尾声时实施CMP工艺。如图所示，CMP工艺导致导电焊盘112凹陷(dishing)，在导电焊盘112的顶面中形成凹槽116。可以使导电焊盘112的顶面在绝缘材料114的顶面下方凹陷包含尺寸d1的量，其中，作为实例，尺寸d1包含约80nm或更小的值。导电焊盘112的凹槽116的尺寸d1可以可选地包含其他值。如图所示，凹槽116在导电焊盘112的中心区域中可以更深。在图2中还示出，较宽的导电焊盘112可以比较窄的导电焊盘112显示出更多的凹陷。举例来说，较宽的导电焊盘112的尺寸d1可以大于较窄的导电焊盘112的尺寸d1。
在储存或者在制造工艺完成之后的货架期期间可以将半导体晶圆100放置在制造设施中。在储存期间，可以在导电焊盘112的顶面上形成图2中假想(plantom)示出的氧化物材料118。氧化物材料118可以包含例如通过将Cu导电焊盘112暴露于环境空气中的氧得到的氧化铜(CuOx)。例如，根据制造环境，可以在最后制造步骤之后不久就开始形成氧化物材料118，因为Cu容易氧化。
当到了采用3DIC工艺将半导体晶圆100与另一半导体晶圆100进行封装的时候，对晶圆100的顶面进行清洁以便从晶圆100的顶面，例如从导电焊盘112的顶面去除至少一部分的氧化物材料118。举例来说，在一些实施例中采用清洁工艺从导电焊盘112的顶面上方去除所有的氧化物材料118。作为实例，清洁工艺可以包括热处理、等离子体处理(诸如H2等离子体工艺)、湿法处理、干法处理、暴露于含有(约4-10％的H2)/(约90-96％的惰性气体或N2)的气体、暴露于含有约100％的H2的气体、引入酸(诸如HCOOH)、或它们的组合。如果清洁工艺包括暴露于含有(约4-10％的H2)/(约90-96％的惰性气体)的气体，作为实例，清洁工艺可以包括使用与包含约90-96％的惰性气体(诸如He或Ar)的合成气体混合的约4-10％的H2。可选地，清洁工艺可以包括其他类型的化学物质和清洁技术。根据实施例，在CuOX还原工艺之后，晶圆100的表面粗糙度改变很小或没有改变，作为实例，例如均方根(RMS)小于约5埃。
接下来，如图3所示，在半导体晶圆100的顶面上方形成密封层(sealinglayer)120。根据本发明的实施例，密封层120包含含有共晶金属的至少一种组分的材料。在该实施例中，密封层120包含约50nm或更少的Ge或Sn。作为实例，采用化学汽相沉积(CVD)、物理汽相沉积(PVD)或电镀形成密封层120。密封层120可以可选地包含其他尺寸和材料，并且可以采用其他方法形成。如图所示，密封层120基本遵循半导体晶圆100的顶面的形貌，作为导电焊盘112中的凹槽116的内衬。
密封层120包含具有使得当密封层120与导电焊盘112的材料结合并且加热至预定温度时形成共晶相的金属的性质的材料。如果导电焊盘112包含Cu，则(Cu+Ge)的组合在某一化学组成下具有共晶相并且当加热至某一温度时，在共晶点，(Cu+Ge)的组合反应并且熔化或液化以形成CuGe。类似地，(Cu+Sn)的组合具有共晶相。
可选地，根据本发明的实施例，密封层120可以包含与导电焊盘112的材料结合产生共晶金属的其他材料或元件。在一些实施例中，密封层120包含共晶金属的第一组分，而导电焊盘112包含共晶金属的第二组分。当以共晶金属的共晶点温度加热共晶金属的第一组分和第二组分时，第一组分和第二组分反应并且液化或熔化，然后当温度降低时回到固体，从而形成共晶金属。
接下来，如图4所示，从绝缘材料114的顶面上方去除密封层120。例如，采用CMP方法、蚀刻方法或它们的组合去除密封层120，然而可选地，可以采用其他方法去除密封层120。当从绝缘材料114的顶面上方去除密封层120时，还可以去除凹槽116内的一小部分(例如几个纳米)的密封层120。如图所示，密封层120的一部分保留在导电焊盘112的顶面上的凹槽116中。
在一些实施例中，如图4中假想示出的，在从绝缘材料114的顶面去除密封层120之后，保留在凹槽116中的密封层120完全填充凹槽116。举例来说，在这些实施例中，当采用本发明的混合接合方法将晶圆100接合在一起时，保留在位于导电焊盘112的顶面中的凹槽116中的密封层120密封半导体晶圆100的导电焊盘112之间的间隙。在整个晶圆100的表面中，在从绝缘材料114上方去除密封层120之后，一些导电焊盘112可以具有完全被密封层120填充的凹槽116，而其他导电焊盘112可以具有部分被密封层120填充的凹槽116。
如图5所示，采用混合接合工艺通过将一个半导体晶圆的顶面连接至另一半导体晶圆的顶面将两个半导体晶圆100接合在一起。晶圆包括采用本文图1至图4所述的程序加工过的第一半导体晶圆100a和第二半导体晶圆100b。第二半导体晶圆100b的顶面连接至第一半导体晶圆100a的顶面。举例来说，第二半导体晶圆100b是由图4中示出的视图翻转(即，旋转约180度)得到的。
在分别从第一半导体晶圆100a的绝缘材料114a和第二半导体晶圆100b的绝缘材料114b上方去除密封层120之后，在一些实施例中，在将晶圆100a和100b连接在一起之前，可以对第一半导体晶圆100a和第二半导体晶圆100b的顶面进行活化。作为实例，对第一半导体晶圆100a和第二半导体晶圆100b的顶面进行活化可以包括干法处理、湿法处理、等离子体处理、暴露于惰性气体、暴露于H2、暴露于N2、暴露于O2或它们的组合。在采用湿法处理的实施例中，举例来说，可以采用RCA清洁。可选地，活化工艺可以包括其他类型的处理。活化工艺有助于混合接合第一半导体晶圆100a和第二半导体晶圆100b，有利地实现在后续混合接合工艺中使用较低的压力和温度。在活化工艺之后，然后可以采用化学冲洗来清洁晶圆100a和100b。根据实施例，在活化工艺之后，晶圆100a和100b的表面粗糙度改变很小或没有改变，作为实例，例如RMS小于约5埃。
如图5所示，通过将位于第二半导体晶圆100b上的在其上形成有密封层120b的导电焊盘112b与位于第一半导体晶圆100a上的在其上形成有密封层120a的导电焊盘112a对准，实现了第二半导体晶圆100b与第一半导体晶圆100a的接合。作为实例，可以采用光学传感实现晶圆100a和100b的对准。如图所示，可以在导电焊盘112a和112b顶面上的密封层120a和120b之间形成孔122。第二半导体晶圆100b的绝缘材料114b的顶面也与第一半导体晶圆100a的绝缘材料114a的顶面对准。
接下来参照图6，在低压和低温下，采用熔接工艺接合绝缘材料114a和114b。在一些实施例中，对第一半导体晶圆100a和第二半导体晶圆100b施加约200kPa或更小的压力124以在绝缘材料114a和114b的顶面之间形成接合132。举例来说，当在绝缘材料114a和114b之间形成接合132时，还可以以约200至400摄氏度或更低的低温加热半导体晶圆100a和100b。可选地，可以使用其他压力124和温度来熔接绝缘材料114a和114b。压力124在晶圆100a的绝缘材料114a和晶圆100b的绝缘材料114b的界面处形成非金属与非金属接合132。
在接合绝缘材料114a和114b之后，通过以导电焊盘112a和112b以及密封层120a和120b的材料的共晶点或高于该共晶点的温度对晶圆100a和100b施加热126，使用密封层120a和120b，将晶圆100a和100b的导电焊盘112a和112b接合成金属与金属接合。可以采用热退火工艺或其他加热技术来施加热126。在一些实施例中，举例来说，热126工艺包括将第一半导体晶圆100a和第二半导体晶圆100b加热至约150至650摄氏度的温度，然而可选地，可以使用其他温度。在导电焊盘112a和112b包含Cu，而密封层120a和120b包含Ge的实施例中，作为一个实例，施加的热126包含约630摄氏度的温度。举例来说，在约0.41摩尔Ge/(Cu+Ge)的组成下，CuGe的共晶点是约627摄氏度，因而将晶圆100a和100b加热至该温度导致来自导电焊盘112a和112b的Cu与密封层120a和120b的Ge反应并且形成液体形式的CuGe。当去除热126并冷却晶圆100a和100b时，CuGe硬化而变成固体，形成图6中示出的包含共晶金属(例如，包含CuGe)的密封层120’。施加的热126可以可选地包含其他温度和温度范围。
当密封层120a和120b与导电焊盘112a和112b的材料在共晶点反应时，得到的形成的液体密封层120’封闭(close)密封层120a和120b之间的孔122或间隙。密封层120a和120b以及来自导电焊盘112a和112b的材料形成一个密封层120’，当温度降低时其由密封层120a和120b以及导电焊盘112a和112b的顶部的材料组成。举例来说，密封层120’包括第一半导体晶圆100a的导电焊盘112a和第二半导体晶圆100b的导电焊盘112b之间的接合区。密封层120’提高机械强度并且封闭先前设置在导电焊盘112a和112b的顶面上的密封层120a和120b之间的孔122。得到的密封层120’包含共晶金属，其形成导电焊盘112a和112b的金属与金属接合。在示出的实施例中，密封层120’包括含有CuGe或CuSn的共晶金属：在施加热126期间，来自导电焊盘112a和112b的Cu与密封层120a和120b的Ge或Sn结合以形成CuGe或CuSn。
得到的3DIC结构130包括堆叠且接合的第一半导体晶圆100a和第二半导体晶圆100b。然后沿着俯视图中以栅格形状布置的划线128切割第一半导体晶圆100a和第二半导体晶圆100b，从而使晶圆100a和100b上的封装的3DIC半导体器件彼此分隔开(未示出)。
通过封闭导电焊盘112a和112b之间的孔122(见图5)或间隙，在接合在一起的两个晶圆100a和100b的导电焊盘112a和112b之间起接合作用的密封层120’还减少接触电阻。有利的是，在一些实施例中，密封层120’还阻止导电焊盘112a和112b的顶面氧化，从而阻止CuOx的形成。
图7至图10是示出在各个阶段根据另一实施例的混合接合半导体晶圆100a和100b的方法的截面图。该实施例与图2至图6中示出的实施例类似，但是导电焊盘112a和112b的材料未用作密封层120’的共晶金属的组分。而是在第一半导体晶圆100a和第二半导体晶圆100b的顶面上方形成包括两层的密封层120：形成在第一半导体晶圆100a和第二半导体晶圆100b(在图7中示出为半导体晶圆100)顶面上方的包含诸如Al的材料的第一层134，和设置在第一层134上方的第二层136，第二层136包含诸如Ge的材料。在该实施例中，当加热至共晶点时，第一层134和第二层136将结合形成包含共晶金属(例如AlGe)的密封层120’。举例来说，第一层134和第二层136可以采用与对先前实施例的密封层120所述的类似的方法并包含类似的尺寸来形成。
在该实施例中，第一层134和第二层136可以可选地包含当在共晶点结合时，在共晶温度和共晶化学组成下将形成共晶金属的其他材料。举例来说，在一些实施例中，第一层134包含共晶金属的第一组分，而第二层136包含共晶金属的第二组分。
如图8所示以及图4所描述的，从绝缘材料114的顶面上方去除密封层120。当从绝缘材料114的顶面上方去除密封层120时，还可以去除凹槽116内的一小部分的密封层120。密封层120的一部分保留在导电焊盘112a和112b的顶面上的凹槽116中。在一些实施例中，如图8所示，密封层120完全填充凹槽116。
如图9所示，然后采用前文所述的混合接合工艺，通过将一个半导体晶圆的顶面连接至另一半导体晶圆的顶面，将两个半导体晶圆100接合在一起。晶圆包括采用本文中图1、图2、图7和图8所述的程序加工过的第一半导体晶圆100a和第二半导体晶圆100b。第二半导体晶圆100b的顶面连接至第一半导体晶圆100a的顶面。如前文所述，在一些实施例中，在将晶圆100a和100b连接在一起之前，可以对第一半导体晶圆100a和第二半导体晶圆100b的顶面进行活化。
第二半导体晶圆100b与第一半导体晶圆100a对准。可以在导电焊盘112a和112b的顶面上的密封层120a和120b之间形成孔122。如图10所示，通过施加压力124，采用熔接工艺，将晶圆100a的绝缘材料114a和晶圆100b的绝缘材料114b接合起来，在绝缘材料114a和114b的顶面之间形成接合132。对第一半导体晶圆100a和第二半导体晶圆100b施加热126，使得密封层120的第一层134和第二层136反应并液化，形成包含共晶金属并且封闭导电焊盘112a和112b的顶面上的密封层120a和120b之间的孔122的单个密封层120’。在第一层134包含Al，而第二层136包含Ge的实施例中，作为另一实例，施加的热126包含约430摄氏度的温度以形成包含AlGe的密封层120’。例如，在约0.28摩尔的Ge/(Al+Ge)的组成下，AlGe的共晶点是约427摄氏度。
密封层120’在第一半导体晶圆100a的导电焊盘112a和第二半导体晶圆100b的导电焊盘112b之间提供金属与金属接合，形成3DIC结构130。然后沿着划线128切割堆叠且接合的第一半导体晶圆100a和第二半导体晶圆100b，从而使位于晶圆100a和100b上的封装的3DIC管芯彼此分隔开。
图11是示出根据实施例的混合接合工艺随着时间变化的温度T1、T2和T3的图140。在混合接合工艺期间，施加温度T1、T2和T3以及压力124得到的结果是接合强度142增大。在时间t0，以包含室温(其通常是约25摄氏度)的温度T1实施晶圆100a和100b的对准。T1还可以包含其他值。举例来说，温度T1下的初始界面反应使得在晶圆100a的绝缘材料114a和晶圆100b的绝缘材料114b之间形成氢键。
在时间t1，温度升高直到在时间t2达到温度T2。温度T2包括当施加压力124以在绝缘材料114a和114b之间形成接合时所施加的温度。如前文所述，举例来说，在一些实施例中，温度T2包括约200至400摄氏度的温度。施加的压力124和温度T2引起在绝缘材料114a和114b之间形成共价键的界面反应。例如，在温度T1下形成的氢键转化成共价键。施加的压力124和温度T2还增加了包括导电焊盘112a和112b以及密封层120a和120b的金属层之间的接触。在一些实施例中，在施加压力124期间不施加热，并且温度保持在温度T1处，如图140中144处的假想线所示出的。
在时间t3，温度升高直到在时间t4达到温度T3。温度T3包含当施加前文所述的热126时所施加的温度。举例来说，热126工艺可以包括将第一半导体晶圆100a和第二半导体晶圆100b加热至约150至650摄氏度的温度T3。以温度T3施加热126引起界面反应，包括通过密封材料120a和120b在熔化后密封导电焊盘112a和112b之间的孔122所形成的熔接。举例来说，温度T3包含密封材料120a和120b的共晶反应温度。以温度T3施加热126持续预定时间直到时间t5，当温度允许回到时间t6时的室温T1时，完成了晶圆100a和100b的混合接合工艺。
图12是根据实施例的采用本文所述的混合接合工艺形成3DIC结构130的方法的流程图150。在步骤152中，提供了第一半导体晶圆100a和第二半导体晶圆100b，在第一半导体晶圆100a的顶面上的绝缘材料114a内设置有导电焊盘112a，以及在第二半导体晶圆100b的顶面上的绝缘材料114b内设置有导电焊盘112b。在步骤154中，在第一半导体晶圆100a的顶面上方形成密封层120a，以及在第二半导体晶圆100b的顶面上方形成密封层120b。在步骤156中，从第一半导体晶圆100a的绝缘材料114a上方去除密封层120a，以及从第二半导体晶圆100b的绝缘材料114b上方去除密封层120b，留下设置在导电焊盘112a上方的一部分密封层120a和设置在导电焊盘112b上方的一部分密封层120b。在步骤158中，将第二半导体晶圆100b的顶面连接至第一半导体晶圆100a的顶面。在步骤160中，对第一半导体晶圆100a和第二半导体晶圆100b施加热126和压力124，形成包括位于第一半导体晶圆100a的导电焊盘112a和第二半导体晶圆100b的导电焊盘112b之间的密封层120’的接合，以及在第一半导体晶圆100a的绝缘材料114a和第二半导体晶圆100b的绝缘材料114b之间形成接合132。
可以采用本文所述的方法垂直堆叠并混合接合三个或更多个半导体晶圆100、100a和100b。举例来说，可以采用在导电焊盘112的凹槽中形成的包含共晶金属的密封层120’和TSV105，将工件102(见图1)的TSV105的露出端连接至另一半导体晶圆100、100a或100b上的导电焊盘112。可选地，作为另一实例，可以在TSV105的露出端上方形成包括导电焊盘112的另一连接层，其可以用于混合接合至另一晶圆100、100a或100b。
如果CMP工艺不包含在图1中示出的晶圆100的导电焊盘112的制造工艺流程中，可以将CMP工艺添加到形成凹槽116的工艺流程，从而有空间来形成本文所述的密封层120和120’。如果CMP工艺包含在工艺流程中，但是形成的凹槽116不够大以至于不能形成充分接合的密封层120’，可以延长现有的CMP工艺或者可以改变CMP工艺的化学物质来形成所需深度的凹槽116。
采用本文所述的混合接合工艺，将第二半导体晶圆100b上的一个或多个半导体器件混合接合至第一半导体晶圆100a上的每一个半导体器件。作为实例，半导体晶圆100、100a和100b上的半导体器件可以包括诸如半导体管芯、电路、光电二极管、微电子机械系统(MEMS)器件、生物传感器件、互补金属氧化物(CMOS)器件、数字图像传感器、专用集成电路(ASIC)器件或它们的组合的器件类型。作为一个实例，一个半导体晶圆100a可以包括多个管芯，并且每一个管芯包括处理器，而其他半导体晶圆100b可以包括连接至其他半导体晶圆100a上的每一个处理器并且与其他半导体晶圆100a上的每一个处理器一起封装的一个或多个存储器器件。在其他实施例中，作为另一个实例，一个半导体晶圆100b可以包括数字图像传感器，其包括在其上形成的多个光电二极管，而另一个半导体晶圆100a可以包括管芯，其具有位于其上的用于数字图像传感器的支持电路。举例来说，支持电路可以包括ASIC器件。在其他实施例中，一个晶圆100b可以适应于提高另一晶圆100a中的感光度。根据应用，采用本文所述的新型混合接合方法，可以将半导体晶圆100、100a和100b以及半导体器件的其他类型组合一起封装在根据本文实施例的3DIC结构中。
本发明的实施例包括用于形成3DIC结构130的混合接合半导体晶圆的方法，还包括采用本文所述的混合接合方法封装的3DIC结构130。在一些实施例中，第一半导体晶圆和第二半导体晶圆的多个导电焊盘包含Cu，而第一半导体晶圆和第二半导体晶圆的绝缘材料包含SiO2，其中本文中描述的混合接合方法包括Cu/SiO2晶圆级混合接合工艺。
本发明的实施例的优点包括提供降低导电焊盘112a和112b的接合的接触电阻的新型混合接合方法。密封层120’在导电焊盘112a和112b之间提供接合，封闭导电焊盘112a和112b之间的孔122，以及阻止CuOx的形成。密封层120’还增强了3DIC结构130的机械强度。在新型混合接合方法和3DIC结构130中，CMP工艺期间导电焊盘112a和112b的顶面的凹陷和侵蚀不再成问题，因为密封层120’用作凹陷补偿层。在混合接合工艺中，实现了晶圆100a和100b的高精度对准。可以使用较低的力来进行用于接合绝缘材料114a和114b的热压缩接合，阻止应力引入至晶圆100a和100b上的半导体器件并阻止晶圆100a和100b上的半导体器件变形。
在包括Ge顶层(例如，包含Ge的密封层120或包含Ge的密封层120的第二层136)的实施例中，密封层120还用作保护层。当Ge被氧化时，形成GeOx，其通过湿法工艺(例如，使用水或化学物质)或干法工艺(例如，等离子体)很容易被去除掉。此外，Ge顶层的存在阻止CuOx的形成。
有利的是，本文所述的混合接合方法与互补金属氧化物半导体(CMOS)工艺和材料兼容。这种新型的3DIC结构130和混合接合方法在半导体器件封装工艺流程中可容易地实现。
根据本发明的一个实施例，一种3DIC结构包括第一半导体器件，在其顶面上的第一绝缘材料内设置有多个第一导电焊盘，在多个第一导电焊盘中的每一个导电焊盘的顶面上都具有第一凹槽。3DIC结构包括连接至第一半导体器件的第二半导体器件，在其顶面上的第二绝缘材料内设置有多个第二导电焊盘，在多个第二导电焊盘中的每一个导电焊盘的顶面上都具有第二凹槽。密封层设置在第一凹槽中的多个第一导电焊盘中的每一个导电焊盘和第二凹槽中的多个第二导电焊盘中的一个导电焊盘之间。密封层将多个第一导电焊盘中的每一个导电焊盘接合至多个第二导电焊盘中的一个导电焊盘。第一绝缘材料接合至第二绝缘材料。
根据另一实施例，一种用于半导体晶圆的混合接合方法包括提供第一半导体晶圆和第二半导体晶圆。在第一半导体晶圆和第二半导体晶圆的顶面上的绝缘材料内均设置有多个导电焊盘。在第一半导体晶圆和第二半导体晶圆的顶面上方形成密封层。从第一半导体晶圆和第二半导体晶圆的绝缘材料上方去除密封层，留下设置在第一半导体晶圆和第二半导体晶圆的多个导电焊盘上方的一部分密封层。将第二半导体晶圆的顶面连接至第一半导体晶圆的顶面。对第一半导体晶圆和第二半导体晶圆施加热和压力。施加压力在第一半导体晶圆的绝缘材料和第二半导体晶圆的绝缘材料之间形成接合。施加热在第一半导体晶圆的多个导电焊盘和第二半导体晶圆的多个导电焊盘之间形成接合。
根据又一其他实施例，一种用于半导体晶圆的混合接合方法包括提供第一半导体晶圆和第二半导体晶圆。在第一半导体晶圆和第二半导体晶圆的顶面上的绝缘材料内均设置有多个导电焊盘。该方法包括对第一半导体晶圆和第二半导体晶圆的顶面实施CMP工艺，其中CMP工艺在多个导电焊盘的顶面上形成凹槽。对第一半导体晶圆和第二半导体晶圆的顶面进行清洁，以及在第一半导体晶圆和第二半导体晶圆的顶面上方形成密封层。从第一半导体晶圆和第二半导体晶圆的绝缘材料上方去除密封层，留下在第一半导体晶圆和第二半导体晶圆的多个导电焊盘的顶面上的凹槽中保留的密封层。将第二半导体晶圆的顶面连接至第一半导体晶圆的顶面。对第一半导体晶圆和第二半导体晶圆施加压力以在第一半导体晶圆和第二半导体晶圆的绝缘材料之间形成接合。对第一半导体晶圆和第二半导体晶圆进行加热以形成由第一半导体晶圆和第二半导体晶圆的多个导电焊盘之间的密封层组成的接合。
尽管已经详细地描述了本发明的实施例及其优点，但应该理解，可以在不背离所附权利要求限定的本发明主旨和范围的情况下，在其中做各种不同的改变、替换和更改。例如，本领域的技术人员将很容易理解本文所述的许多部件、功能、工艺和材料可以发生改变而仍保留在本发明的范围内。此外，本申请的范围并不仅限于说明书中描述的工艺、机器、制造、材料组分、装置、方法和步骤的特定实施例。作为本领域普通技术人员根据本发明的发明内容将很容易理解，根据本发明可以利用现有的或今后开发的用于执行与根据本文所述相应实施例基本上相同的功能或获得基本上相同结果的工艺、机器、制造、材料组分、装置、方法或步骤。因此，所附权利要求应该在其范围内包括这样的工艺、机器、制造、材料组分、装置、方法或步骤。

Claims (20)

1.一种三维集成电路(3DIC)结构，包括：
第一半导体器件，在所述第一半导体器件的顶面上的第一绝缘材料内设置有多个第一导电焊盘，在所述多个第一导电焊盘中的每一个导电焊盘的顶面上都具有第一凹槽；
第二半导体器件，连接至所述第一半导体器件，在所述第二半导体器件的顶面上的第二绝缘材料内设置有多个第二导电焊盘，在所述多个第二导电焊盘中的每一个导电焊盘的顶面上都具有第二凹槽；以及
密封层，在所述第一凹槽和所述第二凹槽中设置在所述多个第一导电焊盘中的每一个导电焊盘和所述多个第二导电焊盘中的一个导电焊盘之间，其中，所述密封层将所述多个第一导电焊盘中的每一个导电焊盘接合至所述多个第二导电焊盘中的一个导电焊盘，并且，所述第一绝缘材料接合至所述第二绝缘材料。
2.根据权利要求1所述的三维集成电路结构，其中，所述密封层包含共晶金属。
3.根据权利要求1所述的三维集成电路结构，其中，所述密封层包含AlGe、CuGe或CuSn。
4.根据权利要求1所述的三维集成电路结构，其中，所述第一半导体器件和所述第二半导体器件包括选自由半导体管芯、电路、光电二极管、微电子机械系统(MEMS)器件、生物传感器件、互补金属氧化物(CMOS)器件、数字图像传感器、专用集成电路(ASIC)器件和它们的组合所组成的组的器件类型。
5.一种用于半导体晶圆的混合接合方法，所述方法包括：
提供第一半导体晶圆和第二半导体晶圆，在所述第一半导体晶圆和所述第二半导体晶圆的顶面上的绝缘材料内均设置有多个导电焊盘；
在所述第一半导体晶圆和所述第二半导体晶圆的顶面上方形成密封层；
从所述第一半导体晶圆和所述第二半导体晶圆的绝缘材料上方去除所述密封层，留下设置在所述第一半导体晶圆和所述第二半导体晶圆的多个导电焊盘上方的一部分所述密封层；
将所述第二半导体晶圆的顶面连接至所述第一半导体晶圆的顶面；以及
对所述第一半导体晶圆和所述第二半导体晶圆施加热和压力，其中，施加压力在所述第一半导体晶圆的绝缘材料和所述第二半导体晶圆的绝缘材料之间形成接合，以及，施加热形成包括位于所述第一半导体晶圆的多个导电焊盘和所述第二半导体晶圆的多个导电焊盘之间的密封层的接合。
6.根据权利要求5所述的方法，其中，从所述第一半导体晶圆和所述第二半导体晶圆的绝缘材料上方去除所述密封层包括选自由化学机械抛光(CMP)方法、蚀刻方法和它们的组合所组成的组的方法。
7.根据权利要求5所述的方法，其中，形成所述密封层包括形成共晶金属的第一组分；所述第一半导体晶圆和所述第二半导体晶圆的多个导电焊盘包括所述共晶金属的第二组分；施加热包括以所述共晶金属的共晶点温度施加热，使得所述共晶金属的第一组分和第二组分反应并形成液体；并且，形成的包括位于所述第一半导体晶圆的多个导电焊盘和所述第二半导体晶圆的多个导电焊盘之间的密封层的接合包含所述共晶金属。
8.根据权利要求7所述的方法，其中，形成所述共晶金属的第一组分包括形成Ge或Sn；所述共晶金属的第二组分包含Cu；并且，形成的包括位于所述第一半导体晶圆的多个导电焊盘和所述第二半导体晶圆的多个导电焊盘之间的密封层的接合包含CuGe或CuSn。
9.根据权利要求5所述的方法，其中，在所述第一半导体晶圆和所述第二半导体晶圆的顶面上方形成所述密封层包括在所述第一半导体晶圆和所述第二半导体晶圆的顶面上方形成包含共晶金属的第一组分的第一层，以及在所述第一层上方形成包含所述共晶金属的第二组分的第二层；施加热包括以所述共晶金属的共晶点温度施加热，使得所述共晶金属的第一组分和第二组分反应并形成液体；并且，形成的包括位于所述第一半导体晶圆的多个导电焊盘和所述第二半导体晶圆的多个导电焊盘之间的密封层的接合包含所述共晶金属。
10.根据权利要求9所述的方法，其中，形成所述共晶金属的第一组分包括形成Al；形成所述共晶金属的第二组分包括形成Ge；并且，形成的包括位于所述第一半导体晶圆的多个导电焊盘和所述第二半导体晶圆的多个导电焊盘之间的密封层的接合包含AlGe。
11.根据权利要求5所述的方法，还包括在从所述第一半导体晶圆和所述第二半导体晶圆的绝缘材料上方去除所述密封层之后，对所述第一半导体晶圆和所述第二半导体晶圆的顶面进行活化。
12.根据权利要求11所述的方法，其中，对所述第一半导体晶圆和所述第二半导体晶圆的顶面进行活化包括选自由干法处理、湿法处理、等离子体处理、暴露于惰性气体、暴露于H2、暴露于N2、暴露于O2和它们的组合所组成的组的方法。
13.一种用于半导体晶圆的混合接合方法，所述方法包括：
提供第一半导体晶圆和第二半导体晶圆，在所述第一半导体晶圆和所述第二半导体晶圆的顶面上的绝缘材料内均设置有多个导电焊盘；
对所述第一半导体晶圆和所述第二半导体晶圆的顶面实施化学机械抛光(CMP)工艺，其中，所述化学机械抛光工艺在所述多个导电焊盘的顶面上形成凹槽；
对所述第一半导体晶圆和所述第二半导体晶圆的顶面进行清洁；
在所述第一半导体晶圆和所述第二半导体晶圆的顶面上方形成密封层；
从所述第一半导体晶圆和所述第二半导体晶圆的绝缘材料上方去除所述密封层，留下在所述第一半导体晶圆和所述第二半导体晶圆的多个导电焊盘的顶面上的凹槽中保留的所述密封层；
将所述第二半导体晶圆的顶面连接至所述第一半导体晶圆的顶面；
对所述第一半导体晶圆和所述第二半导体晶圆施加压力以在所述第一半导体晶圆和所述第二半导体晶圆的绝缘材料之间形成接合；以及
加热所述第一半导体晶圆和所述第二半导体晶圆，其中，加热所述第一半导体晶圆和所述第二半导体晶圆形成由所述第一半导体晶圆和所述第二半导体晶圆的多个导电焊盘之间的密封层组成的接合。
14.根据权利要求13所述的方法，其中，保留在所述多个导电焊盘的顶面的凹槽中的所述密封层密封所述第一半导体晶圆和所述第二半导体晶圆的多个导电焊盘之间的间隙。
15.根据权利要求13所述的方法，其中，将所述第二半导体晶圆的顶面连接至所述第一半导体晶圆的顶面在所述第一半导体晶圆和所述第二半导体晶圆的多个导电焊盘的顶面上的凹槽中的密封层之间形成孔，并且，加热所述第一半导体晶圆和所述第二半导体晶圆使得所述密封层液化并封闭所述密封层之间的孔。
16.根据权利要求13所述的方法，其中，保留在所述多个导电焊盘的顶面的凹槽中的所述密封层阻止所述第一半导体晶圆和所述第二半导体晶圆的多个导电焊盘氧化。
17.根据权利要求13所述的方法，其中，对所述第一半导体晶圆的顶面和所述第二半导体晶圆的顶面进行清洁包括减少所述第一半导体晶圆的顶面和所述第二半导体晶圆的顶面上的氧化物材料的量。
18.根据权利要求17所述的方法，其中，对所述第一半导体晶圆的顶面和所述第二半导体晶圆的顶面进行清洁包括选自由热处理、等离子体处理、湿法处理、干法处理、暴露于包含4-10％的H2/90-96％的惰性气体或N2的气体、暴露于包含100％H2的气体、引入酸和它们的组合所组成的组的方法。
19.根据权利要求13所述的方法，其中，加热所述第一半导体晶圆和所述第二半导体晶圆包括将所述第一半导体晶圆和所述第二半导体晶圆加热至150至650摄氏度的温度。
20.根据权利要求13所述的方法，其中，对所述第一半导体晶圆和所述第二半导体晶圆施加压力包括施加200kPa以下的压力。
CN201210359518.5A 2012-06-05 2012-09-24 三维集成电路结构和用于半导体晶圆的混合接合方法 Active CN103474420B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/488,745 2012-06-05
US13/488,745 US8809123B2 (en) 2012-06-05 2012-06-05 Three dimensional integrated circuit structures and hybrid bonding methods for semiconductor wafers

Publications (2)

Publication Number Publication Date
CN103474420A CN103474420A (zh) 2013-12-25
CN103474420B true CN103474420B (zh) 2016-06-22

Family

ID=49669249

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201210359518.5A Active CN103474420B (zh) 2012-06-05 2012-09-24 三维集成电路结构和用于半导体晶圆的混合接合方法

Country Status (3)

Country Link
US (1) US8809123B2 (zh)
KR (1) KR101403110B1 (zh)
CN (1) CN103474420B (zh)

Families Citing this family (103)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7109092B2 (en) 2003-05-19 2006-09-19 Ziptronix, Inc. Method of room temperature covalent bonding
US7485968B2 (en) 2005-08-11 2009-02-03 Ziptronix, Inc. 3D IC method and device
US9048283B2 (en) * 2012-06-05 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Hybrid bonding systems and methods for semiconductor wafers
FR2993400A1 (fr) * 2012-07-12 2014-01-17 St Microelectronics Crolles 2 Structure integree tridimensionnelle apte a detecter une elevation de temperature
US8735219B2 (en) 2012-08-30 2014-05-27 Ziptronix, Inc. Heterogeneous annealing method and device
US9446467B2 (en) 2013-03-14 2016-09-20 Taiwan Semiconductor Manufacturing Company, Ltd. Integrate rinse module in hybrid bonding platform
US9443796B2 (en) * 2013-03-15 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. Air trench in packages incorporating hybrid bonding
FR3011679B1 (fr) * 2013-10-03 2017-01-27 Commissariat Energie Atomique Procede ameliore d'assemblage par collage direct entre deux elements, chaque element comprenant des portions de metal et de materiaux dielectriques
US20150262902A1 (en) 2014-03-12 2015-09-17 Invensas Corporation Integrated circuits protected by substrates with cavities, and methods of manufacture
US9455182B2 (en) 2014-08-22 2016-09-27 International Business Machines Corporation Interconnect structure with capping layer and barrier layer
US11069734B2 (en) 2014-12-11 2021-07-20 Invensas Corporation Image sensor device
US9741620B2 (en) 2015-06-24 2017-08-22 Invensas Corporation Structures and methods for reliable packages
US10886250B2 (en) 2015-07-10 2021-01-05 Invensas Corporation Structures and methods for low temperature bonding using nanoparticles
US9728521B2 (en) 2015-07-23 2017-08-08 Taiwan Semiconductor Manufacturing Co., Ltd. Hybrid bond using a copper alloy for yield improvement
US9953941B2 (en) * 2015-08-25 2018-04-24 Invensas Bonding Technologies, Inc. Conductive barrier direct hybrid bonding
US9852988B2 (en) 2015-12-18 2017-12-26 Invensas Bonding Technologies, Inc. Increased contact alignment tolerance for direct bonding
US10446532B2 (en) 2016-01-13 2019-10-15 Invensas Bonding Technologies, Inc. Systems and methods for efficient transfer of semiconductor elements
US9666566B1 (en) 2016-04-26 2017-05-30 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC structure and method for hybrid bonding semiconductor wafers
US10204893B2 (en) 2016-05-19 2019-02-12 Invensas Bonding Technologies, Inc. Stacked dies and methods for forming bonded structures
US10446487B2 (en) 2016-09-30 2019-10-15 Invensas Bonding Technologies, Inc. Interface structures and methods for forming same
US10580735B2 (en) 2016-10-07 2020-03-03 Xcelsis Corporation Stacked IC structure with system level wiring on multiple sides of the IC die
TW202414634A (zh) 2016-10-27 2024-04-01 美商艾德亞半導體科技有限責任公司 用於低溫接合的結構和方法
US10002844B1 (en) 2016-12-21 2018-06-19 Invensas Bonding Technologies, Inc. Bonded structures
US10796936B2 (en) 2016-12-22 2020-10-06 Invensas Bonding Technologies, Inc. Die tray with channels
CN110178212B (zh) 2016-12-28 2024-01-09 艾德亚半导体接合科技有限公司 堆栈基板的处理
US20180182665A1 (en) 2016-12-28 2018-06-28 Invensas Bonding Technologies, Inc. Processed Substrate
JP2020503692A (ja) * 2016-12-29 2020-01-30 インヴェンサス ボンディング テクノロジーズ インコーポレイテッド 集積された受動部品を有する接合構造物
JP7030825B2 (ja) 2017-02-09 2022-03-07 インヴェンサス ボンディング テクノロジーズ インコーポレイテッド 接合構造物
WO2018169968A1 (en) 2017-03-16 2018-09-20 Invensas Corporation Direct-bonded led arrays and applications
US10515913B2 (en) 2017-03-17 2019-12-24 Invensas Bonding Technologies, Inc. Multi-metal contact structure
US10508030B2 (en) 2017-03-21 2019-12-17 Invensas Bonding Technologies, Inc. Seal for microelectronic assembly
US10784191B2 (en) 2017-03-31 2020-09-22 Invensas Bonding Technologies, Inc. Interface structures and methods for forming same
US10269756B2 (en) 2017-04-21 2019-04-23 Invensas Bonding Technologies, Inc. Die processing
US10879212B2 (en) 2017-05-11 2020-12-29 Invensas Bonding Technologies, Inc. Processed stacked dies
US10529634B2 (en) 2017-05-11 2020-01-07 Invensas Bonding Technologies, Inc. Probe methodology for ultrafine pitch interconnects
US10446441B2 (en) 2017-06-05 2019-10-15 Invensas Corporation Flat metal features for microelectronics applications
US10217720B2 (en) 2017-06-15 2019-02-26 Invensas Corporation Multi-chip modules formed using wafer-level processing of a reconstitute wafer
US10840205B2 (en) 2017-09-24 2020-11-17 Invensas Bonding Technologies, Inc. Chemical mechanical polishing for hybrid bonding
US11195748B2 (en) 2017-09-27 2021-12-07 Invensas Corporation Interconnect structures and methods for forming same
US11031285B2 (en) 2017-10-06 2021-06-08 Invensas Bonding Technologies, Inc. Diffusion barrier collar for interconnects
US10672820B2 (en) 2017-11-23 2020-06-02 Taiwan Semiconductor Manufacturing Co., Ltd. Hybrid bonded structure
US10658313B2 (en) 2017-12-11 2020-05-19 Invensas Bonding Technologies, Inc. Selective recess
US11011503B2 (en) 2017-12-15 2021-05-18 Invensas Bonding Technologies, Inc. Direct-bonded optoelectronic interconnect for high-density integrated photonics
US11380597B2 (en) 2017-12-22 2022-07-05 Invensas Bonding Technologies, Inc. Bonded structures
US10923408B2 (en) 2017-12-22 2021-02-16 Invensas Bonding Technologies, Inc. Cavity packages
US10727219B2 (en) 2018-02-15 2020-07-28 Invensas Bonding Technologies, Inc. Techniques for processing devices
US11169326B2 (en) 2018-02-26 2021-11-09 Invensas Bonding Technologies, Inc. Integrated optical waveguides, direct-bonded waveguide interface joints, optical routing and interconnects
US11256004B2 (en) 2018-03-20 2022-02-22 Invensas Bonding Technologies, Inc. Direct-bonded lamination for improved image clarity in optical devices
US11056348B2 (en) 2018-04-05 2021-07-06 Invensas Bonding Technologies, Inc. Bonding surfaces for microelectronics
US10790262B2 (en) * 2018-04-11 2020-09-29 Invensas Bonding Technologies, Inc. Low temperature bonded structures
US11244916B2 (en) 2018-04-11 2022-02-08 Invensas Bonding Technologies, Inc. Low temperature bonded structures
US10964664B2 (en) 2018-04-20 2021-03-30 Invensas Bonding Technologies, Inc. DBI to Si bonding for simplified handle wafer
US11004757B2 (en) 2018-05-14 2021-05-11 Invensas Bonding Technologies, Inc. Bonded structures
US11276676B2 (en) 2018-05-15 2022-03-15 Invensas Bonding Technologies, Inc. Stacked devices and methods of fabrication
US10923413B2 (en) 2018-05-30 2021-02-16 Xcelsis Corporation Hard IP blocks with physically bidirectional passageways
US11171117B2 (en) 2018-06-12 2021-11-09 Invensas Bonding Technologies, Inc. Interlayer connection of stacked microelectronic components
US11393779B2 (en) 2018-06-13 2022-07-19 Invensas Bonding Technologies, Inc. Large metal pads over TSV
US11749645B2 (en) 2018-06-13 2023-09-05 Adeia Semiconductor Bonding Technologies Inc. TSV as pad
US10910344B2 (en) 2018-06-22 2021-02-02 Xcelsis Corporation Systems and methods for releveled bump planes for chiplets
US10937755B2 (en) * 2018-06-29 2021-03-02 Advanced Micro Devices, Inc. Bond pads for low temperature hybrid bonding
WO2020010056A1 (en) 2018-07-03 2020-01-09 Invensas Bonding Technologies, Inc. Techniques for joining dissimilar materials in microelectronics
WO2020010136A1 (en) 2018-07-06 2020-01-09 Invensas Bonding Technologies, Inc. Molded direct bonded and interconnected stack
WO2020010265A1 (en) 2018-07-06 2020-01-09 Invensas Bonding Technologies, Inc. Microelectronic assemblies
US11515291B2 (en) 2018-08-28 2022-11-29 Adeia Semiconductor Inc. Integrated voltage regulator and passive components
US20200075533A1 (en) 2018-08-29 2020-03-05 Invensas Bonding Technologies, Inc. Bond enhancement in microelectronics by trapping contaminants and arresting cracks during direct-bonding processes
US11011494B2 (en) 2018-08-31 2021-05-18 Invensas Bonding Technologies, Inc. Layer structures for making direct metal-to-metal bonds at low temperatures in microelectronics
US11158573B2 (en) * 2018-10-22 2021-10-26 Invensas Bonding Technologies, Inc. Interconnect structures
CN111223766B (zh) * 2018-11-23 2022-07-05 上海新微技术研发中心有限公司 共晶键合的方法
US11244920B2 (en) 2018-12-18 2022-02-08 Invensas Bonding Technologies, Inc. Method and structures for low temperature device bonding
WO2020150159A1 (en) 2019-01-14 2020-07-23 Invensas Bonding Technologies, Inc. Bonded structures
US11901281B2 (en) 2019-03-11 2024-02-13 Adeia Semiconductor Bonding Technologies Inc. Bonded structures with integrated passive component
US10854578B2 (en) 2019-03-29 2020-12-01 Invensas Corporation Diffused bitline replacement in stacked wafer memory
US11205625B2 (en) 2019-04-12 2021-12-21 Invensas Bonding Technologies, Inc. Wafer-level bonding of obstructive elements
US11373963B2 (en) 2019-04-12 2022-06-28 Invensas Bonding Technologies, Inc. Protective elements for bonded structures
US11610846B2 (en) 2019-04-12 2023-03-21 Adeia Semiconductor Bonding Technologies Inc. Protective elements for bonded structures including an obstructive element
US11355404B2 (en) 2019-04-22 2022-06-07 Invensas Bonding Technologies, Inc. Mitigating surface damage of probe pads in preparation for direct bonding of a substrate
US11385278B2 (en) 2019-05-23 2022-07-12 Invensas Bonding Technologies, Inc. Security circuitry for bonded structures
US11296053B2 (en) 2019-06-26 2022-04-05 Invensas Bonding Technologies, Inc. Direct bonded stack structures for increased reliability and improved yield in microelectronics
US11139272B2 (en) * 2019-07-26 2021-10-05 Sandisk Technologies Llc Bonded assembly containing oxidation barriers and/or adhesion enhancers and methods of forming the same
US11515273B2 (en) 2019-07-26 2022-11-29 Sandisk Technologies Llc Bonded assembly containing oxidation barriers, hybrid bonding, or air gap, and methods of forming the same
US12080672B2 (en) 2019-09-26 2024-09-03 Adeia Semiconductor Bonding Technologies Inc. Direct gang bonding methods including directly bonding first element to second element to form bonded structure without adhesive
US12113054B2 (en) 2019-10-21 2024-10-08 Adeia Semiconductor Technologies Llc Non-volatile dynamic random access memory
US11862602B2 (en) 2019-11-07 2024-01-02 Adeia Semiconductor Technologies Llc Scalable architecture for reduced cycles across SOC
GB2589329B (en) * 2019-11-26 2022-02-09 Plessey Semiconductors Ltd Substrate bonding
US11762200B2 (en) 2019-12-17 2023-09-19 Adeia Semiconductor Bonding Technologies Inc. Bonded optical devices
US11876076B2 (en) 2019-12-20 2024-01-16 Adeia Semiconductor Technologies Llc Apparatus for non-volatile random access memory stacks
US11721653B2 (en) 2019-12-23 2023-08-08 Adeia Semiconductor Bonding Technologies Inc. Circuitry for electrical redundancy in bonded structures
US11842894B2 (en) 2019-12-23 2023-12-12 Adeia Semiconductor Bonding Technologies Inc. Electrical redundancy for bonded structures
CN115943489A (zh) 2020-03-19 2023-04-07 隔热半导体粘合技术公司 用于直接键合结构的尺寸补偿控制
US11742314B2 (en) 2020-03-31 2023-08-29 Adeia Semiconductor Bonding Technologies Inc. Reliable hybrid bonded apparatus
WO2021236361A1 (en) 2020-05-19 2021-11-25 Invensas Bonding Technologies, Inc. Laterally unconfined structure
US11631647B2 (en) 2020-06-30 2023-04-18 Adeia Semiconductor Bonding Technologies Inc. Integrated device packages with integrated device die and dummy element
KR20220021798A (ko) 2020-08-14 2022-02-22 삼성전자주식회사 반도체 패키지 및 반도체 패키지의 제조 방법
KR20220030685A (ko) 2020-09-03 2022-03-11 삼성전자주식회사 반도체 패키지
US11764177B2 (en) 2020-09-04 2023-09-19 Adeia Semiconductor Bonding Technologies Inc. Bonded structure with interconnect structure
US11728273B2 (en) 2020-09-04 2023-08-15 Adeia Semiconductor Bonding Technologies Inc. Bonded structure with interconnect structure
KR20220033619A (ko) 2020-09-08 2022-03-17 삼성전자주식회사 반도체 패키지
US11264357B1 (en) 2020-10-20 2022-03-01 Invensas Corporation Mixed exposure for large die
US11894241B2 (en) * 2021-01-28 2024-02-06 Taiwan Semiconductor Manufacturing Co., Ltd. Heterogeneous bonding structure and method forming same
WO2022172349A1 (ja) 2021-02-10 2022-08-18 キヤノンアネルバ株式会社 化学結合法及びパッケージ型電子部品
KR20220126539A (ko) 2021-03-09 2022-09-16 삼성전자주식회사 반도체 패키지
CN115565984A (zh) * 2021-07-01 2023-01-03 长鑫存储技术有限公司 一种半导体结构及其形成方法
KR20230009205A (ko) 2021-07-08 2023-01-17 삼성전자주식회사 반도체 칩 및 이를 포함하는 반도체 패키지

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101044619A (zh) * 2004-10-20 2007-09-26 皇家飞利浦电子股份有限公司 具有电接触的衬底及其制造方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6142722A (en) 1998-06-17 2000-11-07 Genmark Automation, Inc. Automated opening and closing of ultra clean storage containers
KR100298827B1 (ko) 1999-07-09 2001-11-01 윤종용 재배선 기판을 사용한 웨이퍼 레벨 칩 스케일 패키지 제조방법
US6276433B1 (en) * 1999-10-25 2001-08-21 General Electric Company Liquid metal cooled directional solidification process
US6667225B2 (en) * 2001-12-17 2003-12-23 Intel Corporation Wafer-bonding using solder and method of making the same
US8426720B2 (en) * 2004-01-09 2013-04-23 Industrial Technology Research Institute Micro thermoelectric device and manufacturing method thereof
US20070145367A1 (en) * 2005-12-27 2007-06-28 Taiwan Semiconductor Manufacturing Company, Ltd. Three-dimensional integrated circuit structure
US7446017B2 (en) * 2006-05-31 2008-11-04 Freescale Semiconductor, Inc. Methods and apparatus for RF shielding in vertically-integrated semiconductor devices
US7385283B2 (en) 2006-06-27 2008-06-10 Taiwan Semiconductor Manufacturing Co., Ltd. Three dimensional integrated circuit and method of making the same
US20080124835A1 (en) * 2006-11-03 2008-05-29 International Business Machines Corporation Hermetic seal and reliable bonding structures for 3d applications
US7786001B2 (en) * 2007-04-11 2010-08-31 International Business Machines Corporation Electrical interconnect structure and method
KR100936778B1 (ko) 2007-06-01 2010-01-14 주식회사 엘트린 웨이퍼 본딩방법
KR100878408B1 (ko) * 2007-07-04 2009-01-13 삼성전기주식회사 웨이퍼 레벨 디바이스 패키징 방법
US20090168391A1 (en) * 2007-12-27 2009-07-02 Kouichi Saitou Substrate for mounting device and method for producing the same, semiconductor module and method for producing the same, and portable apparatus provided with the same
US8158515B2 (en) * 2009-02-03 2012-04-17 International Business Machines Corporation Method of making 3D integrated circuits
JP5696513B2 (ja) 2011-02-08 2015-04-08 ソニー株式会社 固体撮像装置とその製造方法、及び電子機器

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101044619A (zh) * 2004-10-20 2007-09-26 皇家飞利浦电子股份有限公司 具有电接触的衬底及其制造方法

Also Published As

Publication number Publication date
CN103474420A (zh) 2013-12-25
US8809123B2 (en) 2014-08-19
KR20130136900A (ko) 2013-12-13
US20130320556A1 (en) 2013-12-05
KR101403110B1 (ko) 2014-06-03

Similar Documents

Publication Publication Date Title
CN103474420B (zh) 三维集成电路结构和用于半导体晶圆的混合接合方法
CN103972159B (zh) 三维封装结构及其形成方法
CN106328608B (zh) 用于芯片封装件的结构和形成方法
KR102196673B1 (ko) 산화물 본딩된 웨이퍼 스택 내에서의 다이 캡슐화
CN103794584B (zh) 用于半导体晶圆的混合接合机制
CN105097567B (zh) 堆叠器件的方法
CN103377955B (zh) 叠层封装件结构及其形成方法
CN103972191B (zh) 具有环绕封装通孔端部的开口的管芯封装件及层叠封装件
TWI538145B (zh) 半導體裝置及其製造方法
CN103915413B (zh) 层叠封装接合结构
CN109411443A (zh) 垂直堆叠晶圆及其形成方法
CN108074828A (zh) 封装结构及其形成方法
CN108428679A (zh) 具有热导柱的集成电路封装
TWI254425B (en) Chip package structure, chip packaging process, chip carrier and manufacturing process thereof
CN107768351A (zh) 具有热机电芯片的半导体封装件及其形成方法
CN108074872A (zh) 封装件结构及其形成方法
TWI793372B (zh) 半導體封裝
CN103531492A (zh) 用于半导体晶圆的混合接合系统及方法
CN102222651A (zh) 在用于接合管芯的中介层中的具有不同尺寸的tsv
CN110112115A (zh) 集成电路封装件及其形成方法
CN107591387A (zh) 半导体封装件和形成该半导体封装件的方法
CN203085525U (zh) 可用于堆叠的集成电路
CN104377163A (zh) 互补式金属氧化物半导体相容晶圆键合层与工艺
US9257361B2 (en) In-situ thermoelectric cooling
CN107017175A (zh) 用于接合的多撞击工艺

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant