KR101403110B1 - 반도체 웨이퍼를 위한 3차원 집적 회로 구조물 및 하이브리드 접합 방법 - Google Patents

반도체 웨이퍼를 위한 3차원 집적 회로 구조물 및 하이브리드 접합 방법 Download PDF

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씽후아 황
랜린 차오
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Abstract

반도체 웨이퍼를 위한 3차원 집적 회로(3DIC) 구조물 및 하이브리드 접합 방법이 개시되어 있다. 3DIC 구조물은 제1 절연 물질 내에 배치된 제1 전도성 패드를 상부면 상에 갖는 제1 반도체 디바이스를 포함하고, 제1 전도성 패드는 그의 상부면 상에 제1 리세스를 가진다. 3DIC 구조물은 제1 반도체 디바이스에 결합되어 있는, 제2 절연 물질 내에 배치된 제2 전도성 패드를 상부면 상에 갖는 제2 반도체 디바이스를 포함하고, 제2 전도성 패드는 그의 상부면 상에 제2 리세스를 가진다. 밀봉층은 제1 리세스 및 제2 리세스에서 제1 전도성 패드와 제2 전도성 패드 사이에 배치된다. 밀봉층은 제1 전도성 패드를 제2 전도성 패드에 접합시킨다. 제1 절연 물질은 제2 절연 물질에 접합된다.

Description

반도체 웨이퍼를 위한 3차원 집적 회로 구조물 및 하이브리드 접합 방법{THREE DIMENSIONAL INTEGRATED CIRCUIT STRUCTURES AND HYBRID BONDING METHODS FOR SEMICONDUCTOR WAFERS}
본 발명은 반도체 웨이퍼를 위한 3차원 집적 회로 구조물 및 하이브리드 접합 방법에 관한 것이다.
반도체 디바이스는 일례로서 개인용 컴퓨터, 셀 전화, 디지털 카메라 및 기타 전자 장비 등 각종의 전자 응용에서 사용된다. 반도체 디바이스는 통상적으로 반도체 기판 상에 절연성 또는 유전체 층, 전도성 층 및 반도체 물질층을 순차적으로 증착하고 리소그래피를 사용하여 다양한 물질층을 패터닝하여 그 위에 회로 성분 및 요소를 형성함으로써 제조된다. 수십 또는 수백개의 집적 회로가 통상적으로 단일 반도체 웨이퍼 상에 제조되고, 웨이퍼 상의 개별 다이가 절단선(scribe line)을 따라 집적 회로 사이를 절단함으로써 싱귤레이션(singulate)된다. 개별 다이는 통상적으로, 예를 들어, 개별적으로, 멀티칩 모듈로, 또는 다른 유형의 패키징으로 패키징된다.
반도체 산업은 더 많은 소자가 주어진 면적에 집적될 수 있게 해주는 최소 선폭의 연속적인 감소에 의해 다양한 전자 부품(예컨대, 트랜지스터, 다이오드, 저항기, 커패시터 등)의 집적 밀도를 계속하여 향상시키고 있다. 이들 보다 작은 전자 부품은 또한, 어떤 응용에서, 과거의 패키지보다 더 적은 면적을 이용하는 더 작은 패키지를 필요로 한다.
3차원 집적 회로(3DIC)는, PoP(package-on-package) 및 SiP(system-in-package) 패키징 기법 등, 다수의 반도체 다이가 서로 상에 적층되는 반도체 패키징에서의 최근의 발전이다. 3DIC는, 일례로서, 적층된 다이 사이의 상호연결부의 감소된 길이로 인해, 향상된 집적 밀도 및 기타 이점(보다 빠른 속도 및 보다 높은 대역폭 등)을 제공한다.
본 개시 내용의 일 실시예에 따르면, 3DIC 구조물은 제1 절연 물질 내에 배치된 복수의 제1 전도성 패드를 상부면 상에 갖는 제1 반도체 디바이스를 포함하고, 복수의 제1 전도성 패드 각각은 그의 상부면 상에 제1 리세스를 가진다. 3DIC 구조물은 제1 반도체 디바이스에 결합되어 있는, 제2 절연 물질 내에 배치된 복수의 제2 전도성 패드를 상부면 상에 갖는 제2 반도체 디바이스를 포함하고, 복수의 제2 전도성 패드 각각은 그의 상부면 상에 제2 리세스를 가진다. 밀봉층이 제1 리세스 및 제2 리세스에서 복수의 제1 전도성 패드 각각과 복수의 제2 전도성 패드 중 하나 사이에 배치된다. 밀봉층은 복수의 제1 전도성 패드 각각을 복수의 제2 전도성 패드 중 하나에 접합시킨다. 제1 절연 물질이 제2 절연 물질에 접합된다.
다른 실시예에 따르면, 반도체 웨이퍼의 하이브리드 접합 방법은 제1 반도체 웨이퍼 및 제2 반도체 웨이퍼를 제공하는 단계를 포함한다. 제1 반도체 웨이퍼 및 제2 반도체 웨이퍼 각각은 그의 상부면 상에 절연 물질 내에 배치된 복수의 전도성 패드를 가진다. 밀봉층이 제1 반도체 웨이퍼 및 제2 반도체 웨이퍼의 상부면 상에 형성된다. 제1 반도체 웨이퍼 및 제2 반도체 웨이퍼의 복수의 전도성 패드 상에 배치된 밀봉층의 일부분을 남겨 두고 제1 반도체 웨이퍼 및 제2 반도체 웨이퍼의 절연 물질 상으로부터 밀봉층이 제거된다. 제2 반도체 웨이퍼의 상부면이 제1 반도체 웨이퍼의 상부면에 결합된다. 열 및 압력이 제1 반도체 웨이퍼 및 제2 반도체 웨이퍼에 가해진다. 압력을 가하는 것은 제1 반도체 웨이퍼의 절연 물질과 제2 반도체 웨이퍼의 절연 물질 사이에 접합부를 형성한다. 열을 가하는 것은 제1 반도체 웨이퍼의 복수의 전도성 패드와 제2 반도체 웨이퍼의 복수의 전도성 패드 사이에 접합부를 형성한다.
또 다른 실시예에 따르면, 반도체 웨이퍼의 하이브리드 접합 방법은 제1 반도체 웨이퍼 및 제2 반도체 웨이퍼를 제공하는 단계를 포함하고, 제1 반도체 웨이퍼 및 제2 반도체 웨이퍼 각각은 그의 상부면 상의 절연 물질 내에 배치된 복수의 전도성 패드를 가진다. 이 방법은 제1 반도체 웨이퍼 및 제2 반도체 웨이퍼의 상부면에 대해 CMP 공정을 수행하는 단계를 포함하고, CMP 공정은 복수의 전도성 패드의 상부면 상에 리세스를 형성한다. 제1 반도체 웨이퍼 및 제2 반도체 웨이퍼의 상부면이 세정되고, 밀봉층이 제1 반도체 웨이퍼 및 제2 반도체 웨이퍼의 상부면 상에 형성된다. 제1 반도체 웨이퍼 및 제2 반도체 웨이퍼의 복수의 전도성 패드의 상부면 상의 리세스에 남아 있는 밀봉층을 남겨 두고 제1 반도체 웨이퍼 및 제2 반도체 웨이퍼의 절연 물질 상으로부터 밀봉층이 제거된다. 제2 반도체 웨이퍼의 상부면이 제1 반도체 웨이퍼의 상부면에 결합된다. 제1 반도체 웨이퍼의 절연 물질과 제2 반도체 웨이퍼의 절연 물질 사이에 접합부를 형성하기 위해 제1 반도체 웨이퍼 및 제2 반도체 웨이퍼에 압력이 가해진다. 제1 반도체 웨이퍼의 복수의 전도성 패드와 제2 반도체 웨이퍼의 복수의 전도성 패드 사이에 밀봉층으로 이루어진 접합부를 형성하기 위해 제1 반도체 웨이퍼 및 제2 반도체 웨이퍼가 가열된다.
본 개시 내용 및 그 이점의 보다 완전한 이해를 위해, 이제부터 첨부 도면과 관련하여 기술된 이하의 설명을 참조한다.
도 1은 본 개시 내용의 일 실시예에 따른 반도체 웨이퍼의 일부분의 단면도.
도 2 내지 도 6은 다양한 스테이지에서 일 실시예에 따른 웨이퍼 대 웨이퍼 하이브리드 접합(wafer-to-wafer hybrid bonding) 방법을 나타낸 단면도.
도 7 내지 도 10은 다양한 스테이지에서 다른 실시예에 따른 반도체 웨이퍼를 하이브리드 접합시키는 방법을 나타낸 단면도.
도 11은 일 실시예에 따른, 하이브리드 접합 방법의 시간에 따른 온도를 나타낸 그래프.
도 12는 일 실시예에 따른, 하이브리드 접합 공정을 사용하여 3DIC 구조물을 형성하는 방법의 플로우차트.
상이한 도면에서 대응하는 번호 및 심볼은, 달리 언급하지 않는 한, 일반적으로 대응하는 부분을 가리킨다. 도면이 실시예의 관련 측면을 명확히 나타내도록 그려져 있지만, 꼭 축척대로 그려져 있는 것은 아니다.
본 개시 내용의 제조 및 사용에 대해 이하에서 상세히 논의한다. 그렇지만, 본 개시 내용이 아주 다양한 구체적인 상황에서 구현될 수 있는 많은 적용가능한 발명 개념을 제공한다는 것을 잘 알 것이다. 논의되는 구체적인 실시예는 본 개시 내용을 제조하고 사용하는 구체적인 방식을 예시한 것에 불과하고, 본 개시 내용의 범위를 제한하지 않는다.
본 개시 내용의 실시예는 반도체 디바이스의 3DIC 패키징에 관한 것이다. 반도체 웨이퍼를 위한 새로운 3DIC 구조물 및 하이브리드 접합 방법이 본 명세서에 기술될 것이다. 하이브리드 접합 방법은 융해 접합을 사용하여 비금속 대 비금속 접합부(non-metal to non-metal bond)를 형성하는 단계 및 공융 금속 접합부(eutectic metal bond)를 형성하기 위해 가열되는 밀봉층을 사용하여 금속 대 금속 접합부(metal-to-metal bond)를 형성하는 단계를 포함한다.
먼저 도 1을 참조하면, 도 1은 본 개시 내용의 일 실시예에 따른 반도체 웨이퍼(100)의 일부분의 단면도가 도시되어 있다. 예시된 웨이퍼(100) 등 2개 이상의 반도체 웨이퍼가 본 명세서에서의 실시예에 따른 새로운 하이브리드 접합 공정을 사용하여 서로 수직으로 결합될 것이다.
반도체 웨이퍼(100)는 가공물(102)을 포함하고 있다. 가공물(102)은 규소 또는 기타 반도체 물질을 포함하는 반도체 기판을 포함하고, 예를 들어, 절연층으로 덮여질 수 있다. 가공물(102)은, 예를 들어, 단결정 규소 상에 규소 산화물을 포함할 수 있다. 화합물 반도체(일례로서, GaAs, InP, Si/Ge, 또는 SiC)가 규소 대신에 사용될 수 있다. 가공물(102)은, 일례로서, SOI(silicon-on-insulator) 또는 GOI(germanium-on-insulator) 기판을 포함할 수 있다.
가공물(102)은 가공물(102)의 상부면에 근접하여 형성되는 디바이스 영역(104)을 포함할 수 있다. 디바이스 영역(104)은 전도성 특징부, 주입 영역, 저항기, 커패시터 및 기타 반도체 요소(예컨대, 트랜지스터, 다이오드 등) 등 능동 소자 또는 회로를 포함한다. 디바이스 영역(104)은, 예를 들어, 일부 실시예에서, FEOL(front-end-of-line) 공정에서 가공물(102) 상에 형성된다. 가공물(102)은 또한, 도시된 바와 같이, 가공물(102)의 하부 측면으로부터 상부 측면으로의 연결을 제공하는 전도성 물질을 포함하는 TSV(through-substrate via)(105)를 포함할 수 있다.
금속 배선 구조물(106)은 가공물(102) 상에, 예컨대, 가공물(102)의 디바이스 영역(104) 상에 형성된다. 금속 배선 구조물(106)은, 예를 들어, 일부 실시예에서, BEOL(back-end-of-line) 공정에서 가공물(102) 상에 형성된다. 금속 배선 구조물(106)은 전도성 라인(108), 비아(110) 및 절연 물질(114)에 형성되는 전도성 패드(112) 등 전도성 특징부를 포함한다. 전도성 패드(112)는 예로서 반도체 웨이퍼(100)의 상부면에 형성되는 접촉 패드 또는 접합 패드를 포함한다. 일부 비아(110)는 전도성 패드(112)를 금속 배선 구조물(106) 내의 전도성 라인(108)에 결합시키고, 다른 비아(110)는 접촉 패드(112)를 가공물(102)의 디바이스 영역(104)에 결합시킨다. 비아(110)는 또한 상이한 금속 배선층(도시 생략) 내의 전도성 라인(108)을 서로 연결시킬 수 있다. 전도성 특징부는 BEOL 공정에서 통상적으로 사용되는 전도성 물질(Cu, Al, W, Ti, TiN, Ta, TaN, 또는 다중층 또는 그 조합)을 포함할 수 있다. 일 실시예에 따르면, 금속 배선 구조물(106)의 상부면에 근접하여 배치된 전도성 패드(112)는, 예를 들어, Cu 또는 구리 합금을 포함한다. 도시된 금속 배선 구조물(106)은 단지 예시를 위한 것이다: 금속 배선 구조물(106)은 다른 구성을 포함할 수 있고, 예를 들어, 하나 이상의 전도성 라인 및 비아층을 포함할 수 있다. 일부 반도체 웨이퍼(100)는 3개의 전도성 라인 및 비아층을 가질 수 있거나, 다른 일례로서, 4개 이상의 전도성 라인 및 비아층을 가질 수 있다.
반도체 웨이퍼(100)는 가공물(102) 및 그의 표면에 걸쳐, 예컨대, 격자 모양으로, 형성된 금속 배선층(106)의 일부분을 포함하는 복수의 반도체 디바이스를 포함한다. 반도체 디바이스는, 예로서, 가공물(102)의 평면도에서 정사각형 또는 직사각형 패턴으로 형성될 수 있는 다이를 포함한다.
도 2 내지 도 6은 다양한 스테이지에서 다른 실시예에 따른 도 1에 도시된 2개의 반도체 웨이퍼(100)를 하이브리드 접합시키는 방법을 나타낸 단면도이다. 도 2는 금속 배선 구조물(106)의 상부면에 배치된 2개의 전도성 패드(112)를 포함하는 도 1에 도시된 반도체 웨이퍼(100)의 일부분을 보다 상세히 나타낸 도면이다. 일부 실시예에서, 절연 물질(114)은 SiO2를 포함하고, 전도성 패드(112)는 Cu를 포함한다. 다른 대안으로서, 절연 물질(114) 및 전도성 패드(112)는 다른 물질을 포함할 수 있다.
일부 실시예에서, 전도성 패드(112)가 다마신 공정을 사용하여 형성되고, 여기서 절연 물질(114)은 가공물(102) 상에 증착되고 절연 물질(114)은 리소그래피를 사용하여 패터닝된다. 패터닝된 절연 물질(114)은 전도성 물질로 채워지고, 전도성 물질의 잉여 부분이 CMP(chemical mechanical polishing) 공정, 에칭 공정, 또는 그 조합을 사용하여 절연 물질(114)의 상부면 상으로부터 제거된다. 다른 실시예에서, 전도성 물질이 증착되고 리소그래피를 사용하여 패터닝될 수 있으며, 감법 에칭(subtractive etch) 공정을 사용하여 전도성 패드(112)를 형성하기 위해 절연 물질(114)이 전도성 물질 상에 형성된다. 잉여 절연 물질(114)이 이어서 CMP 공정, 에칭 공정, 또는 그 조합을 사용하여 전도성 패드(112) 상으로부터 제거된다.
본 개시 내용의 실시예에 따르면, 전도성 패드(112)의 형성 후에, 반도체 웨이퍼(100)의 제조 공정의 끝 부근에서 CMP 공정이 수행된다. CMP 공정은 전도성 패드(112)의 디싱을 야기하여, 도시된 바와 같이, 전도성 패드(112)의 상부면에 리세스(116)를 형성한다. 전도성 패드(112)의 상부면이 치수 d1을 포함하는 양만큼 절연 물질(114)의 상부면 아래로 리세싱될 수 있고, 여기서 치수 d1은, 예로서, 약 80 nm 이하를 포함한다. 전도성 패드(112)의 리세스(116)의 치수 d1은 다른 대안으로서 다른 값을 포함할 수 있다. 리세스(116)는, 도시된 바와 같이, 전도성 패드(112)의 중앙 영역에서 더 깊을 수 있다. 또한, 도 2에 나타낸 바와 같이, 보다 넓은 전도성 패드(112)가 보다 좁은 전도성 패드(112)보다 더 많은 디싱을 나타낼 수 있다. 예를 들어, 치수 d1은 좁은 전도성 패드(112)에 대해서보다 보다 넓은 전도성 패드(112)에 대해서 더 클 수 있다.
반도체 웨이퍼(100)는 제조 공정이 완료된 후에 일정 기간 동안 제조 설비에서 보관소에 또는 선반에 보관되어 있을 수 있다. 보관 동안, 도 2에서 파선으로 도시된 산화 물질(118)이 전도성 패드(112)의 상부면 상에 형성될 수 있다. 산화 물질(118)은, 예를 들어, Cu 전도성 패드(112)를 주변 공기 중의 산소에 노출시키는 것에 의한 구리 산화물(CuOx)을 포함할 수 있다. 산화 물질(118)은, 예를 들어, 제조 환경에 따라, 최종 제조 단계 직후에 형성되기 시작할 수 있는데, 그 이유는 Cu가 쉽게 산화되기 때문이다.
반도체 웨이퍼(100)가 3DIC 공정을 사용하여 다른 반도체 웨이퍼(100)와 패키징되어야 할 때, 산화 물질(118)의 적어도 일부분을 웨이퍼(100)의 상부면으로부터, 예컨대, 전도성 패드(112)의 상부면으로부터 제거하기 위해 웨이퍼(100)의 상부면이 세정된다. 일부 실시예에서, 모든 산화 물질(118)이, 예를 들어, 세정 공정을 사용하여 전도성 패드(112)의 상부면 상으로부터 제거된다. 세정 공정은, 예로서, 열 처리, H2 플라즈마 공정 등의 플라즈마 처리, 습식 처리, 건식 처리, (약 4~10% H2)/(약 90~96% 불활성 가스 또는 N2)를 포함하는 가스에의 노출, 약 100% H2를 포함하는 가스에의 노출, HCOOH 등의 산의 유입, 또는 그 조합을 포함할 수 있다. 세정 공정이 (약 4~10 %H2)/(약 90~96% 불활성 가스)를 포함하는 가스에의 노출을 포함하는 경우, 세정 공정은, 예로서, 약 90~96%의 불활성 가스(He 또는 Ar 등)를 포함하는 형성 가스와 혼합된 약 4~10%의 H2를 사용하는 것을 포함할 수 있다. 다른 대안으로서, 세정 공정은 다른 유형의 화학 물질 및 세정 기법을 포함할 수 있다. 실시예에 따른 CuOx 감소 공정 이후에 웨이퍼(100)의 표면 거칠기의 변화가 거의 없거나 전혀 없다[예컨대, 예로서, 약 5 옹스트롬 미만의 RMS(root mean square)를 가짐].
그 다음에, 도 3에 도시된 바와 같이, 반도체 웨이퍼(100)의 상부면 상에 밀봉층(120)이 형성된다. 밀봉층(120)은 본 개시 내용의 실시예에 따른 공융 금속의 적어도 하나의 성분을 포함하는 물질을 포함한다. 이 실시예에서, 밀봉층(120)은 약 50 nm 이하의 Ge 또는 Sn을 포함한다. 밀봉층(120)은, 예로서, CVD(chemical vapor deposition), PVD(physical vapor deposition), 또는 전기 도금을 사용하여 형성된다. 밀봉층(120)은, 다른 대안으로서, 다른 치수 및 무질을 포함할 수 있고, 다른 방법을 사용하여 형성될 수 있다. 밀봉층(120)은 실질적으로 반도체 웨이퍼(100)의 상부면의 토포그라피에 정합하여, 도시된 바와 같이, 전도성 패드(112)에서의 리세스(116)를 라이닝(lining)한다.
밀봉층(120)은, 밀봉층(120)이 전도성 패드(112)의 물질과 결합되어 소정의 온도로 가열될 때, 공융상(eutectic phase)에 있는 금속이 형성되는 특성을 갖는 물질을 포함한다. 전도성 패드(112)가 Cu를 포함하는 경우, (Cu+Ge)의 조합은 어떤 화학 조성에서 공융상을 가지며, 어떤 온도로 가열될 때, 공융점(eutectic point)에서, (Cu+Ge)의 조합은 반응하여 용융하거나 용해되어 CuGe를 형성한다. 이와 유사하게, (Cu+Sn)의 조합은 공융상을 가진다.
다른 대안으로서, 본 개시 내용의 실시예에 따르면, 밀봉층(120)이 전도성 패드(112)의 물질과 결합되는 공융 금속을 생성하는 다른 물질 또는 요소를 포함할 수 있다. 일부 실시예에서, 밀봉층(120)은 공융 금속의 제1 성분을 포함하고, 전도성 패드(112)는 공융 금속의 제2 성분을 포함한다. 공융 금속의 제1 성분 및 제2 성분이 공융 금속의 공융점 온도에서 가열될 때, 제1 성분과 제2 성분이 반응하여 용해되거나 용융되고, 이어서 온도가 감소될 때 고체로 되돌아가서 공융 금속을 형성한다.
그 다음에, 도 4에 도시된 바와 같이, 절연 물질(114)의 상부면 상으로부터 밀봉층(120)이 제거된다. 밀봉층(120)은, 예를 들어, CMP법, 에칭법, 또는 그 조합을 사용하여 제거되지만, 다른 대안으로서, 밀봉층(120)이 다른 방법에 의해 제거될 수 있다. 절연 물질(114)의 상부면 상으로부터 밀봉층(120)을 제거할 때, 리세스(116) 내의 밀봉층(120)의 작은 부분(예컨대, 수 nm)이 또한 제거될 수 있다. 도시된 바와 같이, 밀봉층(120)의 일부분이 전도성 패드(112)의 상부면 상의 리세스(116)에 남아 있다.
일부 실시예에서, 도 4에 파선으로 도시된 바와 같이, 절연 물질(114)의 상부면으로부터 밀봉층(120)을 제거한 후에 리세스(116)에 남아 있는 밀봉층(120)은 리세스(116)를 완전히 채운다. 예를 들어, 이들 실시예에서, 웨이퍼(100)가 본 개시 내용의 하이브리드 접합 방법을 사용하여 서로 접합될 때 전도성 패드(112)의 상부면에 있는 리세스(116)에 남아 있는 밀봉층(120)은 반도체 웨이퍼(100)의 전도성 패드(112) 사이의 간극을 밀봉시킨다. 절연 물질(114) 상으로부터 밀봉층(120)을 제거한 후에, 웨이퍼(100)의 표면에 걸쳐, 일부 전도성 패드(112)는 밀봉층(120)으로 완전히 채워진 리세스(116)를 가질 수 있고, 다른 전도성 패드(112)는 밀봉층(120)으로 부분적으로 채워진 리세스(116)를 가질 수 있다.
도 5에 도시된 바와 같이, 2개의 반도체 웨이퍼(100)가 이어서 하이브리드 접합 공정을 사용하여 한쪽 반도체 웨이퍼의 상부면을 다른쪽 반도체 웨이퍼의 상부면에 결합시킴으로써 서로 접합된다. 웨이퍼는 도 1 내지 도 4에 대해 본 명세서에 기술된 절차를 사용하여 처리된 제1 반도체 웨이퍼(100a) 및 제2 반도체 웨이퍼(100b)를 포함한다. 제2 반도체 웨이퍼(100b)의 상부면은 제1 반도체 웨이퍼(100a)의 상부면에 결합된다. 예를 들어, 도 4에 도시된 도면으로부터 볼 때, 제2 반도체 웨이퍼(100b)는 거꾸로 되어 있다(즉, 약 180도 회전되어 있다).
웨이퍼(100a)와 웨이퍼(100b)가 서로 결합되기 전에, 일부 실시예에서, 제1 반도체 웨이퍼(100a)의 절연 물질(114a) 및 제2 반도체 웨이퍼(100b)의 절연 물질(114b) 상으로부터 밀봉층(120)을 제거한 후에, 제1 반도체 웨이퍼(100a) 및 제2 반도체 웨이퍼(100b)의 상부면이 활성화될 수 있다. 제1 반도체 웨이퍼(100a) 및 제2 반도체 웨이퍼(100b)의 상부면을 활성화시키는 것은, 예로서, 건식 처리, 습식 처리, 플라즈마 처리, 불활성 가스에의 노출, H2에의 노출, N2에의 노출, O2에의 노출, 또는 그 조합을 포함할 수 있다. 습식 처리가 사용되는 실시예에서, 예를 들어, RCA 세정이 사용될 수 있다. 다른 대안으로서, 활성화 공정은 다른 유형의 처리를 포함할 수 있다. 활성화 공정은 제1 반도체 웨이퍼(100a) 및 제2 반도체 웨이퍼(100b)의 하이브리드 접합에 도움을 주며, 유리하게도 후속하는 하이브리드 접합 공정에서 보다 낮은 압력 및 온도를 사용할 수 있게 해준다. 활성화 공정 후에, 웨이퍼(100a, 100b)는 이어서 화학적 헹굼을 사용하여 세정될 수 있다. 실시예에 따른 활성화 공정 이후에 웨이퍼(100a, 100b)의 표면 거칠기의 변화가 거의 없거나 전혀 없다[예컨대, 예로서, 약 5 옹스트롬 미만의 RMS를 가짐].
제1 반도체 웨이퍼(100a)에 제2 반도체 웨이퍼(100b)를 접합시키는 것은, 도 5에 도시된 바와 같이, 제2 반도체 웨이퍼(100b) 상의 전도성 패드(112b) - 밀봉층(120b)이 그 위에 형성되어 있음 - 를 제1 반도체 웨이퍼(100a) 상의 전도성 패드(112a) - 밀봉층(120a)이 그 위에 형성되어 있음 - 와 정렬시킴으로써 달성된다. 웨이퍼(100a)와 웨이퍼(100b)의 정렬은, 예로서, 광학 감지를 사용하여 달성될 수 있다. 도시된 바와 같이, 전도성 패드(112a, 112b)의 상부면에서 밀봉층(120a)과 밀봉층(120b) 사이에 개구부(122)가 형성될 수 있다. 제2 반도체 웨이퍼(100b)의 절연 물질(114b)의 상부면도 역시 제1 반도체 웨이퍼(100a)의 절연 물질(114a)의 상부면과 정렬되어 있다.
다음에 도 6을 참조하면, 낮은 압력 및 온도에서 융해 접합 공정을 사용하여 절연 물질(114a)과 절연 물질(114b)이 접합된다. 일부 실시예에서, 약 200 kPa 이하의 압력(124)이 제1 반도체 웨이퍼(100a) 및 제2 반도체 웨이퍼(100b)에 가해져, 절연 물질(114a)의 상부면과 절연 물질(114b)의 상부면 사이에 접합부(132)를 형성한다. 예를 들어, 절연 물질(114a)과 절연 물질(114b) 사이에 접합부(132)를 형성할 때 반도체 웨이퍼(100a, 100b)가 또한 약 200~400 ℃ 이하의 낮은 온도에서 가열될 수 있다. 다른 대안으로서, 절연 물질(114a)과 절연 물질(114b)의 융해 접합을 위해 다른 압력(124) 및 온도가 사용될 수 있다. 압력(124)은 웨이퍼(100a)의 절연 물질(114a)과 웨이퍼(100b)의 절연 물질(114a)의 계면에 비금속 대 비금속 접합부(132)를 형성한다.
절연 물질(114a)과 절연 물질(114b)이 접합된 후에, 전도성 패드(112a, 112b) 및 밀봉층(120a, 120b)의 물질의 공융점 이상인 온도에서 웨이퍼(100a, 100b)에 열(126)을 가함으로써, 웨이퍼(100a, 100b)의 전도성 패드(112a, 112b)가 밀봉층(120a, 120b)을 사용하여 금속 대 금속 접합부와 접합된다. 열(126)은 열 어닐링(thermal anneal) 공정 또는 기타 가열 기법을 사용하여 가해질 수 있다. 일부 실시예에서, 열(126) 공정은 제1 반도체 웨이퍼(100a) 및 제2 반도체 웨이퍼(100b)를, 예를 들어, 약 150~650 ℃의 온도로 가열하는 것을 포함하지만, 다른 대안으로서, 다른 온도가 사용될 수 있다. 전도성 패드(112a, 112b)가 Cu를 포함하고, 밀봉층(120a, 120b)이 Ge를 포함하는 실시예에서, 한 일례로서, 가해진 열(126)은 약 630 ℃의 온도를 포함한다. CuGe의 공융점은 약 0.41 몰 Ge/(Cu+Ge)의 조성에서 약 627 ℃이고, 따라서 웨이퍼(100a, 100b)를 이 온도로 가열하는 것은 전도성 패드(112a, 112b)로부터의 Cu가 밀봉층(120a, 120b)의 Ge와 반응하여, 예를 들어, 액체 형태의 CuGe를 형성하게 한다. 열(126)이 제거되고 웨이퍼(100a, 100b)가 냉각될 때, CuGe는 경화되고 고체로 되어, 공융 금속을 포함하는(예컨대, CuGe를 포함하는) 도 6에 도시된 밀봉층(120')을 형성한다. 가해진 열(126)은, 다른 대안으로서, 다른 온도 및 온도 범위를 포함할 수 있다.
밀봉층(120a, 120b)이 공융점에서 전도성 패드(112a, 112b)의 물질과 반응할 때, 얻어지는 형성된 액체 밀봉층(120')은 밀봉층(120a)과 밀봉층(120b) 사이의 개구부(122) 또는 간극을 폐쇄한다. 밀봉층(120a, 120b)과 전도성 패드(112a, 112b)로부터의 물질은 온도가 저하될 때 단일 밀봉층(120')을 형성하고, 이 단일 밀봉층(120')은 밀봉층(120a, 120b)과 전도성 패드(112a, 112b)의 상단 부분 둘 다의 물질로 이루어져 있다. 밀봉층(120')은, 예를 들어, 제1 반도체 웨이퍼(100a)의 전도성 패드(112a)와 제2 반도체 웨이퍼(100b)의 전도성 패드(112b) 사이의 접합부 영역을 포함한다. 밀봉층(120')은 기계적 강도를 향상시키고, 이전에 전도성 패드(112a, 112b)의 상부면 상의 밀봉층(120a, 120b) 사이에 배치되었던 개구부(122)를 폐쇄한다. 얻어진 밀봉층(120')은 전도성 패드(112a, 112b)에 대한 금속 대 금속 접합부를 형성하는 공융 금속을 포함한다. 도시된 실시예에서, 밀봉층(120')은 CuGe 또는 CuSn을 포함한다. 전도성 패드(112a, 112b)로부터의 Cu는 밀봉층(120a, 120b)의 Ge 또는 Sn과 결합되어 열(126)이 가해지는 동안 CuGe 또는 CuSn을 형성한다.
얻어진 3DIC 구조물(130)은 적층되고 접합된 제1 및 제2 반도체 웨이퍼(100a, 100b)를 포함한다. 제1 및 제2 반도체 웨이퍼(100a, 100b)는 이어서 평면도에 격자 형상으로 배열되어 있는 절단선(128)을 따라 절단되고, 웨이퍼(100a, 100b) 상의 패키징된 3DIC 반도체 디바이스가 서로 분리된다(도시 생략).
서로 접합된 2개의 웨이퍼(100a, 100b)의 전도성 패드(112a, 112b) 사이의 접합부로서 기능하는 밀봉층(120')은 또한 전도성 패드(112a)와 전도성 패드(112b) 사이의 개구부(122)(도 5 참조) 또는 간극을 폐쇄함으로써 접촉 저항을 감소시킨다. 밀봉층(120')은 또한 전도성 패드(112a, 112b)의 상부면의 산화를 방지하여, 일부 실시예에서, 유리하게도, CuOx의 형성을 방지한다.
도 7 내지 도 10은 다양한 스테이지에서 다른 실시예에 따른 반도체 웨이퍼(100a, 100b)를 하이브리드 접합시키는 방법을 나타낸 단면도이다. 이 실시예는 도 2 내지 도 6에 도시된 실시예와 유사하지만, 전도성 패드(112a, 112b)의 물질이 밀봉층(120')의 공융 금속의 성분으로서 사용되지 않는다. 오히려, 밀봉층(120)이 다음과 같은 2개의 층: 제1 반도체 웨이퍼(100a) 및 제2 반도체 웨이퍼(100b)[도 7에서 반도체 웨이퍼(100)로 도시되어 있음]의 상부면 상에 형성되는 Al 등의 물질을 포함하는 제1 층(134), 및 제1 층(134) 상에 배치되는 Ge 등의 물질을 포함하는 제2 층(136)을 포함하는 제1 반도체 웨이퍼(100a) 및 제2 반도체 웨이퍼(100b)의 상부면 상에 형성된다. 이 실시예에서, 제1 층(134) 및 제2 층(136)은 공융점으로 가열될 시에 결합되어, 공융 금속(예컨대, AlGe)을 포함하는 밀봉층(120')을 형성한다. 제1 층(134) 및 제2 층(136)은 유사한 방법을 사용하여 형성될 수 있고, 예를 들어, 이전의 실시예의 밀봉층(120)에 대해 기술된 유사한 치수를 포함한다.
이 실시예에서, 제1 층(134) 및 제2 층(136)은, 다른 대안으로서, 공융점에서, 공융 온도 및 공융 화학 조성에서 결합될 때, 공융 금속을 형성하는 다른 물질을 포함할 수 있다. 일부 실시예에서, 예를 들어, 제1 층(134)은 공융 금속의 제1 성분을 포함하고, 제2 층(136)은 공융 금속의 제2 성분을 포함한다.
도 8에 도시된 바와 같이 그리고 도 4에 대해 기술된 바와 같이, 절연 물질(114)의 상부면 상으로부터 밀봉층(120)이 제거된다. 절연 물질(114)의 상부면 상으로부터 밀봉층(120)을 제거할 때, 리세스(116) 내의 밀봉층(120)의 작은 부분이 또한 제거될 수 있다. 밀봉층(120)의 일부분이 전도성 패드(112a, 112b)의 상부면 상의 리세스(116)에 남아 있다. 일부 실시예에서, 도 8에 도시된 바와 같이, 밀봉층(120)은 리세스(116)를 완전히 채운다.
도 9에 도시된 바와 같이, 2개의 반도체 웨이퍼(100)가 이어서 앞서 본 명세서에 기술된 하이브리드 접합 공정을 사용하여 한쪽 반도체 웨이퍼의 상부면을 다른쪽 반도체 웨이퍼의 상부면에 결합시킴으로써 서로 접합된다. 웨이퍼는 도 1, 도 2, 도 7 및 도 8에 대해 본 명세서에 기술된 절차를 사용하여 처리된 제1 반도체 웨이퍼(100a) 및 제2 반도체 웨이퍼(100b)를 포함한다. 제2 반도체 웨이퍼(100b)의 상부면은 제1 반도체 웨이퍼(100a)의 상부면에 결합된다. 일부 실시예에서, 앞서 본 명세서에 기술된 바와 같이, 웨이퍼(100a, 100b)가 서로 결합되기 전에, 제1 반도체 웨이퍼(100a) 및 제2 반도체 웨이퍼(100b)의 상부면이 활성화될 수 있다.
제2 반도체 웨이퍼(100b)는 제1 반도체 웨이퍼(100a)와 정렬되어 있다. 전도성 패드(112a, 112b)의 상부면에서 밀봉층(120a)과 밀봉층(120b) 사이에 개구부(122)가 형성될 수 있다. 도 10에 도시된 바와 같이, 압력(124)을 가하여 절연 물질(114a)의 상부면과 절연 물질(114b)의 상부면 사이에 접합부(132)를 형성함으로써 융해 접합 공정을 사용하여 웨이퍼(100a, 100b)의 절연 물질(114a, 114b)이 접합된다. 열(126)이 제1 반도체 웨이퍼(100a) 및 제2 반도체 웨이퍼(100b)에 가해지고, 이로 인해 밀봉층(120)의 제1 층(134) 및 제2 층(136)이 반응하여 용해되고, 공융 금속을 포함하는 단일 밀봉층(120')을 형성하여 전도성 패드(112a, 112b)의 상부면 상의 밀봉층(120a, 120b) 사이의 개구부(122)를 폐쇄한다. 제1 층(134)이 Al을 포함하고 제2 층(136)이 Ge를 포함하는 실시예에서, 가해진 열(126)은, 다른 일례로서, AlGe를 포함하는 밀봉층(120')을 형성하기 위해 약 430 ℃의 온도를 포함한다. AlGe의 공융점은, 예를 들어, 약 0.28 몰 Ge/(Al+Ge)의 조성에서 약 427 ℃이다.
밀봉층(120')은 제1 반도체 웨이퍼(100a)의 전도성 패드(112a)와 제2 반도체 웨이퍼(100b)의 전도성 패드(112b) 사이에 금속 대 금속 접합부를 제공하여 3DIC 구조물(130)을 형성한다. 적층되고 접합된 제1 및 제2 반도체 웨이퍼(100a, 100b)는 이어서 절단선(128)을 따라 절단되고, 웨이퍼(100a, 100b) 상의 패키징된 3DIC 다이가 서로 분리된다.
도 11은 일 실시예에 따른, 시간에 따른 하이브리드 접합 공정의 온도 T1, T2, 및 T3를 나타낸 그래프(140)이다. 하이브리드 접합 공정 동안 온도 T1, T2, 및 T3와 압력(124)이 가해진 결과로서 접합 강도(142)가 증가한다. 시각 t0에서, 웨이퍼(100a, 100b)의 정렬이 통상적으로 25 ℃인 실온을 포함하는 온도 T1에서 수행된다. T1은 또한 다른 값도 포함할 수 있다. 온도 T1에서의 초기 계면 반응의 결과, 예를 들어, 웨이퍼(100a)의 절연 물질(114a)과 웨이퍼(100b)의 절연 물질(114b) 사이에 수소 결합이 형성된다.
시각 t1에서, 온도가 상승되어 시각 t2에서 온도 T2에 도달한다. 온도 T2는 절연 물질(114a)과 절연 물질(114b) 사이에 접합부를 형성하기 위해 압력(124)을 가할 때 가해지는 온도를 포함한다. 온도 T2는 앞서 본 명세서에 기술된 바와 같이, 일부 실시예에서, 예를 들어, 약 200~400 ℃의 온도를 포함한다. 가해지는 압력(124) 및 온도 T2는 절연 물질(114a)과 절연 물질(114b) 사이에 공유 결합을 형성하는 계면 반응을 야기한다. 온도 T1에서 형성되는 수소 결합은, 예를 들어, 공유 결합으로 변환된다. 가해진 압력(124) 및 온도 T2는 또한 전도성 패드(112a, 112b)를 포함하는 금속층과 밀봉층(120a, 120b) 사이의 접촉을 증가시킨다. 일부 실시예에서, 압력(124)를 가하는 동안 열이 가해지지 않으며, 그래프(140)에서 144의 파선으로 나타낸 바와 같이, 온도가 T1으로 유지된다.
시각 t3에서, 온도가 상승되어 시각 t4에서 온도 T3에 도달한다. 앞서 본 명세서에 기술된 바와 같이, 온도 T3는 열(126)을 가할 때 가해지는 온도를 포함한다. 열(126) 공정은 제1 반도체 웨이퍼(100a) 및 제2 반도체 웨이퍼(100b)를, 예를 들어, 약 150~650 ℃의 온도 T3로 가열하는 것을 포함할 수 있다. 온도 T3에서 열(126)을 가하는 것은, 용융 후에, 전도성 패드(112a, 112b) 사이의 개구부(122)를 밀봉시키는 밀봉 물질(120a, 120b)에 의해 형성되는 공융 접합부를 포함하는 계면 반응을 야기한다. 온도 T3는, 예를 들어, 밀봉 물질(120a, 120b)의 공융 반응 온도를 포함한다. 열(126)이 온도 T3에서 시각 t5까지 소정의 기간 동안 가해지고, 시각 t6에서 온도가 실온 T1으로 되돌아갈 수 있을 때 웨이퍼(100a, 100b)의 하이브리드 접합 공정이 완료된다.
도 12는 일 실시예에 따른, 본 명세서에 기술된 하이브리드 접합 공정을 사용하여 3DIC 구조물(150)을 형성하는 방법의 플로우차트(150)이다. 단계(152)에서, 절연 물질(114a)과 절연 물질(114b) 내에 배치된 전도성 패드(112a, 112b)를 상부면에 각각 갖는 제1 반도체 웨이퍼(100a) 및 제2 반도체 웨이퍼(100b)가 제공된다. 단계(154)에서, 밀봉층(120a, 120b)이 제1 및 제2 반도체 웨이퍼(100a, 100b)의 상부면 상에 형성된다. 단계(156)에서, 밀봉층(120a, 120b)은 제1 및 제2 반도체 웨이퍼(100a, 100b)의 절연 물질(114a, 114b) 상으로부터 제거되고, 전도성 패드(112a, 112b) 상에 배치된 밀봉층(120a, 120b)의 일부분을 남긴다. 단계(158)에서, 제2 반도체 웨이퍼(100b)의 상부면이 제1 반도체 웨이퍼(100a)의 상부면에 결합된다. 단계(160)에서, 열(126) 및 압력(124)이 제1 및 제2 반도체 웨이퍼(100a, 100b)에 가해지고, 제1 반도체 웨이퍼(100a)의 전도성 패드(112a)와 제2 반도체 웨이퍼(100b)의 전도성 패드(112b) 사이에 밀봉층(120')을 포함하는 접합부를 형성하고 제1 반도체 웨이퍼(100a)의 절연 물질(114a)과 제2 반도체 웨이퍼(100b)의 절연 물질(114b) 사이에 접합부(132)를 형성한다.
3개 이상의 반도체 웨이퍼(100, 100a, 100b)가 수직으로 적층되고 본 명세서에 기술된 방법을 사용하여 하이브리드 접합될 수 있다. 가공물(102)의 TSV(105)의 노출된 단부(도 1 참조)가, 예를 들어, 전도성 패드(112)의 리세스에 형성된 공융 금속을 포함하는 밀봉층(120')을 사용하여 다른쪽 반도체 웨이퍼(100, 100a, 100b) 상의 전도성 패드(112)에 결합될 수 있다. 다른 대안으로서, 전도성 패드(112)를 포함하는 부가의 연결층 - 다른 일례로서, 다른 웨이퍼(100, 100a, 100b)에 하이브리드 접합시키는 데 사용될 수 있음 - 이 TSV(105)의 노출된 단부 상에 형성될 수 있다.
도 1에 도시된 웨이퍼(100)의 전도성 패드(112)에 대한 제조 공정 흐름에 CMP 공정이 포함되어 있지 않은 경우, 본 명세서에 기술된 밀봉층(120, 120')이 형성될 공간이 있도록 리세스(116)를 형성하기 위해 CMP 공정이 공정 흐름에 추가될 수 있다. CMP 공정이 공정 흐름에 포함되어 있지만 형성된 리세스(116)가 밀봉층(120')의 충분한 접합부를 형성하기에 충분히 크지 않은 경우, 기존의 CMP 공정이 연장될 수 있거나, CMP 공정의 화학 물질이 원하는 깊이의 리세스(116)를 형성하도록 변경될 수 있다.
제2 반도체 웨이퍼(100b) 상의 하나 이상의 반도체 디바이스가 본 명세서에 기술된 하이브리드 접합 공정을 사용하여 제1 반도체 웨이퍼(100a) 상의 각각의 반도체 디바이스에 하이브리드 접합된다. 반도체 웨이퍼(100, 100a, 100b) 상의 반도체 디바이스는, 예로서, 반도체 다이, 전기 회로, 포토 다이오드, MEMS(micro-electrical-mechanical system) 디바이스, 바이오-감지 디바이스, CMOS(complementary metal oxide) 디바이스, 디지털 이미지 센서, ASIC(application specific integrated circuit) 디바이스, 또는 그 조합 등의 디바이스 유형을 포함할 수 있다. 한쪽 반도체 웨이퍼(100a)는 복수의 다이를 포함할 수 있고 - 각각의 다이는 프로세서를 포함함 -, 다른쪽 반도체 웨이퍼(100b)는 상대편 반도체 웨이퍼(100a) 상의 각각의 프로세서에 결합되어 그와 함께 패키징되어 있는 하나 이상의 메모리 디바이스를 포함할 수 있다. 다른 실시예에서, 한쪽 반도체 웨이퍼(100b)는 그 위에 형성된 복수의 포토 다이오드를 포함하는 디지털 이미지 센서를 포함할 수 있고, 다른쪽 반도체 웨이퍼(100a)는, 다른 일례로서, 디지털 이미지 센서에 대한 지원 회로를 가지는 다이를 포함할 수 있다. 지원 회로는, 예를 들어, ASIC 디바이스를 포함할 수 있다. 다른 실시예에서, 한쪽 웨이퍼(100b)는 다른쪽 웨이퍼(100a)에서의 감광성을 향상시키도록 구성되어 있을 수 있다. 본 명세서의 실시예에 따르면, 응용에 따라 본 명세서에 기술된 새로운 하이브리드 접합 방법을 사용하여, 반도체 웨이퍼(100, 100a, 100b) 및 반도체 디바이스의 유형의 다른 조합이 3DIC 구조물에 서로 패키징될 수 있다.
본 개시 내용의 실시예는 3DIC 구조물(130)을 형성하기 위해 반도체 웨이퍼를 하이브리드 접합하는 방법을 포함하고, 또한 본 명세서에 기술된 하이브리드 접합 방법을 사용하여 패키징된 3DIC 구조물(130)도 포함한다. 일부 실시예에서, 제1 반도체 웨이퍼 및 제2 반도체 웨이퍼의 복수의 전도성 패드는 Cu를 포함하고, 제1 반도체 웨이퍼 및 제2 반도체 웨이퍼의 절연 물질은 SiO2를 포함하며, 본 명세서에 기술된 하이브리드 접합 방법은 Cu/SiO2 웨이퍼 레벨 하이브리드 접합 공정을 포함한다.
본 개시 내용의 실시예의 이점은 전도성 패드(112a, 112b)의 접합부의 접촉 저항을 저하시키는 새로운 하이브리드 접합 방법을 제공하는 것을 포함한다. 밀봉층(120')은 전도성 패드(112a)와 전도성 패드(112b) 사이에 접합부를 제공하고, 전도성 패드(112a)와 전도성 패드(112b) 사이의 개구부(122)를 폐쇄하며, CuOx의 형성을 방지한다. 밀봉층(120')은 또한 3DIC 구조물(130)의 기계적 강도를 향상시킨다. CMP 공정 동안 전도성 패드(112a, 112b)의 상부면의 디싱 및 부식이 새로운 하이브리드 접합 방법 및 3DIC 구조물(130)에서는 문제가 되지 않는데, 그 이유는 밀봉층(120')이 디싱 보상층으로서 기능하기 때문이다. 하이브리드 접합 공정에서 웨이퍼(100a, 100b)의 높은 정렬 정확도가 달성된다. 절연 물질(114a)과 절연 물질(114b)을 접합시키는 데 사용되는 열압착 접합에 보다 적은 힘이 사용될 수 있어, 웨이퍼(100a, 100b) 상의 반도체 디바이스에 대한 응력 및 그의 변형의 유발을 방지한다.
Ge의 상부층[예컨대, Ge를 포함하는 밀봉층(120) 또는 Ge를 포함하는 밀봉층(120)의 제2 층(136)]이 포함되어 있는 실시예에서, 밀봉층(120)은 또한 보호층으로서도 기능한다. Ge가 산화될 때, GeOx가 형성되고, 이는 습식 공정(예컨대, 물 또는 화학 물질을 사용함) 또는 건식 공정(예컨대, 플라즈마)에 의해 쉽게 제거된다. 게다가, Ge의 상부층의 존재가 CuOx의 형성을 방지한다.
본 명세서에 기술된 하이브리드 접합 방법은 유리하게도 CMOS(complementary metal oxide semiconductor) 공정 및 물질과 상용성이 있다. 새로운 3DIC 구조물(130) 및 하이브리드 접합 방법은 반도체 디바이스 패키징 공정 흐름에서 쉽게 구현가능하다.
본 개시 내용의 실시예 및 그의 장점이 상세히 기술되어 있지만, 첨부된 특허청구범위에 의해 한정되는 본 개시 내용의 사상 및 범위를 벗어나지 않고 다양한 변경, 치환 및 수정이 행해질 수 있다는 것을 잘 알 것이다. 예를 들어, 당업자라면 본 명세서에 기술된 특징, 기능, 공정 및 물질 중 다수가 본 개시 내용의 범위 내에 있으면서 변화될 수 있다는 것을 잘 알 것이다. 게다가, 본 출원의 범위가 본 명세서에 기술된 공정, 기계, 제조, 물질의 조성, 수단, 방법 및 단계의 특정의 실시예로 제한되는 것으로 보아서는 안된다. 당업자라면 본 발명의 개시 내용으로부터 잘 알 것인 바와 같이, 본 명세서에 기술된 대응하는 실시예와 실질적으로 동일한 기능을 수행하거나 실질적으로 동일한 결과를 달성하는 현재 존재하거나 나중에 개발될 공정, 기계, 제조, 물질의 조성, 수단, 방법 또는 단계가 본 개시 내용에 따라 이용될 수 있다. 그에 따라, 첨부된 특허청구범위는 이러한 공정, 기계, 제조, 물질의 조성, 수단, 방법 또는 단계를 그의 범위 내에 포함하는 것으로 보아야 한다.

Claims (10)

  1. 3차원 집적 회로(3DIC) 구조물로서,
    제1 절연 물질 내에 배치된 복수의 제1 전도성 패드 - 상기 복수의 제1 전도성 패드 각각은 상부면 상에 제1 리세스를 가짐 - 를 상부면 상에 갖는 제1 반도체 디바이스;
    상기 제1 반도체 디바이스에 결합되어 있는, 제2 절연 물질 내에 배치된 복수의 제2 전도성 패드 - 상기 복수의 제2 전도성 패드 각각은 상부면 상에 제2 리세스를 가짐 - 를 상부면 상에 갖는 제2 반도체 디바이스; 및
    상기 제1 리세스 및 상기 제2 리세스에서 상기 복수의 제1 전도성 패드 각각과 상기 복수의 제2 전도성 패드 중 하나 사이에서 배치된 밀봉층으로서, 상기 복수의 제1 전도성 패드 각각을 상기 복수의 제2 전도성 패드 중 하나에 접합시키는 상기 밀봉층
    를 포함하고,
    상기 제1 절연 물질은 상기 제2 절연 물질에 접합되는 것인 3DIC 구조물.
  2. 반도체 웨이퍼의 하이브리드 접합 방법으로서,
    절연 물질 내에 배치된 복수의 전도성 패드를 상부면 상에 각각 갖는 제1 반도체 웨이퍼 및 제2 반도체 웨이퍼를 제공하는 단계;
    상기 제1 반도체 웨이퍼 및 상기 제2 반도체 웨이퍼의 상부면 상에 밀봉층을 형성하는 단계;
    상기 제1 반도체 웨이퍼 및 상기 제2 반도체 웨이퍼의 상기 복수의 전도성 패드 상에 배치된 밀봉층의 일부분을 남겨 두고 상기 제1 반도체 웨이퍼 및 상기 제2 반도체 웨이퍼의 상기 절연 물질 상으로부터 상기 밀봉층을 제거하는 단계;
    상기 제2 반도체 웨이퍼의 상부면을 상기 제1 반도체 웨이퍼의 상부면에 결합시키는 단계; 및
    상기 제1 반도체 웨이퍼 및 상기 제2 반도체 웨이퍼에 열 및 압력을 가하는 단계로서, 상기 압력을 가하는 것은 상기 제1 반도체 웨이퍼의 절연 물질과 상기 제2 반도체 웨이퍼의 절연 물질 사이에 접합부를 형성하고, 상기 열을 가하는 것은 상기 제1 반도체 웨이퍼의 복수의 전도성 패드와 상기 제2 반도체 웨이퍼의 복수의 전도성 패드 사이에 상기 밀봉층을 포함한 접합부를 형성하는 것인, 상기 열 및 압력을 가하는 단계
    를 포함하는 반도체 웨이퍼의 하이브리드 접합 방법.
  3. 제2항에 있어서,
    상기 밀봉층을 형성하는 단계는 공융 금속의 제1 성분을 형성하는 단계를 포함하고, 상기 제1 반도체 웨이퍼 및 상기 제2 반도체 웨이퍼의 복수의 전도성 패드는 상기 공융 금속의 제2 성분을 포함하며, 상기 열을 가하는 단계는 상기 공융 금속의 공융점의 온도에서 상기 열을 가하여 상기 공융 금속의 상기 제1 성분 및 상기 제2 성분이 반응하여 액체를 형성하게 하는 단계를 포함하고, 상기 제1 반도체 웨이퍼의 복수의 전도성 패드와 상기 제2 반도체 웨이퍼의 복수의 전도성 패드 사이의 상기 밀봉층을 포함하는 상기 형성된 접합부는 상기 공융 금속을 포함하는 것인 반도체 웨이퍼의 하이브리드 접합 방법.
  4. 제2항에 있어서,
    상기 제1 반도체 웨이퍼 및 상기 제2 반도체 웨이퍼의 상부면 상에 밀봉층을 형성하는 단계는 상기 제1 반도체 웨이퍼 및 상기 제2 반도체 웨이퍼의 상부면 상에 공융 금속의 제1 성분을 포함하는 제1 층을 형성하는 단계, 및 상기 제1 층 상에 상기 공융 금속의 제2 성분을 포함하는 제2 층을 형성하는 단계를 포함하고, 상기 열을 가하는 단계는 상기 공융 금속의 공융점의 온도로 상기 열을 가하여 상기 공융 금속의 상기 제1 성분 및 상기 제2 성분이 반응하여 액체를 형성하게 하는 단계를 포함하고, 상기 제1 반도체 웨이퍼의 복수의 전도성 패드와 상기 제2 반도체 웨이퍼의 복수의 전도성 패드 사이의 상기 밀봉층을 포함하는 상기 형성된 접합부는 상기 공융 금속을 포함하는 것인 반도체 웨이퍼의 하이브리드 접합 방법.
  5. 제2항에 있어서,
    상기 제1 반도체 웨이퍼 및 상기 제2 반도체 웨이퍼의 상기 절연 물질 상으로부터 상기 밀봉층을 제거하는 단계 후에 상기 제1 반도체 웨이퍼 및 상기 제2 반도체 웨이퍼의 상부면을 활성화시키는 단계를 더 포함하는 반도체 웨이퍼의 하이브리드 접합 방법.
  6. 반도체 웨이퍼의 하이브리드 접합 방법으로서,
    절연 물질 내에 배치된 복수의 전도성 패드를 상부에 각각 갖는 제1 반도체 웨이퍼 및 제2 반도체 웨이퍼를 제공하는 단계;
    상기 제1 반도체 웨이퍼 및 상기 제2 반도체 웨이퍼의 상부면에 CMP(chemical-mechanical polish) 공정 - 상기 CMP 공정은 상기 복수의 전도성 패드의 상부면 상에 리세스를 형성함 - 을 수행하는 단계;
    상기 제1 반도체 웨이퍼 및 상기 제2 반도체 웨이퍼의 상부면을 세정하는 단계;
    상기 제1 반도체 웨이퍼 및 상기 제2 반도체 웨이퍼의 상부면 상에 밀봉층을 형성하는 단계;
    상기 제1 반도체 웨이퍼 및 상기 제2 반도체 웨이퍼의 상기 복수의 전도성 패드의 상부면 상의 상기 리세스에 상기 밀봉층을 남겨 두고 상기 제1 반도체 웨이퍼 및 상기 제2 반도체 웨이퍼의 상기 절연 물질 상으로부터 상기 밀봉층을 제거하는 단계;
    상기 제2 반도체 웨이퍼의 상부면을 상기 제1 반도체 웨이퍼의 상부면에 결합시키는 단계;
    상기 제1 반도체 웨이퍼의 절연 물질과 상기 제2 반도체 웨이퍼의 절연 물질 사이에 접합부를 형성하기 위해 상기 제1 반도체 웨이퍼 및 상기 제2 반도체 웨이퍼에 압력을 가하는 단계; 및
    상기 제1 반도체 웨이퍼의 복수의 전도성 패드와 상기 제2 반도체 웨이퍼의 복수의 전도성 패드 사이에 상기 밀봉층을 포함하는 접합부를 형성하기 위해 상기 제1 반도체 웨이퍼 및 상기 제2 반도체 웨이퍼를 가열하는 단계
    를 포함하는 방법.
  7. 제6항에 있어서,
    상기 복수의 전도성 패드의 상부면 내의 상기 리세스에 남아 있는 상기 밀봉층은 상기 제1 반도체 웨이퍼의 복수의 전도성 패드와 상기 제2 반도체 웨이퍼의 복수의 전도성 패드 사이의 간극을 밀봉하는 것인 반도체 웨이퍼의 하이브리드 접합 방법.
  8. 제6항에 있어서,
    상기 제2 반도체 웨이퍼의 상부면을 상기 제1 반도체 웨이퍼의 상부면에 결합시키는 단계는 상기 제1 반도체 웨이퍼 및 상기 제2 반도체 웨이퍼의 복수의 전도성 패드의 상부면 상의 상기 리세스 내의 상기 밀봉층 사이에 개구부를 형성하고, 상기 제1 반도체 웨이퍼 및 상기 제2 반도체 웨이퍼를 가열하는 단계는 상기 밀봉층을 용해시키고 상기 밀봉층 사이의 상기 개구부를 폐쇄하게 하는 것인 반도체 웨이퍼의 하이브리드 접합 방법.
  9. 제6항에 있어서, 상기 복수의 전도성 패드의 상부면 내의 상기 리세스에 남아 있는 상기 밀봉층은 상기 제1 반도체 웨이퍼 및 상기 제2 반도체 웨이퍼의 복수의 전도성 패드의 산화를 방지하는 것인 반도체 웨이퍼의 하이브리드 접합 방법.
  10. 제6항에 있어서, 상기 제1 반도체 웨이퍼의 상부면 및 상기 제2 반도체 웨이퍼의 상부면을 세정하는 단계는 상기 제1 반도체 웨이퍼의 상부면 및 상기 제2 반도체 웨이퍼의 상부면 상의 산화 물질의 양을 감소시키는 단계를 포함하는 것인 반도체 웨이퍼의 하이브리드 접합 방법.
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