CN1034453C - 半导体器件 - Google Patents

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Abstract

一种横向DMOSTRESURF型半导体器件，包括：第1导电型的半导体本体和毗连表面的第2导电型表面区。多个第1导电型的击穿电压增高区设在背栅区与漏区间。按照本发明，至少背栅区的形成区和最靠近背栅区的第1击穿电压增高区的一个区，设有至少一伸向另一区的部分，该部分处，这个区与另一个区间的距离要小于这个区相邻部分处的距离。通过这个凸出部能发生背栅区与第1击穿电压增高区之间的电荷交换，使半导体器件能更快地开关。

Description

半导体器件
本发明涉及有横向DMOST(LDMOST)的里瑟夫(RESURF)型半导体器件，该器件包括基本上为第一导电类型的半导体本体和毗连表面的一表面区，表面区具有与第一导电类型相反的第二导电类型，并与远离表面一侧的半导体本体形成pn结；该LDMOST包括一背栅区，以第一导电型的表面区形式设置在表面区域，源区以第二导电型表面区形式设在背栅区内，而源区和背栅区侧面之间限定了沟道区，以及漏区，则以第二导电型的表面区形式距背栅区一段距离；另一方面，在背栅和漏区之间所毗连的表面，设置许多第一导电型的击穿电压增高区。
从＂A Versatile700-1200-V IC Process for Analog andSwitching Applications＂(IEEE Trans.on Electron Devices，Vol.38，no.7，July1991，pp.1582-1589)一文，可以了解篇首陈述的那种器件的情况，该器件尤其适合于高压开关元件。在公知的器件中，n-沟道LDMOST位于表面区域内。该表面区域是由P-型半导体衬底构成的半导体本体上，n-型外延层形成的，其表面区域为从表面延伸到衬底的P-型隔离区所横向界定。而P-型背栅与n-型源及漏区都设在表面区。栅氧化层位于背栅之上的表面上。在源区、背栅区及栅氧化层之上，制作电导体，以形成源/背栅连线与栅电极。源和背栅区是短路的。此外，为漏区设置一电导体作为漏极的连线，所谓里瑟夫原理，是用作描绘适合于高压用的半导体器件，也就是，按每单位面积的原子数计，表面区的净掺杂是如此之低，以致当把一个电压加到第一pn结上时，击穿发生之前，该表面区至少局部在整个厚度范围出现载流子耗尽。里瑟夫净掺杂目标值约为1×1012原子/cm2。在所熟悉的半导体器件中，多个击穿电压增高区都制作在背栅与漏区之间。该击穿电压增高区保证了表面区不仅来自衬底与外延层之间的第1pn结加电压的耗尽，而且在高电压加到漏极连线的情况下，也来自击穿电压增高区与外延层之间的pn结。该外延层是这样从几个侧面被耗尽的，甚至当表面区的掺杂浓度高于约1×1012原子/cm2，例如大约1.5×1012原子/cm2，也能满足里瑟夫条件；在衬底与背栅间发生雪崩击穿之前，该外延层就被完全耗尽载流子。此时，表面区内该击穿电压增高区展宽了电场，使得不可能出现局部高电场。
沟道区位于栅氧化层底下的表面。来自沟道区的载流子必须在击穿电压增高区以下穿过所谓漂移区才到达漏区。靠近背栅区配置的一个击穿电压增高区会截断来自沟道区的载流子。这就是为什么在LDMOST中，背栅与漏之间毗连表面的区域和背栅区仍无击穿电压增高区。当一个n-沟道LDMOST其漏区的电压升高关断LDMOST后，击穿电压增高区会随着漏区有关的电压，直到穿通背栅与表面区间的pn结充电，使该击穿电压增高区变负，并使该区至少部分耗尽。可是，在开通LDMOST后，漏电压下降时，该击穿电压增高区则不能通过截止的pn结放电，因而保持带负电一段时间，这个时间随LDMOST的高导通电阻(即漏源间的电阻)而定，因为背栅与漏区之间的表面区部分，而所谓的漂移区，维持着局部耗尽的缘故。这样的高导通电阻维持着来自背栅与表面区之间的pn结的空穴，直到例如通过漏电或穿通为止。
本发明的目的，在于提供一种LDMOST，该LDMOST接通时，绝不呈现或基本上决不会增加导通电阻。
根据本发明，为此目的，本器件的特征在于，至少形成一个背栅区和第1击穿电压增高区的区域，而第1击穿电压增高区紧靠背栅区，设置至少一个伸向另一个区的凸出部，在该凸出部的区域，这个区与另一个区之间的距离要小于毗邻这个区的部分。
所熟悉的半导体器件中，第1击穿电压增高区离背栅区有一比较大的距离，以致阻断不了来自沟道区的载流子。按照本发明，背栅区与第1击穿电压增高区间的距离在凸出部处，局部地减小了。由于距离较小，就更容易供给或消除电荷。例如，在这种情况下，n-沟道LDMOST被接通之后，漏电压下降，那末，就通过凸出部给第1击穿电压增高区提供空穴，使第1区的电位能很迅速地升高。因为背栅区与第1击穿电压增高区的距离在凸出部以外比凸出部大，载流子可以通过凸出部能够从沟道区移向漏区。其他的各个击穿电压增高区是这样的紧挨在一起，即可以很容易地将电荷从第1区传送到别的区，因此，这些区域的电位也能迅速自行调整。
第一个实施例，适用于击穿电压比速度更重要的应用范围，其特征在于，凸出部由一表面插入部与另一个区分开，在凸出部区域的各区之间的距离是如此之小，以致可以通过穿通来传输电荷。就其电位来说，第1区不固定连到背栅区，但是，该区能自身调整到自己所特有的电位，使电场能较好地展宽，不过，也要能借助穿通，与第1区容易交换电荷。最好，该凸出部区域处的距离小于5μm。所给出的这个距离，穿通发生的电压小于2V。
在第二个实施例中，能实现最佳速度，凸出部则与另一个区连接。因而，至少时常，第1击穿电压增高区不再是浮置电位，因为，第1区有与背栅区的电连接。接通LDMOST后，通过连到背栅区的连线，能把电荷迅速地供给第1击穿电压增高区。
公知的半导体器件，通常有比沟道区长度L大的伸长的沟道区宽度W。这里的W表明沟道的线度平行于表面，并且垂直于沟道中载流子的电流方向，而L表明沟道线度平行于表面，且平行于沟道中载流子电流的方向。在这种半导体器件中，凸出部最好位于沟道区狭端的近旁。由于凸出部位于沟道区狭端的近旁，所以沟道宽度实际上并不缩小。于是有另一种可能，把凸出部的宽度选得比较大，以便达到背栅与第1击穿电压增高区之间的电荷充分交换。因不适当的几何形状造成的沟道侧面的任何不利作用，举例说，由于背栅和表面区间pn结的弯曲，局部出现高电场，也能通过凸出部被叠加起来。于是，该凸出部会阻断来自沟道区狭端处的沟道载流子的传输。
当沟道有很大的宽/长比W/L时，击穿电压增高区也往往在沟道的宽度方向要有较大尺寸，而在沟道的长度方向尺寸较小。为改变区域内各处击穿电压增高区的电位，在沟道的宽度方向，必须通过第1区供给电荷。但该方向的第1区截面较小，而很长，因此，区内有较高的电阻。由于这个电阻，对载流子的供给会产生延迟。更可取的是，将凸出部配置在沟道区长侧面并且延伸一定宽度，该宽度要比LDMOST的沟道宽度小。这样，就可以较容易地把电荷传送到整个区域，在这点上，例如，将凸出部设在沟道宽度的中部。凸出部的宽度是这样选定的，要使其对沟道区来的载流子影响较小。最好，第1击穿电压增高区局部伸出的宽度总计要小于沟道宽度的10％。当第1击穿电压增高区局部伸出的宽度总计小于沟道宽度的10％时，该沟道仍有足够的宽度用于沟道来的载流子，实际上无阻碍地沿各击穿电压增高区通过漂移区到漏区。
更可取的是，局部有凸出部，凸出部至少基本上均匀地分布在沟道区宽度范围内。在一种细长的或环形的第1击穿电压增高区的情况下，因而凸出部要在沟道宽度的方向按一定的间隔，周期性地设置。于是，每一凸出部保证把载流子供给第1击穿电压增高区的基本相同尺寸的部分。以这样的方式，就能实现较迅速地把电荷供给整个击穿电压增高区。
经过来自第1击穿电压增高区的电荷传输，也能调整其他击穿电压增高区的电位。为此，各区至少局部有一个很小的间隔，在区间可以传输电荷，例如通过穿通。至少相邻的击穿电压增高区之一设有至少一个伸向另一个区的部分，在该部分的区域，这个区与另一个区间的距离要比这个区的毗连部分处小。于是，要穿通凸出部与另一个区之间的小距离就能出现电荷交换，或在凸出部与另一个区重叠的情况下，通过传导出现电荷交换。因此是，由这些凸出部决定其他各区的电位。而凸出部却提供了很大的设计自由度。这些区可以彼此以较大距离配置，因此，为实现所要求的电位剖面或一种所要求的电场分布，提供了更多的自由度。在另一个实施例中，相邻的击穿电压增高区彼此部分相重叠。通过掺杂原子的掺杂剖面彼此部分相重叠，能很容易地制作这样的实施例的器件。因而，相重叠的多少和掺杂的浓度就决定了区域间的电阻。这些电阻就用来调整各区的电位。作为改善其他击穿电压增高区之间电荷传输的措施，还可以采用位于，例如在漏区与围绕表面区的隔离区之间的别的击穿电压增高区。
最好，击穿电压增高区具有这样的高掺杂原子浓度，即当第1pn结间加电压时，至少局部表面区的整个厚度内的表面区载流子耗尽时，这些击穿电压增高区不会全都耗尽。而且凸出部为相当低的欧姆值，因此，第1区与背栅区之间和区与区之间都能达到良好的电连接，同时很好地规定了各区的电位。
实际上，当击穿电压增高区所掺杂原子浓度大于1.0×1012原子/cm2，例如，约2×1012原子/cm2时，有一个重要好处。用这种掺杂水平能制造出多种高压半导体器件，而且半导体器件的制造过程很简便。
当背栅和漏区之间的表面上有介质层，该介质层至少部分被导电场板覆盖着时，可以得到另一个好处。该介质层可以是不同厚度层。这种场板与栅或源连线作电连接。该场板和介质层可用于耗尽自表面起的表面区载流子，使掺杂较高的表面区，在该区出现击穿之前，仍然能达到表面区完全耗尽。即当漏电压猛升，LDMOST关断时，场板也构成了一个寄生MOST的栅电极。于是，背栅区和第1击穿电压增高区起漏和源区的作用。根据本发明，该寄生MOST可用作改善从第1击穿电压增高区移去载流子的促进手段。事实上，当寄生MOST在工作时，背栅与第1区之间有一导电的沟道。
尤其对低侧的用途，当漏区相对于半导体本体与源区处于高电压时，按照本发明，当将另外的第1导电型击穿电压增高区设置在背栅区底下的表面区与半导体本体的界面处，所掺原子的浓度又比半导体本体高时，还会进一步增强击穿电压增高区在表面处的运用效果。由于比半导体本体有较高掺杂水平，这个区保证了表面区比半导体本体与表面区之间的第1pn结会被耗尽的更强地被耗尽。从而，由于击穿电压增高区的表面处与背栅区底下击穿电压增高区的共同作用，使该表面区被强烈耗尽，因此，在导电沟道附近的漂移区中的电，场变弱，并且不会很快发生表面区击穿。此外，改变漏区，例如在n-沟道的LDMOST中的漏区的电压情况下，能更好地将空穴排到背栅区与半导体本体中去。
参考几个实施例和所附简图，作为实例，下面将更详细地说明本发明，其中：
图1是本发明的半导体器件平面图；
图2是图1半导体器体的IIA-IIA线(图2A)的剖面和IIB-II(B)线的剖面图；
图3是本发明的半导体器件另一个实施例的平面图；
图4是图3半导体器件在IV-IV线的剖面图；
图5是本发明的半导体器件又一个实施例的平面图；
图6是图5半导体器件在VI-VI线的剖面图；
图7是本发明的半导体器件的一个实施例的剖面图，其中击穿电压增高区间相重叠；
图8是本发明半导体器件的一个实施例的剖面图，其中，除一个LDMOST外，还有延伸了漏区的p-沟道MOS晶体管(EPMOST)；以及
图9是本发明半导体器件的实施例剖面图，其中，表面上有带场板的介质层，而且背栅区底有另外的击穿电压增高区。
各图纯是简图而未按比例画出。各图中相应的部件通常给出同样的标号。为简明起见，图1、3和5的平面图中略去了布线图形。
图1是平面图，而图2包括二个剖面图，分别是本发明图1半导体器件，按IIA-IIA与IIB-IIB线剖开的图2A与2B。
具有横向DMOST(LDMOST)的RESURF型半导体器件包括本质上为第1导电型的半导体本体1和与第1导电型相反的，毗连表面2的第2导电型的表面区2。远离表面2的表面区3的一侧与半导体本体1形成第1pn结。LDMOST包含制备在表面区3的以第1导电型表面区的形式出现的背栅区5，而在背栅区5内有以第2导电型的形式出现的源区6。此外，该LDMOST包含由源区6与背栅区5侧面限定的沟道区7，以及离背栅区5一段距离，以第2导电型表面区形式出现的漏区8。毗连背栅区5和漏区8之间的表面，设有若干个第1导电型的击穿电压增高区9。每表面区3的单位面积的第2导电型的总净掺杂水平要足够低，至少在漏区8与背栅区5之间的区域内，把电压加在第1pn结4时，出现击穿之前，至少表面区3整个厚度的局部载流子被耗尽。如本例中，当由于击穿电压增高区9和由于背栅区5表面区3之间的pn结也产生耗尽表面区3时，可以将表面区3的掺杂水平采用高于仅仅由于第1pn结4产生耗尽时的掺杂水平、表面区3横向由第1导电型的隔离区15定界，而隔离区15自表面2向下延伸到半导体本体1。在漏区8与隔离区15间的表面处有第1导电型的别的击穿电压增高区16，以保证漏区8相对于半导体本体1为高电压的情况下，不仅由于半导体本体1与表面区3之间的pn结4耗尽表面区3，而且由击穿电压增高区16和表面区3之间的pn结耗尽表面区3。表面2上有一介质层，本例中为硅氧化物17。介质层17在沟道区7之上构成栅氧化层。一电导体18座落在栅氧化层上用作栅极，本例中为浓掺杂多晶硅导体。源区6和背栅区5上的氧化层17中设有接触窗口。而该接触窗口上有电导体19，例如铝。背栅区5和源区6是这样形成的，即该源区6完全为背栅区5所包围(见图2A、2B)，但源区6之中的局部，背栅构5的部分20却邻接表面2(见图2A)。接触窗部分位于源区6(见图2B)之上与背栅区5的部分20之上(见图2A)。因此，电导体19短接了背栅极和源极。这样一种背栅区5和源区6的几何结构很紧凑，而且短路也很有作用。漏区8设有电导体25，以连接LDMOST的漏极。图1中画出LDMOST有一漏区8，基本上环绕背栅区5及在背栅区5两侧对称地形成沟道7A与7B。就一个LDMOST来说，毗连表面2与背栅区5的在背栅和漏区之间的一区域26必须保持离开击穿电压增高区9，因为来自栅氧化层17之下表面2处可能出现的导通沟道7的载流子一定要能够穿过该区26进入漏区8。
作为本发明半导体器件例子，叙述一种n-沟道LDMOST。用作半导体本体的p-型硅衬底，掺杂浓度为1.5×1014原子/cm3(电阻率约90Ω·cm)。表面区3包括外延生长在半导体本体上的掺杂浓度为7×1014原子/cm3及厚度为25μm(电阻率约6Ω·cm)的n-型层。背栅区为p-型掺浓度1×1014原子/cm2，而源区6和漏区8为n-型掺杂浓度9×1015原子/cm2。击穿电压增高区为p-型掺杂浓度2×1012原子/cm2。隔离区10为p-型掺杂浓度1×1016原子/cm2。沟道区7的宽度W约1mm。由于图1的LDMOST对称性，这个宽度由各约0.5mm的两部分组成。背栅区5尺寸为0.5mm×20μm，而漏区8为1mm×16μm。该漏区也因对称的缘故，由长度各约0.5mm的两部分组成，而两部分间有连接(见图1)。第1击穿电压增高区9A离背栅区5大于10μm，例如14μm。因这种距离，来自导通沟道7的电子流I，实际上能无阻碍地通过击穿电压增高区9穿过漂移区27到达漏区8。
这样的半导体器件极宜做高压器件，例如，用于视频输出放大器中。对高压半导体器件，常要求快速响应结合静态低功耗。这就意味着，LDMOST必需能快速开关，而漂移区不能有太高的电阻，即表面区3的掺杂不能过低。
在公知的半导体器件中，由于击穿电压增高区9位于背栅区5与漏区8之间的LDMOST的工作区内，在开关LDMOST时可能造成问题。关断LDMOST后，当n-沟道LDMOST中的漏区8与源区6间的漏-源电压Vds升高时，该击穿电压增高区9会随与漏区8相关的电压，通过空穴穿通背栅5与表面区3之间的pn结，使击穿电压增高区9充负电，并且至少局部地会耗尽这些区9。LDMOST开通后，漏-源电压Vds成为低值，因而，充电了的击穿电压增高区9为负电压。该击穿电压增高区9不可能经封锁了的pn结放电，而因此维持带负电一段时间，结果是LDMOST的高导通电阻(漏极8与源极6间的电阻)，因为，背栅5与漏极8间的表面区3的一部分，所谓的漂移区27，仍维持耗尽的缘故。这样的导通电阻一直维持到通过背栅5与表面区3间的pn结泄漏或穿通供给了空穴为止。按照本发明，至少形成区域5的背栅区和最靠近背栅区5的第1击穿电压增高区9A之一，设置至少一个伸向另一个区的部分35与36，在该处，这个区和另一区的距离要小于这个区的邻近部分。
MOST内的载流子注能经过表面2底下延伸的沟道区7，从源区6移动到漏区8。从沟道区7到达漏区8，载流子必定要穿过击穿电压增高区9(图2A的电流I)下面的漂移区27。所以，为防止载流子流动被阻断，实际上，要把第1击穿电压增高区9A设在离背栅区5较大的距离处，根据本发明，又使背栅区5与第1击穿电压增高区9A间的距离，局部在凸出部35及36处变得较小。由于距离较小，就能更容易供给或排出电荷。例如，当n-沟道LDMOST导通后，漏-源电压Vds下降时，通过凸出部35及36给第1击穿电压增高区9A提供空穴，使第1区9A的电位能迅速升高。因背栅区5与第1击穿电压增高区9A之间的距离，在凸出部35及36之外要比凸出部35及36处大些，所以，载流子能够经由凸出部(见图2A，电流I)从沟道区7移动到漏区8。其他各击穿电压增高区9B、9C都可以是靠近在一起，又是如此地靠近区9A，能比较容易地从第1区9A后其他区9B、9C进行电荷传输，使得这些区的电位都能自行调整。
图1表示出第1个实施例，其中凸出部35、36与其他区分开，有一表面区3的插入部37，在凸出部35、36处的各区9A与5之间的距离很小，以便能通过穿通进行电荷传输。然而，第1击穿电压增高区却并不与背栅区5电连接。在背栅区5与第1击穿电压增高区9A间产生穿通的电压差，可以由适当选择背栅区5与凸出部35、36之间的距离加以决定。第1区9A的电位能自行调整，直至达到该电压差为止。可适当选用这个距离，从而给高压器件设计者在设计中一个附加的自由度。最好，在凸出部35、36处的距离小于5μm。这样的距离，在背栅区5与第1区9A上有较低的电压差下，例如，距离5μm，电压差约2V下，就会出现穿通。图1表示出凸出部的两种实施例。凸出部36A连接到第1区9A，而伸向背栅区5。凸出部36B连接到背栅区5，而伸向第1区9A。
图3和4所示的另一个实施例中，凸出部35、36与其他区连接。因而，第1击穿电压增高区9A至少大部分时间不再有浮置电位。凸出部的宽度、长度以及掺杂原子浓度决定了背栅区5与第1区9A间电连接的电阻。于是，经过与背栅区5的电连接35、36，可以很迅速地向第1击穿电压增高区9A提供电荷，使第1区9A的电位能迅速自行调整。
高压半导体器件常有一宽度为W的伸长沟道区7，而宽度W要比沟道区长度L大。这样的半导体器件，凸出部35最好位于沟道区7的狭端40。因而，沟道7的宽度W实际上不变。还可把凸出部35的宽度选得比较大。举例来说，将整个背栅区的狭端部41，按图1和3的对称结构，用以形成凸出部35，使背栅区5与第1击穿电压增高区9A之间的电荷能很好交换。由于背栅区5的狭端41处的背栅5与表面区3之间的pn结弯曲，局部会出现高电场。通过凸出部35可能会遏制不良的作用，诸如局部击穿。因此，凸出部35能阻止来自背栅区狭端41的沟道7的载流子的传输。
要是给定一个很大的宽度(W)与一很小的沟道长度(L)，那末，各击穿电压增高区9，在沟道宽度W的方向也会有很大的尺寸，而在沟道7的纵向L则尺寸很小，例如，该区9是细长的，或具有狭环形(见图1，3)。若沟道7有很大的宽度/长度比W/L，为了改变该第1区9A中区9A各处的电位，必须沿沟道7的宽度方向W传输电荷直到第1区9A。虽然，第1区9A的几何尺寸，造成区9A的很高电阻，以致会产生载流子传输的一定延迟。最好，凸出部36被设在沟道区7的长边并延续一段宽度，该宽度要比LDMOST的沟道7宽度W小。如图1和3所示的对称结构中，例如，当凸出部36在半个沟道7A、7B的半宽度W/2中部时，这样一来，电荷就比较容易地被送往全9A区。也可以有多个凸出部，例如，分布在沟道7宽度W的几个位置36A、36B，最好，还与背栅区5(见图1、3)的狭端41处的凸出部35结合在一起。在沟道区7的长边的凸出部36的宽度是这样选择的，即使对来自沟道7的载流子的影响很小。更为可取的是，第1击穿电压增高区9A局部伸长的全部宽度，总计小于沟道7宽度W的10％。如果第1击穿电压增高区9A伸长的全宽度小于沟道7的宽度W的10％，那末，该沟道仍够宽，因而该凸出部36对来自沟道7的载流子流的大小实际不会有影响。凸出部36的宽度可取等于沟道7长度方向L的第1区9A的尺寸。若采用多个凸出部36，各凸出部36所在位置36A、36B，至少要基本上均匀地分布在沟道区7的宽度W上。如图1与3所示，有细长或环形的第1击穿电压增高区的情况下，于是，凸出部36就要沿沟道的宽度方向W周期性地出现。例如对很大的宽度，就应沿沟道7的宽度方向，每300μm提供一个凸出部36。每个凸出部36则照顾基本上同样尺寸的第1击穿电压增高区9A的载流子来、去的传送。载流子移动到凸出部的两边决不会大于150μm。以这种方式，可以实现较迅速的来、去整个击穿电压增高区9A的电荷传送。在公知的半导体器件中，没有凸出部，第1区9A完全充电之前，要一秒量级的周期，而按本发明的半导体器件，这只约100ns。
通过从第1击穿电压增高区9A的电荷传输，也调整了其他各击穿电压增高区9B、9C的电位。各区9有为此目的的一种间隔，至少局部间隔很小，使各区9间可以进行电荷传送，例如，通过穿通传送。图5和6表示另外的实施例，其中相邻的击穿电压增高区9的至少一个，设有至少一个伸向另一个区的部分45，在该部分处，这个区与另一个区之间的间隔要小于这个区的邻接部分。而图5中则只出现两个击穿电压增高区9A与9B。该区9B设有一个伸向区9A的凸出部45。按第1区9A相对于背栅区有同样可能性的方式，适当选择凸出部45的形状，就可以决定电耦连的程度。这样，凸出部45便可以由中间的表面区3的部分与另一区分开，而相当于图2B的区域37。尽管区9A与9B间在一定电压差下，在凸出部45会发生穿通，而9A与9B间可进行电荷传送，然而，区9B的电位相对于9A的电位还是浮置的。该凸出部45还可换个办法，与另一区相接(见图5)，连接线的宽度与长度以及连接线的数目还决定了各区间的电阻。凸出部45的运用，提供了较高的设计自由度。区9A与9B彼此可以配置在较大的距离上，为实现所要求的电位轮廓，或所要求的电场分布，便有另外的自由度。在图7所示的另一个实施例中，相邻的击穿电压增高区9A、9B和9C彼此部分重叠。重叠的程度与掺杂的浓度还决定了各区9A、9B与9C间的电阻。那么，在区9A、9B间与区9B、9C间的距离约为4μm，例如，当该区9A的扩散深度也约为4μm时，这些区9A、9B及9C彼此便恰好相碰。各区的电位就由各区间的电阻决定。
最好的是，击穿电压增高区9具有这样的掺杂原子浓度，即当跨第1pn结4施加一电压时，至少局部的表面区3的全厚度范围都耗尽载流子，而不会完全耗尽各区9的载流子。于是，凸出部35、36与45有相当低的欧姆值，足可以获得第1区9A与背栅区5间的良好电连接，因此，能很好地限定第1区的电位，此外同时，也可以比较容易获得其他区9A、9B与9B、9C之间的良好电连接。
实用上，常需不同的半导体开关元件，诸如n-和p-沟道元件，用于一个半导体器件内，所以，除图1到7所示的n-沟道LDMOST外，半导体器件还包括，例如，一种延伸漏极的p-沟道MOST(EPMOST)(见图8)，这是本来就公知的。该EPMOST要在外延层3上形成，且包括一p-型源区50、一有n-型接触区51的n-型背栅区65、一有p-型延伸区53的p-型漏区52、金属导体61与63，分别作漏极与源极的连线，以及有栅电极62的栅氧化层60。背栅区65起EPMOST的沟道区的作用。在半导体本体1与表面区3的界面，源区50与沟道区65的底下，有一掺杂比较高的n-型隐埋层70。该EPMOST以掺杂较高的隔离区15与71，横向与其他开关元件隔开。p-型击穿电压增高区72、73、74连到隔离区15、71以及连到漏区52。EPMOST的源区50与漏区52的掺杂是同样的，例如与LDMOST背栅区5相同的掺杂。EPMOST的背栅接触区51有与LDMOST的源区6与漏区8同样的掺杂。由于延伸区电阻的关系，漏延伸区53必须具备约2×2012/cm2的掺杂量。击穿电压增高区9、16和14、漏延伸区53以及隔离区72、73的延伸区有相同的掺杂原子浓度，即约2×1012原子/cm2，这对简化制造过程是很重要的。因此，所有这些区都可在一个或同一制造步骤中予以制作。于是，半导体器件的制造过程要比这些区都有不同的掺杂浓度简单得多。
这种半导体实际用于高压用途。其半导体器件的适用性包括背栅5与漏区8间表面2上的介质层80，可以有各种各样的厚度，而且至少用导电场板18(见图8、9)予以部分覆盖，都可进一步增强LDMOST的高压。这种场板往往与栅电极18或源连线19电连接。举例来说，图9中，该场板就与栅电极18连接。可以将场板18及介质层也用于耗尽自表面2起的表面区3，使高掺杂水平的表面区，例如掺杂高于1×1012原子/cm2，在该区出现击穿之前，仍然能使表面区3局部完全耗尽。介质层80和场板18都可以用作增强本发明的措施。事实上，场板18构成了寄生MOST的一个栅极，其中背栅区5与第1电压增高区9A起着寄生漏区与源区的作用。寄生MOST可用以改善第1击穿电压增高区9A的空穴移动。这是可行的，因为当寄生MOST导通时，背栅5与第1区9A间有了导电的沟道81。通过这个沟道，可以发生载流子移动，而不仅仅经过凸出部35、36及45移动载流子。为获得稳定性较好的LDMOST，漏连线25还延伸覆盖到介质层80上。
LDMOST可以按已有的方式，用在所谓的高侧应用，即允许源与背栅区相对于半导体本体带高电压；或低侧应用，其中可将高压加到漏区。在低侧应用中，在背栅区5底下的表面区3与半导体本体1之间的界面处，半导体器件还设有第1导电型的另外的击穿电压增高区82，而该区82掺杂原子浓度高于半导体本体1的浓度，例如，如图9所示，一p-型隐埋层82，掺杂为5×1013原子/cm2的情况下，还可以进一步提高本发明表面2的击穿电压增高区9的效果。由于区82的掺杂水平比半导体本体高，保证了表面区3比只有半导体本体1与表面区3之间的第1pn结要产生的耗尽更强烈的耗尽。这样，表面区3，由于表面2的击穿电压增高区9与背栅5底下的击穿电压增高区82的共同作用，从两侧受到强烈的耗尽，使导通沟道7附近的漂移区27中的电场变弱，表面区3击穿不会很快产生。此外，在改变漏区8电压的情况下，n-沟道LDMOST中，会把空穴更好地排入背栅区5与衬底1。
本发明不限于上述的实施例。这就是，可以使用各种材料的半导体本体，去替换硅半导体本体。不仅可用外延生长，而且也可用扩散或注入法形成表面区3。举例中，各区的导电型也可相反，各凸出部可以不同于这些区，加到这些区上的有关掺杂水平，例如，用以制作高欧姆的或换成低欧姆的各击穿电压增高区间的连接可以不同。待设置凸出部的漏区8与隔离区15间的击穿电压增高区16也可能不同。举例指的是，一种对称结构，其中中部的背栅区5基本上被漏区8包围，所以，沟道区7分成两个半沟道7A、7B。显然也可以把本发明用到不同的LDMOST结构中，例如，具有漏区被背栅区包围，或者届时采用非对称结构。

Claims (12)

1.一种横向DMOST(LDMOST)的RESURF型半导体器件，包括：本质上为第1导电型的一半导体本体和毗连表面的一表面区，表面区为与第1导电型相反的第2导电型，该区远离表面侧与半导体本体形成pn结；而LDMOST包括，一背栅区，以第1导电型表面区的形式设在表面区内，一源区，以第2导电型表面区的形式设在背栅区内以及一沟道区，限定在源区与背栅区的一侧之间，并且一漏区，离背栅区一段距离为第2导电型的形式，且多个第1导电型的击穿电压增高区都设在毗连背栅区与漏区之间的表面，其中至少背栅区形成区与最靠近背栅区的第1击穿电压增高区的一个区，设有至少一个凸出伸向不具有凸出部的另一个区的部分，在该凸出部分处，具有凸出部的区与不具有凸出部的区之间的距离要小于具有凸出部的区的相邻部分处，其特征在于，该凸出部分与不具有凸出部的另一个区为一表面区插入部所分开，各区之间在凸出部处的距离是如此之小，以致可以穿通进行电荷传输。
2.按照权利要求1的一种半导体器件，其特征在于，凸出部所在处的距离小于5μm。
3.按照权利要求1的一种半导体器件，其特征在于，具有伸长的沟道区，其宽度要大于该沟道区的长度，凸出部位于沟道区的狭端近旁。
4.按照权利要求1的一种半导体器件，其特征在于，具有伸长的沟道区，其宽度要大于该沟道区的长度，凸出部位于沟道长边所在处，并伸延一个宽度，该宽度要比LDMOST的沟道宽度小。
5.按照权利要求4的一种半导体器件，其特征在于，凸出部所有宽度总计小于沟道宽度的10％。
6.按照权利要求4的一种半导体器件，其特征在于，凸出部所出现的位置，至少基本上均匀地分布在沟道区的宽度上。
7.按照权利要求1的一种半导体器件，其特征在于，至少相邻的击穿电压增高区的一个设有至少一个伸向不具有凸出部的另一个区的部分，在该部分所在处，具有凸出部的区与不具有凸出部的另一个区之间的距离小于具有凸出部的区相邻部分所在处的距离。
8.按照权利要求1的一种半导体器件，其特征在于，相邻的各击穿电压增高区彼此局部重叠。
9.按照权利要求1的一种半导体器件，其特征在于，各击穿电压增高区具有如此高的掺杂原子浓度，当在第1pn结加上电压，在至少局部全表面区厚度上使表面区耗尽时，而各击穿电压增高区不会被完全耗尽。
10.按照权利要求9的一种半导体器件，其特征在于，各击穿电压增高区具大于1.0×1012原子/cm2的掺杂原子浓度。
11.按照权利要求1的一种半导体器件，其特征在于，一介质层，该介质层至少部分覆盖以导电场板，并存在于背栅与漏区之间的表面上。
12.按照权利要求1的一种半导体器件，其特征在于，将第1导电型的另外击穿电压增高区设在背栅区底下的表面区与半导体本体的界面上，所掺杂的原子浓度要高于半导体本体的浓度。
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