CN103367403A - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明公开了一种半导体器件及其制造方法，所述器件包括：衬底；位于所述衬底上的多层半导体层；位于所述多层半导体层上的源极、漏极、以及位于源极和漏极之间的栅极；位于所述栅极与漏极之间的多层半导体层至少一部分表面上的介质层，所述介质层上存在凹槽；位于所述介质层上的源场板，所述源场板通过至少一条导电路径电连接至所述源极，所述源场板全部或部分覆盖介质层上的凹槽。本发明半导体器件及其制造方法既能充分发挥源场板的作用，又能减小栅源电容Cgs，降低了栅极边缘的峰值电场，提高了器件的击穿电压，减小了器件的栅极泄漏电流，提高了器件的频率特性，充分发挥出了器件输出功率高的优势。

Description

半导体器件及其制造方法
技术领域
本发明涉及微电子技术领域，特别是涉及一种具有源场板的半导体器件及其制造方法。
背景技术
III-V族化合物半导体材料，例如：基于氮化镓的半导体材料，基于砷化镓的半导体材料和基于磷化铟的半导体材料，等等，它们的禁带宽度差异往往较大，人们经常利用此特点形成各种异质结结构，这种异质结结构有一个特点，在异质结界面附近可以产生量子势井和高浓度的二维电子气，这种二维电子气被束缚在量子势井中，实现了载流子与电离杂质在空间上的分离，减少了电离杂质对载流子的库仑力，消除了电离散射中心的影响，从而大大提高了载流子的迁移率，因此基于III-V族化合物的半导体材料具有优良的电特性。基于III-V族化合物的高电子迁移率晶体管（HEMT）就是利用III-V族化合物的半导体材料的特性而产生的，具有高迁移率、高载流子浓度、高频、高温、高压和大功率等特点，可以被广泛应用于微波、毫米波和雷达系统等领域，是目前半导体器件领域的研究热点之一。
HEMT器件属于一种平面沟道场效应晶体管，栅极靠近漏极方向的边缘往往聚集大部分的电场线，形成一个电场尖峰，当栅极和漏极之间施加的电压增大时，此处的电场就会迅速增高，使得栅极泄漏电流增大，很容易导致器件因发生雪崩击穿而失效。由于器件的承压是栅极和漏极间电场的积分，相对于均匀分布的电场，栅极边缘的电场峰值越尖锐，器件承受的击穿电压就越小。栅极边缘的电场尖峰导致该类器件的高击穿电压和大功率等优势不能充分发挥，另外，器件的栅极泄漏电流增大也会导致器件的可靠性变差。
为了提高HEMT器件的击穿电压，充分发挥其输出功率高的优势，目前几种常用的缓解栅极边缘的电场尖峰的方法包括：采用场板结构，或者在栅极和漏极之间添加浮栅等等。
采用场板结构是目前经常使用的方法之一，结构如图1所示。该结构利用场板增加了耗尽区的面积，提高了耗尽区可以承受的电压，从而增大了器件的击穿电压，同时，该结构使用场板对势垒层耗尽区中电场线的分布进行了调制，减小了栅极的泄漏电流。Y.-F.Wu等人采用源场板制备的HEMT，在较高的频率下得到了很高的功率增益、输出功率和功率附加效率，详见IEEEInternational Electron Devices Meeting Technical Digest,pp.1078-1079,December2004。为了进一步提高器件的击穿电压和输出功率，同时兼顾器件的的频率特性，人们采用了各种复杂的场板结构，目前多层场板结构是最常用和最有效的，这种结构通过增加多层场板的个数可以进一步地提供器件的击穿电压。Yuji Ando等人常用栅场板和源场板制备的HEMT，有效地减小了器件栅漏电容Cgd，获得了非常高的击穿电压、输出功率和线性增益，详见IEEEInternational Electron Devices Meeting Technical Digest,pp.576-579,December2005。但是使用多层场板的HEMT的制作工艺比较复杂，并且要使各层场板下面所沉积的介质材料具有合适的厚度，必须进行复杂的工艺调试，因此极大地增加了器件制作的难度，降低了器件的成品率。
采用源场板可以增加器件的击穿电压，但同时会使得器件的栅源电容Cgs较大，从而使器件的频率特性变差（fT和fMAX减小）。为了减小Cgs，可以减小源场板在栅极上与之重叠部分的面积，如图2和图3所示，但是减小源场板在栅极上与之重叠部分的面积后就会使得器件的频率响应延迟，影响了器件的频率特性。增加源场板下面介质材料的厚度也可以减小Cgs，但是介质材料的厚度增加后源场板调制电场分布的作用就变弱了，可能就失去了采用源场板的意义。因此需要寻找一种新的设计和制造源场板的方法，既能充分发挥源场板的作用，又能减小Cgs，不影响器件的频率特性。
因此，针对上述技术问题，有必要提供一种半导体器件及其制造方法。
发明内容
本发明通过增加源极和漏极之间介质层中介质材料的厚度来减小电容Cgs，同时通过在介质材料中刻蚀凹槽，在刻有凹槽的介质层上形成了源场板。本发明的源场板解决了现有源场板技术中存在的问题，首先，本发明的源场板没有减小源场板在栅极上与之重叠部分的面积，大大提高了器件的频率响应，改善了器件的频率特性；其次，本发明的源场板可以使源场板下面介质材料的厚度增加，通过在厚的介质材料中刻蚀凹槽，然后形成本发明的源场板，这样的源场板不会因介质材料厚度的增加而减弱源场板调制电场分布的效果，能充分发挥源场板的作用。
为了实现上述目的，本发明实施例提供的技术方案如下：
一种半导体器件，所述器件包括：
衬底；
位于所述衬底上的多层半导体层；
位于所述多层半导体层上的源极、漏极、以及位于源极和漏极之间的栅极；
位于所述栅极与漏极之间的多层半导体层至少一部分表面上的介质层，所述介质层上存在凹槽；
位于所述介质层上的源场板，所述源场板通过至少一条导电路径电连接至所述源极，所述源场板全部或部分覆盖介质层上的凹槽。
作为本发明的进一步改进，所述多层半导体层包括位于衬底上的成核层、位于成核层上的缓冲层、位于缓冲层上的沟道层。
作为本发明的进一步改进，所述沟道层上还包括势垒层，所述沟道层和势垒层形成异质结结构，异质界面处形成有二维电子气，所述源极和漏极分别与二维电子气电接触。
作为本发明的进一步改进，所述源场板在介质层上自栅极的边缘向漏极延伸一段距离。
作为本发明的进一步改进，所述介质层至少部分地覆盖所述栅极，且所述源场板至少部分地与所述栅极重叠。
作为本发明的进一步改进，所述多层半导体层包括基于III-V族化合物的半导体材料。
作为本发明的进一步改进，所述沟道层包括基于碳化硅的材料。
作为本发明的进一步改进，所述介质层包含一种或多种介电材料。
作为本发明的进一步改进，所述源场板与所述栅极及多层半导体层隔离。
作为本发明的进一步改进，所述源场板与所述栅极及沟道层隔离。
作为本发明的进一步改进，所述介质层上存在一个或多个凹槽。
作为本发明的进一步改进，所述凹槽的底部延伸至介质层内部或多层半导体层的表面。
作为本发明的进一步改进，所述凹槽的底部延伸至介质层内部或沟道层的表面。
作为本发明的进一步改进，所述栅极呈T形或伽马形。
作为本发明的进一步改进，所述栅极至少部分地设置于所述多层半导体层或沟道层内的凹处。
相应地，一种半导体器件的制造方法，所述制造方法包括以下步骤：
S1、在衬底材料上形成多层半导体层；
S2、在所述多层半导体层上沉积第一介质层；
S3、形成与所述多层半导体层相接触的源极和漏极；
S4、形成在所述源极和漏极之间且在所述多层半导体层上的栅极；
S5、沉积第二介质层；
S6、在所述介质层上形成凹槽，所述凹槽位于栅极与漏极之间的多层半导体层表面的全部或部分介质层上，所述介质层包含第一介质层和/或第二介质层；
S7、在所述介质层上沉积金属形成源场板，所述源场板通过至少一条导电路径电连接至所述源极，所述源场板全部或部分覆盖介质层上的凹槽。
作为本发明的进一步改进，所述步骤S1具体包括：
在所述衬底上的形成成核层；
在所述成核层上形成缓冲层；
在所述缓冲层上沉积沟道层。
作为本发明的进一步改进，所述步骤S1还包括：
在所述沟道层上形成势垒层，所述沟道层和势垒层形成异质结结构，异质界面处形成有二维电子气，所述源极和漏极分别与二维电子气电接触。
本发明的有益效果是：本发明半导体器件及其制造方法既能充分发挥源场板的作用，又能减小Cgs，降低了栅极边缘的峰值电场，提高了器件的击穿电压，减小了器件的栅极泄漏电流，提高了器件的频率特性，充分发挥出了器件输出功率高的优势。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明中记载的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为现有技术中使用源场板的HEMT结构示意图。
图2为现有技术中用减小源场板在栅极上与之重叠部分的面积来减小Cgs的源场板示意图之一。
图3为现有技术中用减小源场板在栅极上与之重叠部分的面积来减小Cgs的源场板示意图之二。
图4A为本发明的第一实施方式的半导体器件的平面示意图；图4B为本发明的第一实施方式的半导体器件的截面示意图。
图5A-5G为本发明的第一实施方式的半导体器件的制造方法步骤状态图。
图6A为本发明的第二实施方式的半导体器件的平面示意图；图6B为本发明的第二实施方式的半导体器件的截面示意图。
图7为本发明的第三实施方式的半导体器件的截面示意图。
图8为本发明的第四实施方式的半导体器件的截面示意图。
图9为本发明的第五实施方式的半导体器件的截面示意图。
图10为本发明的第六实施方式的半导体器件的截面示意图。
图11为本发明的第七实施方式的半导体器件的截面示意图。
图12为本发明的第八实施方式的半导体器件的截面示意图。
具体实施方式
以下将结合附图所示的具体实施方式对本发明进行详细描述。但这些实施方式并不限制本发明，本领域的普通技术人员根据这些实施方式所做出的结构、方法、或功能上的变换均包含在本发明的保护范围内。
此外，在不同的实施例中可能使用重复的标号或标示。这些重复仅为了简单清楚地叙述本发明，不代表所讨论的不同实施例及/或结构之间具有任何关联性。
正如背景技术中所言，采用源场板可以增加半导体器件的击穿电压，但同时会使得器件的栅源电容Cgs较大，从而使器件的频率特性变差。为了减小Cgs，可以减小源场板在栅极上与之重叠部分的面积，但是减小源场板在栅极上与之重叠部分的面积后就会使得器件的频率响应延迟，影响了器件的频率特性。增加源场板下面介质材料的厚度也可以减小Cgs，但是介质材料的厚度增加后源场板调制电场分布的作用就变弱了，可能就失去了采用源场板的意义。因此需要寻找一种新的设计和制造源场板的方法，既能充分发挥源场板的作用，又能减小Cgs，不影响器件的频率特性。
因此，为了解决现有技术中存在的问题，本发明提供了一种采用新型源场板的半导体器件及其制造方法。下面，将通过具体实施方式，对本发明的技术方案做详细介绍。
请参见图4A和图4B，图4A为本发明的第一实施方式的半导体器件的平面示意图，图4B为本发明的第一实施方式的半导体器件的截面示意图。
如图4B所示，本发明的第一实施方式的半导体器件包括衬底10，衬底10可以为蓝宝石、碳化硅、硅、铌酸锂、绝缘衬底硅、氮化镓、氮化铝、氧化锌或任何其它能够生长III族氮化物材料的材料。
在衬底10上形成的多层半导体层20，多层半导体层20从衬底10方向依次包括：
成核层21：该成核层21影响上方异质结材料的晶体质量、表面形貌以及电学性质等参数。成核层21随着不同的衬底材料20而变化，主要起到匹配衬底材料和异质结结构中的半导体材料层的作用；
缓冲层22：即起到粘合接下来需要生长的半导体材料层的作用，又可以保护衬底材料20不被一些金属离子侵入。该缓冲层22为诸如AlGaN、GaN或AlGaInN等III族氮化物材料；
氮化物沟道层23和势垒层25：氮化物沟道层23夹于缓冲层22和势垒层25之间，氮化镓沟道层23和位于上方的的势垒层25一起形成异质结结构，界面处形成了二维电子气（2DEG）24沟道，氮化镓沟道层23提供了二维电子气24运动的沟道，势垒层25起到势垒的作用；
与二维电子气24电接触的源极31和漏极32，在源极和漏极之间且在多层半导体层上的栅极33。当在栅极33上加以适当的偏压时，电流通过氮化物沟道层23和势垒层25之间异质界面处感生的二维电子气24，在源极31和漏极32之间流动；
在栅极33上和栅极33与源极31和漏极32之间的多层半导体层20的表面上形成的介质层40。该介质层40可以为一种或多种介电材料的组合。本实施例中，介质层40包含第一介质层41和第二介质层42。该介质层40的厚度可有多种不同厚度，为了减小Cgs，可以让介质层40的厚度足够厚。该介质层40至少部分地覆盖栅极33。
在栅极33与漏极32之间的介质层40上存在至少一个凹槽，凹槽的底部可以延伸至多层半导体层20的表面，也可以延伸在介质层40内部。
在具有凹槽的介质层40上形成源场板50，源场板50电连接至源极31的至少一条导电路径，为了加快器件的频率响应，可以使源场板50的面积足够大，源场板50至少部分地与栅极33重叠且在介质层40上自栅极33的边缘向漏极32延伸一段距离，源场板50完全覆盖了介质层40上的凹槽。这样的源场板50不会因介质层40厚度的增加而减弱源场板调制电场分布的效果，能充分发挥源场板的作用，降低栅极边缘的峰值电场，提高器件的击穿电压，减小器件的栅极泄漏电流，提高器件的频率特性，充分发挥出器件输出功率高的优势。
下面，对本发明实现上述半导体器件的制造方法做详细说明。
请参见图5A至5G，图5A至5G为本发明第一实施方式下的半导体器件制造方法所对应的状态示意图。如图所示，该制造方法包括如下步骤：
S11：首先，如图5A所示，在衬底材料10上先后形成成核层21、缓冲层22、氮化镓沟道层23和势垒层24，从而形成多层半导体层20。
在该步骤中，衬底材料10可以为蓝宝石、碳化硅、硅、铌酸锂、绝缘衬底硅、氮化镓、氮化铝、氧化锌或任何其它能够生长III族氮化物材料的材料。
成核层21影响上方由沟道层与势垒层构成的异质结的晶体质量、表面形貌以及电学性质等参数。该成核层21随着不同的衬底材料10而变化，主要起到匹配衬底材料和多层半导体层的作用。
缓冲层22即起到粘合氮化镓沟道层23的作用，又可以保护衬底材料20不被一些金属离子侵入。该缓冲层22为诸如AlGaN、GaN或AlGaInN等III族氮化物材料。
氮化镓沟道层23夹于缓冲层22和势垒层25之间，氮化镓沟道层23和位于上方的的势垒层25一起形成异质结结构，界面处形成了二维电子气24沟道，氮化镓沟道层23提供了二维电子气24运动的沟道，势垒层25起到势垒的作用。
S12：如图5B所示，在上述多层半导体层20上沉积第一介质层41，该第一介质层41起钝化层和介质层的作用。
S13：如图5C所示，形成与上述多层半导体层20相接触的源极31和漏极32。
S14：如图5D所示，形成在上述源极31和漏极32之间且在多层半导体层20上的栅极33。
S15：如图5E所示，在栅极33上和栅极33与源极31和漏极32之间的多层半导体层20的表面上形成的第二介质层42。介质层40包含第一介质层41和第二介质层42。
S16：如图5F所示，在栅极33与漏极32之间的介质层40上形成至少一个凹槽，凹槽的底部可以延伸至多层半导体层20的表面。
S17：如图5G所示，在具有凹槽的介质层40上形成源场板50，源场板50电连接至源极31的至少一条导电路径，为了加快器件的频率响应，可以使源场板50的面积足够大，源场板50至少部分地与栅极33重叠且在介质层40上自栅极33的边缘向漏极32延伸一段距离，源场板50完全覆盖了介质层40上的凹槽。
请参见图6A和图6B，图6A为本发明的第二实施方式的半导体器件的平面示意图，图6B为本发明的第二实施方式的半导体器件的截面示意图。
如图所示，本发明的第二实施方式的半导体器件包括衬底10，衬底10可以为蓝宝石、碳化硅、硅、铌酸锂、绝缘衬底硅、氮化镓、氮化铝、氧化锌或任何其它能够生长半导体材料的材料，该半导体材料可以为碳化硅等不同的材料组成。
在衬底10上形成的成核层21，主要起到匹配衬底材料和半导体材料层的作用。在成核层21上形成的碳化硅缓冲层22，形成于该缓冲层22上的碳化硅沟道层23。与沟道层23接触的源极31和漏极32，在源极31和漏极32之间且在沟道层23上的栅极33。
在栅极33上和栅极33与源极31和漏极32之间的沟道层23的表面上形成的介质层40。该介质层40可以为一种或多种介电材料的组合。本实施例中，如图6B所示，介质层40包含第一介质层41和第二介质层42。该介质层40的厚度可有多种不同厚度，为了减小Cgs，可以让介质层40的厚度足够厚。该介质层40至少部分地覆盖栅极33。
在栅极33与漏极32之间的介质层40上存在至少一个凹槽，凹槽的底部可以延伸至沟道层23的表面，也可以延伸在介质层40内部。
在具有凹槽的介质层40上形成源场板50，源场板50电连接至源极31的至少一条导电路径，为了加快器件的频率响应，可以使源场板50的面积足够大，源场板50至少部分地与栅极33重叠且在介质层40上自栅极33的边缘向漏极32延伸一段距离，源场板50完全覆盖了介质层40上的凹槽。这样的源场板50不会因介质层40厚度的增加而减弱源场板调制电场分布的效果，能充分发挥源场板的作用，降低栅极边缘的峰值电场，提高器件的击穿电压，减小器件的栅极泄漏电流，提高器件的频率特性，充分发挥出器件输出功率高的优势。
请参见图7，本发明的第三实施方式的半导体器件的截面示意图。在该实施方式中，介质层40中有两个凹槽，其它与第一实施方式相同，在此就不在赘述。
请参见图8，本发明的第四实施方式的半导体器件的截面示意图。在该实施方式中，介质层40中有两个底部为弧形的凹槽，其它与第二实施方式相同，在此就不在赘述。
请参见图9，本发明的第五实施方式的半导体器件的截面示意图。在该实施方式中，栅极33呈T型，其它与第一实施方式相同，在此就不在赘述。
请参见图10，本发明的第六实施方式的半导体器件的截面示意图。在该实施方式中，栅极33具有凹槽，其它与第一实施方式相同，在此就不在赘述。
请参见图11，本发明的第七实施方式的半导体器件的截面示意图。在该实施方式中，源场板50部分覆盖了介质层40上的凹槽，其它与第一实施方式相同，在此就不在赘述。
请参见图12，本发明的第八实施方式的半导体器件的截面示意图。在该实施方式中，介质层40由第一介质层41和第二介质层42组成，凹槽位于第一介质层41上。本实施方式中，在介质层40上刻蚀凹槽时，由于第一介质层41和第二介质层42刻蚀的速度不同（如：第一介质层41为SiN，第二介质层42为SiO2），所以可以进行选择性刻蚀，工艺上容易实现形状一致的凹槽。源场板50全部覆盖了介质层40上的凹槽，其它与第一实施方式相同，在此就不在赘述。
综上，本发明通过增加源极和漏极之间介质层中介质材料的厚度来减小电容Cgs，同时通过在介质材料中刻蚀凹槽，在刻有凹槽的介质层上形成了源场板。本发明的源场板解决了现有源场板技术中存在的问题，首先，本发明的源场板没有减小源场板在栅极上与之重叠部分的面积，大大提高了器件的频率响应，改善了器件的频率特性；其次，本发明的源场板可以使源场板下面介质材料的厚度增加，通过在厚的介质材料中刻蚀凹槽，然后形成本发明的源场板，这样的源场板不会因介质材料厚度的增加而减弱源场板调制电场分布的效果，能充分发挥源场板的作用。
由以上技术方案可以看出，本发明半导体器件及其制造方法既能充分发挥源场板的作用，又能减小Cgs，降低了栅极边缘的峰值电场，提高了器件的击穿电压，减小了器件的栅极泄漏电流，提高了器件的频率特性，充分发挥出了器件输出功率高的优势。
对于本领域技术人员而言，显然本发明不限于上述示范性实施例的细节，而且在不背离本发明的精神或基本特征的情况下，能够以其他的具体形式实现本发明。因此，无论从哪一点来看，均应将实施例看作是示范性的，而且是非限制性的，本发明的范围由所附权利要求而不是上述说明限定，因此旨在将落在权利要求的等同要件的含义和范围内的所有变化囊括在本发明内。不应将权利要求中的任何附图标记视为限制所涉及的权利要求。
此外，应当理解，虽然本说明书按照实施方式加以描述，但并非每个实施方式仅包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚起见，本领域技术人员应当将说明书作为一个整体，各实施例中的技术方案也可以经适当组合，形成本领域技术人员可以理解的其他实施方式。

Claims (18)

1.一种半导体器件，其特征在于，所述器件包括：
衬底；
位于所述衬底上的多层半导体层；
位于所述多层半导体层上的源极、漏极、以及位于源极和漏极之间的栅极；
位于所述栅极与漏极之间的多层半导体层至少一部分表面上的介质层，所述介质层上存在凹槽；
位于所述介质层上的源场板，所述源场板通过至少一条导电路径电连接至所述源极，所述源场板全部或部分覆盖介质层上的凹槽。
2.根据权利要求1所述的半导体器件，其特征在于，所述多层半导体层包括位于衬底上的成核层、位于成核层上的缓冲层、位于缓冲层上的沟道层。
3.根据权利要求2所述的半导体器件，其特征在于，所述沟道层上还包括势垒层，所述沟道层和势垒层形成异质结结构，异质界面处形成有二维电子气，所述源极和漏极分别与二维电子气电接触。
4.根据权利要求1所述的半导体器件，其特征在于，所述源场板在介质层上自栅极的边缘向漏极延伸一段距离。
5.根据权利要求1所述的半导体器件，其特征在于，所述介质层至少部分地覆盖所述栅极，且所述源场板至少部分地与所述栅极重叠。
6.根据权利要求1所述的半导体器件，其特征在于，所述多层半导体层包括基于III-V族化合物的半导体材料。
7.根据权利要求2所述的半导体器件，其特征在于，所述沟道层包括基于碳化硅的材料。
8.根据权利要求1所述的半导体器件，其特征在于，所述介质层包含一种或多种介电材料。
9.根据权利要求1所述的半导体器件，其特征在于，所述源场板与所述栅极及多层半导体层隔离。
10.根据权利要求2所述的半导体器件，其特征在于，所述源场板与所述栅极及沟道层隔离。
11.根据权利要求1所述的半导体器件，其特征在于，所述介质层上存在一个或多个凹槽。
12.根据权利要求1所述的半导体器件，其特征在于，所述凹槽的底部延伸至介质层内部或多层半导体层的表面。
13.根据权利要求2所述的半导体器件，其特征在于，所述凹槽的底部延伸至介质层内部或沟道层的表面。
14.根据权利要求1所述的半导体器件，其特征在于，所述栅极呈T形或伽马形。
15.根据权利要求2所述的半导体器件，其特征在于，所述栅极至少部分地设置于所述多层半导体层或沟道层内的凹处。
16.一种如权利要求1所述的半导体器件的制造方法，其特征在于，所述制造方法包括以下步骤：
S1、在衬底材料上形成多层半导体层；
S2、在所述多层半导体层上沉积第一介质层；
S3、形成与所述多层半导体层相接触的源极和漏极；
S4、形成在所述源极和漏极之间且在所述多层半导体层上的栅极；
S5、沉积第二介质层；
S6、在所述介质层上形成凹槽，所述凹槽位于栅极与漏极之间的多层半导体层表面的全部或部分介质层上，所述介质层包含第一介质层和/或第二介质层；
S7、在所述介质层上沉积金属形成源场板，所述源场板通过至少一条导电路径电连接至所述源极，所述源场板全部或部分覆盖介质层上的凹槽。
17.根据权利要求16所述的半导体器件的制造方法，其特征在于，所述步骤S1具体包括：
在所述衬底上的形成成核层；
在所述成核层上形成缓冲层；
在所述缓冲层上沉积沟道层。
18.根据权利要求17所述的半导体器件的制造方法，其特征在于，所述步骤S1还包括：
在所述沟道层上形成势垒层，所述沟道层和势垒层形成异质结结构，异质界面处形成有二维电子气，所述源极和漏极分别与二维电子气电接触。
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