TWI747124B - 半導體裝置以及其形成方法 - Google Patents

Abstract

本揭露提供一種半導體裝置，包含基板、閘極電極、第一介電層、源極場板、第二介電層、源極電極以及汲極電極。閘極電極設置於基板上。第一介電層設置於閘極電極上且具有第一凹槽以及第二凹槽。源極場板設置於第一介電層上，且延伸設置於第一凹槽以及第二凹槽內。第二介電層設置於源極場板上。源極電極設置於第二介電層上且與源極場板電性連接。汲極電極設置於第二介電層上，且汲極電極與源極電極設置於閘極電極的相對兩側。並且，第一凹槽與第二凹槽位於閘極電極與汲極電極之間。

Description

半導體裝置以及其形成方法

本揭露係有關於一種半導體裝置，且特別係有關於高電子遷移率電晶體裝置(high electron mobility transistor，HEMT)以及其形成方法。

高電子遷移率電晶體，又稱為異質結構場效電晶體(heterostructure field effect transistor，HFET)或調變摻雜場效電晶體(modulation-doped field effect transistor，MODFET)，為一種場效電晶體，其由具有不同能隙(energy gap)的半導體材料組成。在鄰近不同半導體材料之間的界面處會產生二維電子氣層。由於二維電子氣的高電子移動性，高電子遷移率電晶體裝置可具有高崩潰電壓、高電子遷移率、低導通電阻及低輸入電容等優點，因而適合用於高功率元件上。

雖然現存之高電子遷移率電晶體裝置可大致滿足它們原先預定的用途，但其仍未在各個方面皆徹底地符合需求。發展出可進一步改善高電子遷移率電晶體裝置的效能及可靠度的結構及製造方法仍為目前業界致力研究的課題之一。

根據本揭露一些實施例，提供一種半導體裝置，半導體裝置包含基板、閘極電極、第一介電層、源極場板、第二介電層、源極電極以及汲極電極。閘極電極設置於基板上。第一介電層設置於閘極電極上且具有第一凹槽以及第二凹槽。源極場板設置於第一介電層上，且延伸設置於第一凹槽以及第二凹槽內。第二介電層設置於源極場板上。源極電極設置於第二介電層上且與源極場板電性連接。汲極電極設置於第二介電層上，且汲極電極與源極電極設置於閘極電極的相對兩側。並且，第一凹槽與第二凹槽位於閘極電極與汲極電極之間。

根據本揭露一些實施例，提供一種半導體裝置的形成方法，半導體裝置的形成方法包含以下步驟：提供基板；形成閘極電極於基板上；形成第一介電層於閘極電極上；移除第一介電層的一部分，以於第一介電層中形成第一凹槽；移除第一介電層的另一部分，以於第一介電層中形成第二凹槽，其中第一凹槽與第二凹槽相連；順應性地形成源極場板於第一介電層上，其中源極場板延伸於第一凹槽以及第二凹槽內；形成第二介電層於源極場板上；形成源極電極於第二介電層上，其中源極電極與源極場板電性連接；以及形成汲極電極於第二介電層上，其中汲極電極與源極電極位於閘極電極的相對兩側。

為讓本揭露之特徵明顯易懂，下文特舉出實施例，並配合所附圖式，作詳細說明如下，其他注意事項，請參照技術領域。

以下針對本揭露實施例的半導體裝置以及其形成方法作詳細說明。應了解的是，以下之敘述提供許多不同的實施例或例子，用以實施本揭露一些實施例之不同態樣。以下所述特定的元件及排列方式僅為簡單清楚描述本揭露一些實施例。當然，這些僅用以舉例而非本揭露之限定。此外，在不同實施例中可能使用類似及/或對應的標號標示類似及/或對應的元件，以清楚描述本揭露。然而，這些類似及/或對應的標號的使用僅為了簡單清楚地敘述本揭露一些實施例，不代表所討論之不同實施例及/或結構之間具有任何關連性。

本揭露實施例可配合圖式一併理解，本揭露之圖式亦被視為揭露說明之一部分。應理解的是，本揭露之圖式並未按照比例繪製，事實上，可能任意的放大或縮小元件的尺寸以便清楚表現出本揭露的特徵。應理解的是，圖式之元件或裝置可以發明所屬技術領域具有通常知識者所熟知的各種形式存在。此外實施例中可能使用相對性用語，例如「較低」或「底部」或「較高」或「頂部」，以描述圖式的一個元件對於另一元件的相對關係。可理解的是，如果將圖式的裝置翻轉使其上下顛倒，則所敘述在「較低」側的元件將會成為在「較高」側的元件。

再者，當述及一第一材料層位於一第二材料層上或之上時，可能包括第一材料層與第二材料層直接接觸之情形或第一材料層與第二材料層之間可能不直接接觸，亦即第一材料層與第二材料層之間可能間隔有一或更多其它材料層之情形。但若第一材料層直接位於第二材料層上時，即表示第一材料層與第二材料層直接接觸之情形。

此外，應理解的是，雖然在此可使用用語「第一」、「第二」、「第三」等來敘述各種元件、組件、或部分，這些元件、組件或部分不應被這些用語限定。這些用語僅是用來區別不同的元件、組件、區域、層或部分。因此，以下討論的一第一元件、組件、區域、層或部分可在不偏離本揭露之教示的情況下被稱為一第二元件、組件、區域、層或部分。

除非另外定義，在此使用的全部用語(包含技術及科學用語)具有與本揭露所屬技術領域的技術人員通常理解的相同涵義。能理解的是，這些用語例如在通常使用的字典中定義用語，應被解讀成具有與相關技術及本揭露的背景或上下文一致的意思，而不應以一理想化或過度正式的方式解讀，除非在本揭露實施例有特別定義。

根據本揭露一些實施例，提供之半導體裝置包含延伸於介電層之凹槽內的場板(field plate)，設置於凹槽內的場板可屏蔽閘極電極，降低電場對閘極電極的干擾。此外，根據本揭露一些實施例，半導體裝置的場板可具有階梯狀(stepped shape)結構，藉此可減少場板設置的數量，降低閘極電極與汲極區之間產生的電容，以及簡化製程。

第1A~1H圖顯示根據本揭露一些實施例中，半導體裝置100於製程中各個階段之剖面結構示意圖。應理解的是，可於形成半導體裝置100的製程進行前、進行中及/或進行後提供額外的操作。在不同的實施例中，所述的一些階段可以被取代或刪除。可添加額外特徵於半導體裝置100，在不同的實施例中，以下所述的半導體裝置100的部分特徵可以被取代或刪除。

請參照第1A圖，根據一些實施例，提供基底102。基底102可為塊狀(bulk)半導體基底或包含不同材料的複合基底。在一些實施例中，基底102可包含半導體基底、玻璃基底、或陶瓷基底、藍寶石(sapphire)基底、其它合適的基底、或前述之組合。在一些實施例中，基底102可包含絕緣體上覆半導體(semiconductor-on-insulator，SOI)基底，其係經由在絕緣層上設置半導體材料所形成。

詳細而言，在基底102為半導體基底的一些實施例中，基底102可由元素半導體材料形成，例如矽(Ge)、鍺(Ge)、或其它合適的元素半導體材料。在一些實施例中，基底102可由化合物半導體材料形成，例如，碳化矽(SiC)、氮化鋁(AlN)、氮化鎵(GaN)、砷化鎵(GaAs)、砷化銦(InAs)、磷化銦(InP)、或前述之組合。在一些實施例中，基底102可由合金半導體材料，例如，矽化鍺(SiGe)、碳化矽鍺(SiGeC)、磷化砷鎵(GaP)、磷化銦鎵(InGaP)、或前述之組合。此外，基底102可為經摻雜的(例如，以p型或n型摻質進行摻雜)或未經摻雜的。

如第1A圖所示，根據一些實施例，可形成緩衝層104於基底102上方，以緩解基底102與緩衝層104上的膜層之間的晶格差異，提升結晶品質。在一些實施例中，緩衝層104的材料可包含III-V族化合物半導體材料，例如III族氮化物。舉例而言，在一些實施例中，緩衝層104的材料可包含氮化鎵(GaN)、氮化鋁(AlN)、氮化鋁鎵(AlGaN)、氮化鋁銦(AlInN)、其它合適的緩衝材料、或前述之組合。在一些實施例中，可藉由化學氣相沉積(chemical vapor deposition，CVD)製程、分子束磊晶製程、液相磊晶製程、其它合適的製程、或前述之組合形成緩衝層104。前述化學氣相沉積製程例如可包含低壓化學氣相沉積(low pressure chemical vapor deposition，LPCVD)製程、低溫化學氣相沉積(low temperature chemical vapor deposition，LTCVD)製程、快速升溫化學氣相沉積(rapid thermal chemical vapor deposition，RTCVD)製程、電漿輔助化學氣相沉積(plasma enhanced chemical vapor deposition，PECVD)製程、或原子層沉積(atomic layer deposition，ALD)製程。

此外，雖然於第1A圖所繪示的實施例中，緩衝層104係直接形成於基底102上，但在另一些實施例中，可於形成緩衝層104之前，於基底102上形成成核層(未繪示)，以進一步緩解緩衝層104與基底102之間的晶格差異，提升結晶品質。在一些實施例中，成核層的材料可包含III-V族化合物半導體材料，例如III族氮化物。

根據一些實施例，接著，可形成通道層106於緩衝層104上方。在一些實施例中，通道層106的材料可包含一或多種III-V族化合物半導體材料，例如III族氮化物。舉例而言，在一些實施例中，通道層106的材料可包含氮化鎵(GaN)、氮化鋁鎵(AlGaN)、氮化銦鎵(InGaN)、氮化鋁鎵銦(AlGaInN)、其它合適的材料、或前述之組合。此外，通道層106可為經摻雜的(例如，以p型或n型摻質進行摻雜)或未經摻雜的。在一些實施例中，可藉由前述化學氣相沉積製程、分子束磊晶製程、液相磊晶製程、其它合適的製程、或前述之組合形成通道層106。

根據一些實施例，接著，可形成阻障層108於通道層106上方，以於通道層106及阻障層108之間的界面產生二維電子氣(two-dimensional electron gas，2DEG)。在一些實施例中，阻障層108的材料可包含III-V族化合物半導體材料，例如III族氮化物。舉例而言，在一些實施例中，阻障層108可包含氮化鋁(AlN)、氮化鋁鎵(AlGaN)、氮化鋁銦(AlInN)、氮化鋁鎵銦(AlGaInN)、其它合適的材料、或前述之組合。阻障層108可包含單層或多層結構，且阻障層108可為經摻雜的(例如，以p型或n型摻質進行摻雜)或未經摻雜的。在一些實施例中，可藉由前述化學氣相沉積製程、分子束磊晶製程、液相磊晶製程、其它合適的製程、或前述之組合形成阻障層108。

此外，為了簡化敘述，可以將基底102、緩衝層104、通道層106以及阻障層108統稱為基板101。

根據一些實施例，接著，可進一步形成隔離結構110於基板101中。具體而言，在一些實施例中，可於基板101上設置遮罩層(未繪示)，接著使用上述遮罩層作為蝕刻遮罩進行蝕刻製程，以於基板101中形成溝槽。舉例而言，遮罩層可包含光阻，例如，正型光阻(positive photoresist)或負型光阻(negative photoresist)。在一些實施例中，遮罩層可包含硬遮罩，且硬遮罩的材料可包含氧化矽(SiO₂ )、氮化矽(SiN)、氮氧化矽(SiON)、碳化矽(SiC)、氮碳化矽(SiCN)、其它合適的材料、或前述之組合。再者，遮罩層可為單層或多層結構。在一些實施例中，可藉由沉積製程、光微影製程、其它合適的製程、或前述之組合形成遮罩層。在一些實施例中，前述沉積製程可包含旋轉塗佈(spin-on coating)製程、化學氣相沉積製程、其它合適的製程、或前述之組合。在一些實施例中，前述光微影製程可包含光阻塗佈(例如旋轉塗佈)、軟烘烤(soft baking)、光罩對準(mask aligning)、曝光(exposure)、曝光後烘烤(post-exposure baking)、顯影(developing)、清洗(rinsing)、乾燥(例如硬烘烤)、其他合適的製程、或前述之組合。

此外，在一些實施例中，前述蝕刻製程可包含乾式蝕刻製程、濕式蝕刻製程、或前述之組合。舉例而言，乾式蝕刻製程可包含反應性離子蝕刻(reactive ion etch，RIE)、感應耦合式電漿(inductively-coupled plasma，ICP)蝕刻、中子束蝕刻(neutral beam etch，NBE)、電子迴旋共振式(electron cyclotron resonance，ERC)蝕刻、其他合適的蝕刻製程、或前述之組合。再者，濕式蝕刻製程可使用例如氫氟酸(hydrofluoric acid，HF)、氫氧化銨(ammonium hydroxide，NH₄ OH)、或其它合適的蝕刻劑。

根據一些實施例，接著，可於溝槽中沉積絕緣材料以形成隔離結構110。在一些實施例中，可藉由金屬有機化學氣相沉積製程、原子層沉積製程、分子束磊晶製程、液相磊晶製程、其它合適的製程、或前述之組合沉積絕緣材料。在一些實施例中，絕緣材料可包含例如氧化矽之氧化物、例如氮化矽之氮化物、其它合適的材料、或前述之組合。

根據一些實施例，接著，可形成化合物半導體層112於阻障層108上方，以空乏閘極結構下方的二維電子氣，達成半導體裝置的常關(normally-off)狀態。在一些實施例中，可藉由前述化學氣相沉積製程、分子束磊晶製程、液相磊晶製程、其它合適的製程、或前述之組合，形成化合物半導體層112的材料於阻障層108上方。在一些實施例中，化合物半導體層112的材料可包含u型、n型或p型摻雜的氮化鎵，並且可使用摻質進行摻雜。

根據一些實施例，接著，可進行圖案化製程以根據預定設置閘極的位置調整化合物半導體層112的位置。在一些實施例中，圖案化製程包含於形成化合物半導體層112的材料層上形成遮罩層(未繪示)，然後蝕刻移除未被遮罩層覆蓋的材料層的部分，以形成化合物半導體層112。關於遮罩層的材料、形成方式以及蝕刻製程的詳細內容如同前文所述，於此便不再贅述。

根據一些實施例，接著，可順應性地(conformally)形成介電層114於阻障層108、隔離結構110以及化合物半導體層112上。在一些實施例中，介電層114的材料可包含氧化矽、氮化矽、氮氧化矽、氧化鋁、氮化鋁、其它合適的低介電常數介電材料、或前述之組合。在一些實施例中，可藉由前述化學氣相沉積製程、旋轉塗佈製程、其它合適的製程、或前述之組合形成介電層114。

根據一些實施例，接著，可形成介電層116於介電層114上。在一些實施例中，介電層116的材料以及形成方法可與前述介電層114的材料以及形成方法相同或相似，於此便不再贅述。根據一些實施例，可依照實際需求設置介電層114及/或介電層116。

根據一些實施例，接著，可對介電層114以及介電層116進行圖案化製程，以移除一部分的介電層114和介電層116，形成暴露出化合物半導體層112的開口。在一些實施例中，圖案化製程的詳細步驟可與前述化合物半導體層112的圖案化製程相同或相似，於此便不再贅述。

根據一些實施例，接著，可形成閘極電極118於介電層116上，並填入開口中。在一些實施例中，閘極電極118的材料可包含導電材料，例如，金屬、金屬矽化物、其它合適的導電材料、或前述之組合。舉例而言，金屬可包含金(Au)、鎳(Ni)、鉑(Pt)、鈀(Pd)、銥(Ir)、鈦(Ti)、鉻(Cr)、鎢(W)、鋁(Al)、銅(Cu)、前述之合金、其它合適的材料、或前述之組合。在一些實施例中，可藉由前述化學氣相沉積製程、物理氣相沉積製程、蒸鍍(evaporation)製程、濺鍍(sputtering)製程、其它合適的製程、或前述之組合形成閘極電極118。

根據一些實施例，接著，可對閘極電極118進行圖案化製程。圖案化製程的詳細步驟如前所述，於此便不再贅述。如第1A圖所示，在一些實施例中，於圖案化製程之後，閘極電極118的最大寬度可大於化合物半導體層112的最大寬度。

接著，請參照第1B圖，根據一些實施例，可形成介電層120於介電層116以及閘極電極118上，介電層120可完 整地覆蓋閘極電極118。在一些實施例中，介電層120可包含氧化矽、氮化矽、氮氧化矽、氧化鋁、氮化鋁、其它合適的低介電常數介電材料、或前述之組合。在一些實施例中，可藉由化學氣相沉積製程、旋轉塗佈製程、其它合適的製程、或前述之組合形成介電層120。在一些實施例中，於沉積介電層120之後，可對介電層120進行平坦化製程，例如，化學機械研磨製程。

根據一些實施例，接著，可對介電層120進行圖案化製程，移除介電層120的一部分，以於介電層120中形成通孔122以及通孔124。在一些實施例中，通孔122以及通孔124可設置於閘極電極118的兩側，且通孔122以及通孔124可暴露出一部分的通道層106。圖案化製程的詳細步驟如前所述，於此便不再贅述。

接著，根據一些實施例，可對介電層120進行圖案化製程，移除介電層120的一部分，以於介電層120中形成第一凹槽126Ra，第一凹槽126Ra可鄰近於閘極電極118。在一些實施例中，第一凹槽126Ra可設置於通孔122以及通孔124之間。在一些實施例中，第一凹槽126Ra比通孔122以及通孔124更靠近閘極電極118。如第1C圖所示，第一凹槽126Ra可從介電層120的頂表面120t延伸至介電層120的第一底表面120b₁，且第一凹槽126Ra並未暴露出介電層116。

在一些實施例中，第一凹槽126Ra可具有深度D₁。在一些實施例中，深度D₁可為介電層120的頂表面120t與第一底表面120b₁之間的最小距離。圖案化製程的詳細步驟如前所述，於此便不再贅述。

接著，請參照第1D圖，根據一些實施例，可再次對介電層120進行圖案化製程，移除介電層120的另一部分，以於介電層120中形成第二凹槽126Rb。在一些實施例中，第一凹槽126Ra與第二凹槽126Rb位於閘極電極118與汲極電極134之間。在一些實施例中，第二凹槽126Rb亦設置於通孔122以及通孔124之間。在一些實施例中，第二凹槽126Rb比通孔122以及通孔124更靠近閘極電極118。在一些實施例中，第二凹槽126Rb比第一凹槽126Ra更靠近閘極電極118。

如第1D圖所示，第二凹槽126Rb可從介電層120的頂表面120t延伸至介電層116的一部分的頂表面116t(或介電層120的第二底表面120b₂)，且第二凹槽126Rb可暴露出介電層116的一部分的頂表面116t，亦即，第二凹槽126Rb可貫穿介電層120。在一些實施例中，介電層120的第二底表面120b₂可低於閘極電極118的閘底面118b。在一些實施例中，介電層120的第二底表面120b₂可低於閘極電極118的頂表面(未標示)。在一些實施例中，第二底表面120b₂可為介電層120的最底表面(lowermost surface)。

在一些實施例中，第二凹槽126Rb可具有深度D₂。在一些實施例中，深度D₂可為介電層120的頂表面120t與第二底表面120b₂之間的最小距離。在一些實施例中，第一底表面120b₁與第二底表面120b₂不齊平。在一些實施例中，第一凹槽126Ra的深度D₁與第二凹槽126Rb的深度D₂不同。在一些實施例中，第一凹槽126Ra的深度D₁小於第二凹槽126Rb的深度D₂。圖案化製程的詳細步驟如前所述，於此便不再贅述。

值得注意的是，如第1D圖所示，第一凹槽126Ra可與第二凹槽126Rb相連，例如，第一凹槽126Ra以及第二凹槽126Rb可為彼此相通的連續性凹槽。在一些實施例中，由於第一凹槽126Ra的深度D₁與第二凹槽126Rb的深度D₂不同，第一凹槽126Ra與第二凹槽126Rb可一起定義出具有階梯狀輪廓(profile)的一凹槽。於此實施例中，階梯狀輪廓(profile)的凹槽提供源極場板127階梯狀地形，改變汲極電極140到閘極電極118的電場分佈，以降低電場對閘極電極118的干擾。在一些實施例中，第一凹槽126Ra的深度D₁大於第二凹槽126Rb的深度D₂。在一些實施例中，第一凹槽126Ra的深度D₁小於第二凹槽126Rb的深度D₂。

然而，應理解的是，雖然圖式中所繪示的實施例中介電層120具有第一凹槽126Ra以及第二凹槽126Rb這兩個凹槽所定義之具有階梯狀輪廓的凹槽，但根據另一些實施例，介電層120可具有由其它合適數量之凹槽所共同定義的凹槽，例如，3個、4個、5個、或其它合適的數量。

再者，在一些實施例中，第一凹槽126Ra以及第二凹槽126Rb可將介電層120分成第一部分119以及第二部分121，且第一凹槽126Ra以及第二凹槽126Rb將第一部分119以及第二部分121隔開。在一些實施例中，第一部分119以及第二部分121分別設置於第一凹槽126Ra以及第二凹槽126Rb的相反兩側。在一些實施例中，第一凹槽126Ra未貫穿介電層120，第二凹槽126Rb貫穿介電層120。

此外，在一些實施例中，可於形成通孔122以及通孔124的圖案化製程之前、期間或之後，進行第一凹槽126Ra以 及第二凹槽126Rb的圖案化製程，可於形成通孔122之前、期間或之後形成通孔124，且可於形成第一凹槽126Ra之前、期間或之後形成第二凹槽126Rb。

接著，請參照第1E圖，根據一些實施例，可順應性地形成源極場板127於介電層120上，且源極場板127延伸於第一凹槽126Ra以及第二凹槽126Rb內。在一些實施例中，源極場板127可與設置於閘極電極118與化合物半導體層112之間的介電層116直接接觸。在一些實施例中，源極場板127亦延伸於通孔122內。詳細而言，在一些實施例中，源極場板127從介電層120的第二部分121的頂表面121t延伸至第一部分119的頂表面119t。此外，如第1E圖所示，在一些實施例中，延伸於第一凹槽126Ra以及第二凹槽126Rb內的源極場板127可包含階梯狀結構127S。

另一方面，根據一些實施例，可順應性地形成導電層128於介電層120上，且導電層128可延伸於通孔124內。在一些實施例中，導電層128可設置於第一部分119的一部分的頂表面119t上。

在一些實施例中，源極場板127以及導電層128的材料可包含導電材料，例如，金屬、金屬矽化物、其它合適的導電材料、或前述之組合。舉例而言，金屬可包含金(Au)、鎳(Ni)、鉑(Pt)、鈀(Pd)、銥(Ir)、鈦(Ti)、鉻(Cr)、鎢(W)、鋁(Al)、銅(Cu)、前述之合金、其它合適的材料、或前述之組合。在一些實施例中，可藉由前述化學氣相沉積製程、物理氣相沉積製程、蒸鍍製程、濺鍍製程、其它合適的製程、或前述之組合形成源極場板127以及導 電層128。此外，在一些實施例中，可藉由蝕刻製程移除位於介電層120的第一部分119上的部分導電材料，以暴露出第一部分119的一部分的頂表面119t。

值得注意的是，根據一些實施例，延伸於第一凹槽126Ra以及第二凹槽126Rb內的源極場板127可屏蔽閘極電極118，降低電場對閘極電極118的干擾。此外，根據一些實施例，具有階梯狀結構127S的源極場板127可減少後續所需設置的場板數量，藉此降低場板金屬層之間產生寄生電容的風險，並且可簡化製程。

接著，請參照第1F圖，根據一些實施例，形成介電層130於源極場板127以及導電層128上。在一些實施例中，介電層130亦填充於第一凹槽126Ra以及第二凹槽126Rb內。在一些實施例中，可藉由沉積製程以及平坦化製程等形成介電層130，且介電層130的材料以及形成方法可與前述介電層120的材料以及形成方法相同或相似，於此便不再贅述。接著，根據一些實施例，可對介電層130進行圖案化製程以再次形成通孔122以及通孔124，通孔122以及通孔124分別暴露出一部分的源極場板127以及導電層128。圖案化製程的詳細步驟如前所述，於此便不再贅述。

接著，請參照第1G圖，根據一些實施例，形成源極電極132以及汲極電極134於介電層130上。在一些實施例中，介電層120的第一部分119鄰近於汲極電極134，介電層120的第二部分121鄰近於源極電極132。在一些實施例中，源極電極132以及汲極電極134可分別藉由通孔122以及通孔124與源極場板 127以及導電層128電性連接。在一些實施例中，汲極電極134與源極電極132位於閘極電極118的相對兩側。

如第1G圖所示，在一些實施例中，前述第一凹槽126Ra以及第二凹槽126Rb位於該源極電極132以及汲極電極134之間。在一些實施例中，源極場板127的階梯狀結構127S設置於源極電極132以及汲極電極134之間。在一些實施例中，源極電極132與閘極電極118不重疊。在一些實施例中，源極電極132與階梯狀結構127S不重疊。

在一些實施例中，源極電極132以及汲極電極134的材料可包含導電材料，例如，金屬、金屬矽化物、其它合適的導電材料、或前述之組合。舉例而言，金屬可包含金(Au)、鎳(Ni)、鉑(Pt)、鈀(Pd)、銥(Ir)、鈦(Ti)、鉻(Cr)、鎢(W)、鋁(Al)、銅(Cu)、前述之合金、其它合適的材料、或前述之組合。在一些實施例中，可藉由前述化學氣相沉積製程、物理氣相沉積製程、蒸鍍製程、濺鍍製程、其它合適的製程、或前述之組合形成導電材料。在一些實施例中，可對導電材料進行圖案化製程以形成源極電極132以及汲極電極134，圖案化製程的詳細步驟如前所述，於此便不再贅述。

接著，根據一些實施例，可形成介電層136於介電層130上，且介電層136覆蓋源極電極132以及汲極電極134。在一些實施例中，可藉由沉積製程以及平坦化製程等形成介電層136，且介電層136的材料以及形成方法可與前述介電層120的材料以及形成方法相同或相似，於此便不再贅述。接著，根據一些實施例，可對介電層136進行圖案化製程以再次形成通孔122以及通孔124，通孔122以及通孔124分別暴露出一部分的源極電極132 以及汲極電極134。圖案化製程的詳細步驟如前所述，於此便不再贅述。

接著，請參照第1H圖，根據一些實施例，形成源極接觸件138以及汲極接觸件140於介電層136上。在一些實施例中，源極接觸件138以及汲極接觸件140可穿過介電層136，分別與源極電極132以及汲極電極134電性連接，換言之，源極接觸件138以及汲極接觸件140可分別藉由通孔122以及通孔124(如第1G圖所示)與源極電極132以及汲極電極134電性連接。

在一些實施例中，源極接觸件138以及汲極接觸件140的材料可包含導電材料，例如，金屬、金屬矽化物、其它合適的導電材料、或前述之組合。舉例而言，金屬可包含金(Au)、鎳(Ni)、鉑(Pt)、鈀(Pd)、銥(Ir)、鈦(Ti)、鉻(Cr)、鎢(W)、鋁(Al)、銅(Cu)、前述之合金、其它合適的材料、或前述之組合。在一些實施例中，可藉由前述化學氣相沉積製程、物理氣相沉積製程、蒸鍍製程、濺鍍製程、其它合適的製程、或前述之組合形成導電材料。在一些實施例中，可對導電材料進行圖案化製程以形成，源極接觸件138以及汲極接觸件140，圖案化製程的詳細步驟如前所述，於此便不再贅述。

根據一些實施例，可進一步形成保護層142於源極接觸件138以及汲極接觸件140上以阻擋水氣。在一些實施例中，保護層142可包含任何合適的介電材料，例如，氧化矽、氮化矽、氮氧化矽、低介電常數介電材料、氧化鋁、氮化鋁、其它合適的材料、或前述之組合。在一些實施例中，可藉由前述化學氣相沉積製程、旋轉塗佈製程、其它合適的製程、或前述之組合形成保護層 142。之後，根據一些實施例，可對保護層142進行圖案化製程以形成開口144以及開口146，開口144以及開口146可分別暴露出源極接觸件138以及汲極接觸件140。

為了簡化敘述，可以將源極場板127、源極電極132以及源極接觸件138統稱為源極結構141，並且可以將導電層128、汲極電極134以及汲極接觸件140統稱為汲極結構143。

根據一些實施例，如第1H圖所示，位於第一凹槽126Ra以及第二凹槽126Rb內的源極場板127具有階梯狀結構127S，且源極場板127覆蓋介電層120的第二部分121，藉此可降低來自汲極結構143的電場對閘極電極118造成的影響且可吸取因界面漏電流所造成的電荷累積。於較佳實施例中，第二底表面120b₂低於閘極電極118的底表面118b。

此外，根據一些實施例，由於具有階梯狀結構127S的源極場板127已可有效地屏蔽汲極結構143的電場影響，因此不需於介電層130的頂表面130t上設置額外的場板結構，例如，源極電極132不須進一步延伸於頂表面130t上以與閘極電極118重疊，如此一來，亦可降低閘極電極118與其它場板結構之間產生大量電容的風險，並且可簡化製程。

接著，請參照第2圖，第2圖顯示根據本揭露另一些實施例中，半導體裝置200之剖面結構示意圖。第2圖所示的半導體裝置200與第1H圖所示的半導體裝置100大致上相似，其差異在於在半導體裝置200中，第一凹槽126Ra以及第二凹槽126Rb可分開一段距離，一部分的介電層(第三部分121’)設置於第一凹槽126Ra以及第二凹槽126Rb之間。於此實施例中，第一凹槽126Ra以及第二凹槽126Rb可為非連續性(或稱不相連)的凹槽結構。換言之，於此實施例中，第一凹槽126Ra以及第二凹槽126Rb可為不相連的。於此實施例中，第一凹槽126Ra的深度可大於、等於或小於第二凹槽126Rb的深度。

進一步而言，於此實施例中，第一凹槽126Ra以及第二凹槽126Rb可將介電層120分成第一部分119、第二部分121以及第三部分121’，且第一凹槽126Ra以及第二凹槽126Rb可將第一部分119、第二部分121以及第三部分121’隔開。再者，於此實施例中，第一凹槽126Ra以及第二凹槽126Rb兩者均可貫穿介電層120。根據本揭露一些實施例，提供一種半導體裝置。半導體裝置可包含基板、閘極電極、介電層、源極場板、第二介電層、源極電極以及汲極電極。閘極電極可設置於基板上。第一介電層可設置於閘極電極上且具有第一凹槽以及第二凹槽。源極場板可設置於第一介電層上，且延伸設置於第一凹槽以及第二凹槽內。第二介電層可設置於源極場板上。源極電極可設置於第二介電層上且與源極場板電性連接。汲極電極可設置於第二介電層上，且汲極電極與源極電極可設置於閘極電極的相對兩側，且第一凹槽與第二凹槽位於閘極電極與汲極電極之間。

在一些實施例中，第一凹槽貫穿第一介電層，且第二凹槽未貫穿第一介電層。在一些實施例中，第一凹槽與第二凹槽分別具有第一底表面與第二底表面，閘極電極具有閘底面，且第一底表面及／或第二底表面較閘底面鄰近基板。

在一些實施例中，源極場板可包含階梯狀結構，階梯狀結構可設置於第一凹槽以及第二凹槽中。在一些實施例中，源極電極與階梯狀結構不重疊。在一些實施例中，階梯狀結構可設置於源極電極以及汲極電極之間。

在一些實施例中，第一凹槽的深度與第二凹槽的深度不同。在一些實施例中，第一凹槽以及第二凹槽相連。在一些實施例中，源極電極與閘極電極不重疊。

在一些實施例中，前述半導體裝置可進一步包含第三介電層，第三介電層可設置於第二介電層上且覆蓋源極電極與汲極電極。在一些實施例中，前述半導體裝置可進一步包含源極接觸件以及汲極接觸件，源極接觸件以及汲極接觸件可設置於第三介電層上，其中源極接觸件以及汲極接觸件穿過第三介電層，分別與源極電極以及汲極電極電性連接。在一些實施例中，前述半導體裝置可進一步包含第四介電層，第四介電層可設置於閘極電極與半導體基板之間，其中源極場板與第四介電層直接接觸。

在一些實施例中，第一介電層可包含第一部分以及第二部分，第一凹槽以及第二凹槽將第一部分以及第二部分隔開。在一些實施例中，第一部分鄰近於汲極電極，第二部分鄰近於源極電極，源極場板從第二部分延伸至第一部分。在一些實施例中，源極場板從第二部分的頂表面延伸至第一部分的頂表面。

根據本揭露一些實施例，提供一種半導體裝置的形成方法，包含以下步驟：提供半導體基板；形成閘極電極於半導體基板上；形成第一介電層於閘極電極上；移除第一介電層的一部分，以於第一介電層中形成第一凹槽；移除第一介電層的另一部分，以於第一介電層中形成第二凹槽；順應性地形成源極場板於第一介電層上，其中源極場板延伸於第一凹槽以及第二凹槽內；形成第二介電層於源極場板上；形成源極電極於第二介電層上，其中源極電極與源極場板電性連接；以及形成汲極電極於第二介電層上，其中汲極電極與源極電極位於閘極電極的相對兩側，且第一凹槽與第二凹槽位於閘極電極與汲極電極之間。

在一些實施例中，第一凹槽以及第二凹槽相連，且第一凹槽的深度與第二凹槽的深度不同。在一些實施例中，延伸於第一凹槽以及第二凹槽內的源極場板包括階梯狀結構。在一些實施例中，第二凹槽貫穿第一介電層。

在一些實施例中，前述半導體裝置的形成方法可進一步包含：形成第三介電層於第二介電層上且覆蓋源極電極與汲極電極；以及形成源極接觸件以及汲極接觸件於第三介電層上，其中源極接觸件以及汲極接觸件穿過第三介電層，分別與源極電極以及汲極電極電性連接。

雖然本揭露的實施例已揭露如上，但應該瞭解的是，任何所屬技術領域中具有通常知識者，在不脫離本揭露之精神和範圍內，當可作更動、替代與潤飾。此外，本揭露之保護範圍並未侷限於說明書內所述特定實施例中的製程、機器、製造、物質組成、裝置、方法及步驟，任何所屬技術領域中具有通常知識者可從本揭露揭示內容中理解現行或未來所發展出的製程、機器、製造、物質組成、裝置、方法及步驟，只要可以在此處所述實施例中實施大抵相同功能或獲得大抵相同結果皆可根據本揭露使用。因此，本揭露之保護範圍包括上述製程、機器、製造、物質組成、裝置、方法及步驟。另外，每一申請專利範圍構成個別的實施例，且本揭露之保護範圍也包括各個申請專利範圍及實施例的組合。本揭露之保護範圍當視後附之申請專利範圍所界定者為準。

100:半導體裝置 101基板 102:基底 104:緩衝層 106:通道層 108:阻障層 110:隔離結構 112:化合物半導體層 114、116、120、130、136:介電層 116t、120t、121t、119t、130t:頂表面 118:閘極電極 118b:閘底面 119:第一部分 120b₁ :第一底表面 120b₂ :第二底表面 121:第二部分 121’:第三部分 122、124:通孔 126Ra:第一凹槽 126Rb:第二凹槽 127:源極場板 127S:階梯狀結構 128:導電層 132:源極電極 134:汲極電極 138:源極接觸件 140:汲極接觸件 141:源極結構 142:保護層 143:汲極結構 144、146:開口 D₁ 、D₂ :深度

第1A~1H圖顯示根據本揭露一些實施例中，半導體裝置於製程中各個階段之剖面結構示意圖； 第2圖顯示根據本揭露一些實施例中，半導體裝置之剖面結構示意圖。

100:半導體裝置

101:基板

102:基底

104:緩衝層

106:通道層

108:阻障層

110:隔離結構

112:化合物半導體層

114、116、120、130、136:介電層

120t、121t、119t、130t:頂表面

118:閘極電極

118b:閘底面

119:第一部分

120b₁ :第一底表面

120b₂ :第二底表面

121:第二部分

126Ra:第一凹槽

126Rb:第二凹槽

127:源極場板

127S:階梯狀結構

128:導電層

132:源極電極

134:汲極電極

138:源極接觸件

140:汲極接觸件

141:源極結構

142:保護層

143:汲極結構

144、146:開口

D₁ 、D₂ :深度

Claims (20)

1. 一種半導體裝置，包括：一基板；一閘極電極，設置於該基板上；一第一介電層，設置於該閘極電極上且具有一第一凹槽以及一第二凹槽；一源極場板，設置於該第一介電層上，且延伸設置於該第一凹槽以及該第二凹槽內；一第二介電層，設置於該源極場板上；一源極電極，設置於該第二介電層上且與該源極場板電性連接；一汲極電極，設置於該第二介電層上，且該汲極電極與該源極電極設置於該閘極電極的相對兩側；以及一第三介電層，設置於該第二介電層上且覆蓋該源極電極與該汲極電極，其中該第一凹槽與該第二凹槽位於該閘極電極與該汲極電極之間。
2. 如申請專利範圍第1項所述之半導體裝置，其中該第一凹槽未貫穿該第一介電層，且該第二凹槽貫穿該第一介電層。
3. 如申請專利範圍第1項所述之半導體裝置，其中該第一凹槽與該第二凹槽分別具有一第一底表面與一第二底表面，該閘極電極具有一閘底面，其中該第一底表面及/或該第二底表面較該閘底面鄰近該基板。
4. 如申請專利範圍第1項所述之半導體裝置，其中該源極場板包括一階梯狀結構，該階梯狀結構設置於該第一凹槽以及該第 二凹槽中。
5. 如申請專利範圍第4項所述之半導體裝置，其中該源極電極與該階梯狀結構不重疊。
6. 如申請專利範圍第1項所述之半導體裝置，其中該第一凹槽與該第二凹槽不相連。
7. 如申請專利範圍第6項所述之半導體裝置，其中該第一凹槽的深度與該第二凹槽的深度不同或相同。
8. 如申請專利範圍第1項所述之半導體裝置，其中該第一凹槽以及該第二凹槽相連。
9. 如申請專利範圍第8項所述之半導體裝置，其中該第一凹槽的深度與該第二凹槽的深度不同。
10. 如申請專利範圍第1項所述之半導體裝置，其中該源極電極與該閘極電極不重疊。
11. 如申請專利範圍第1項所述之半導體裝置，更包括一源極接觸件以及一汲極接觸件，設置於該第三介電層上，其中該源極接觸件以及該汲極接觸件穿過該第三介電層，分別與該源極電極以及該汲極電極電性連接。
12. 如申請專利範圍第1項所述之半導體裝置，更包括一第四介電層，設置於該閘極電極與該基板之間，其中該源極場板與該第四介電層直接接觸。
13. 如申請專利範圍第1項所述之半導體裝置，其中該第一介電層包括一第一部分以及一第二部分，該第一凹槽以及該第二凹槽將該第一部分以及該第二部分隔開。
14. 如申請專利範圍第13項所述之半導體裝置，其中該 第一部分鄰近於該汲極電極，該第二部分鄰近於該源極電極，該源極場板從該第二部分延伸至該第一部分。
15. 如申請專利範圍第14項所述之半導體裝置，其中該源極場板從該第二部分的一頂表面延伸至該第一部分的一頂表面。
16. 一種半導體裝置的形成方法，包括：提供一基板；形成一閘極電極於該基板上；形成一第一介電層於該閘極電極上；移除該第一介電層的一部分，以於該第一介電層中形成一第一凹槽；移除該第一介電層的另一部分，以於該第一介電層中形成一第二凹槽；順應性地形成一源極場板於該第一介電層上，其中該源極場板延伸於該第一凹槽以及該第二凹槽內；形成一第二介電層於該源極場板上；形成一源極電極於該第二介電層上，其中該源極電極與該源極場板電性連接；形成一汲極電極於該第二介電層上，其中該汲極電極與該源極電極位於該閘極電極的相對兩側，且該第一凹槽與該第二凹槽位於該閘極電極與該汲極電極之間；以及形成一第三介電層於該第二介電層上且覆蓋該源極電極與該汲極電極；。
17. 如申請專利範圍第16項所述之半導體裝置的形成方法，其中該第一凹槽以及該第二凹槽相連，且該第一凹槽的深度與 該第二凹槽的深度不同。
18. 如申請專利範圍第16項所述之半導體裝置的形成方法，其中延伸於該第一凹槽以及該第二凹槽內的該源極場板包括一階梯狀結構。
19. 如申請專利範圍第16項所述之半導體裝置的形成方法，其中該第一凹槽未貫穿該第一介電層，且該第二凹槽貫穿該第一介電層。
20. 如申請專利範圍第16項所述之半導體裝置的形成方法，更包括：形成一源極接觸件以及一汲極接觸件於該第三介電層上，其中該源極接觸件以及該汲極接觸件穿過該第三介電層，分別與該源極電極以及該汲極電極電性連接。

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