CN103282965A - 电阻变化型非易失性存储装置以及电阻变化型非易失性存储装置的访问方法 - Google Patents

电阻变化型非易失性存储装置以及电阻变化型非易失性存储装置的访问方法 Download PDF

Info

Publication number
CN103282965A
CN103282965A CN2012800043383A CN201280004338A CN103282965A CN 103282965 A CN103282965 A CN 103282965A CN 2012800043383 A CN2012800043383 A CN 2012800043383A CN 201280004338 A CN201280004338 A CN 201280004338A CN 103282965 A CN103282965 A CN 103282965A
Authority
CN
China
Prior art keywords
mentioned
bit line
basic array
array face
storage unit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2012800043383A
Other languages
English (en)
Other versions
CN103282965B (zh
Inventor
池田雄一郎
岛川一彦
东亮太郎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nuvoton Technology Corp Japan
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Publication of CN103282965A publication Critical patent/CN103282965A/zh
Application granted granted Critical
Publication of CN103282965B publication Critical patent/CN103282965B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/003—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0007—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising metal oxide memory material, e.g. perovskites
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/71—Three dimensional array
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/72—Array wherein the access device being a diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/101—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including resistors or capacitors only
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/24—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8833—Binary metal oxides, e.g. TaOx

Landscapes

  • Semiconductor Memories (AREA)

Abstract

一种电阻变化型非易失性存储装置，具有：多层位线（BL）；在多层位线（BL）的层间分别形成的多层字线（WL）；存储单元阵列，具有在多层位线（BL）与多层字线（WL）的交点上分别形成的多个存储单元（MC），由多个基本阵列面构成；与多个基本阵列面分别对应设置的全局位线（GBL）；与多个基本阵列面分别对应设置的第1选择开关元件以及第2选择开关元件的组；在不同的基本阵列面间，连续访问与相同字线连接的存储单元，不改变向字线以及位线施加的电压，以使流过存储单元的电流的朝向相同的方式选择存储单元。

Description

电阻变化型非易失性存储装置以及电阻变化型非易失性存储装置的访问方法
技术领域
本发明涉及具有使用所谓的电阻变化型元件构成的存储单元的电阻变化型非易失性存储装置及其访问方法。
背景技术
近年来，具有使用所谓的电阻变化型元件构成的存储单元的电阻变化型非易失性存储装置（以下也简称为“非易失性存储装置”）的研究开发正在进行。所谓电阻变化型元件是指，具有根据电信号而电阻值发生变化的性质、并能够利用该电阻值的变化来存储信息的元件。
另外，对于使用了电阻变化型元件的存储单元，其中之一采用所谓的交叉点结构。在交叉点结构中，在正交配置的位线和字线的交点位置上，由位线和字线夹着而构成各存储单元。以往，作为这样的交叉点结构的非易失性存储装置，提出了各种形态（专利文献1～6、非专利文献1等）。
现有技术文献
专利文献
专利文献1：日本特开2006－203098号公报（图2、图5）
专利文献2：日本特开2005－311322号公报（图4）
专利文献3：日本特表2006－514393号公报
专利文献4：日本特开2004－31948号公报
专利文献5：日本特开2007－165873号公报（图5、图9）
专利文献6：国际公开第2009/001534号
非专利文献
非专利文献1：I.G.Baek等，“Multi-layer Cross-point Binary OxideResistive Memory(OxRRAM（注册商标）)for Post-NAND StorageApplication”、IEDM2005(IEEE international ELECTRON DEVICES meeting2005)，769-772，Session31（Fig.7、Fig.11）、2005年12月5日
发明概要
发明要解决的问题
在上述这样的电阻变化型的非易失性存储装置中，在对存储单元进行连续的访问时，用来进行该连续的访问的控制希望是简单的。
发明内容
本发明的目的在于，提供一种在对存储单元进行连续的访问时访问控制简单的电阻变化型非易失性存储装置等。
解决问题的手段
为了实现上述目的，本发明的电阻变化型非易失性存储装置的一方式，具备具有电阻变化型元件的存储单元，该电阻变化型元件的电阻状态基于电信号而可逆地变化，该电阻变化型非易失性存储装置，具备：基板；多层位线，将在与上述基板的主面平行的面中正交的方向设为X方向及Y方向、将在上述基板的主面上层叠的方向设为Z方向的情况下，通过将在Y方向上排列在X方向上延伸的位线而构成的层在Z方向上层叠而构成该多层位线；多层字线，形成在上述多层位线的各个层间，通过将在X方向上排列在Y方向上延伸的字线而构成的层在Z方向上层叠而构成该多层字线；存储单元阵列，具有在上述多层位线与上述多层字线的各个交点处形成、被该位线与该字线夹持的多个上述存储单元，将在上述多层位线中Y方向的位置相同的多层位线、和与该多个位线交叉的上述字线之间所夹持的多个上述存储单元作为基本阵列面的情况下，由在Y方向上排列配置的多个上述基本阵列面构成该存储单元阵列；全局位线，与多个上述基本阵列面中的每一个基本阵列面对应地设置；第1选择开关元件以及第2选择开关元件的组，与多个上述基本阵列面中的每一个基本阵列面对应地设置；以及控制部，控制对上述多个上述存储单元的访问的顺序；多个上述基本阵列面分别还具有第1通孔群和第2通孔群，该第1通孔群仅将该基本阵列面内的偶数层的位线相互连接，该第2通孔群仅将该基本阵列面内的奇数层的位线相互连接；对于多个上述基本阵列面中的每一个基本阵列面，该基本阵列面内的上述第1通孔群，经由与该基本阵列面对应的、上述第1选择开关元件以及上述第2选择开关元件的组中的一个，与对应于该基本阵列面的上述全局位线连接，该基本阵列面内的上述第2通孔群，经由与该基本阵列面对应的、上述第1选择开关元件以及上述第2选择开关元件的组中的另一个，与对应于该基本阵列面的上述全局位线连接；在将多个上述基本阵列面中的一个作为第1基本阵列面、将与该第1基本阵列面在Y方向上邻接的、上述多个基本阵列面中的另一个作为第2基本阵列面的情况下，上述第1基本阵列面内的上述第1通孔群与上述第2基本阵列面内的上述第2通孔群在Y方向上相互邻接，并且，上述第1基本阵列面内的上述第2通孔群与上述第2基本阵列面内的上述第1通孔群在Y方向上相互邻接；上述第1基本阵列面内的上述第1通孔群，经由与该第1基本阵列面对应的上述第1选择开关元件，和与该第1基本阵列面对应的上述全局位线连接，并且，上述第1基本阵列面内的上述第2通孔群，经由与该第1基本阵列面对应的上述第2选择开关元件，和与该第1基本阵列面对应的上述全局位线连接；上述第2基本阵列面内的上述第2通孔群，经由与该第2基本阵列面对应的上述第1选择开关元件，和与该第2基本阵列面对应的上述全局位线连接，并且，上述第2基本阵列面内的上述第1通孔群，经由与该第2基本阵列面对应的上述第2选择开关元件，和与该第2基本阵列面对应的上述全局位线连接；在与多个上述基本阵列面对应的多个上述第1选择开关元件以及多个上述第2选择开关元件的各个组中，多个上述第1选择开关元件的电连接及非电连接通过共通的第1位线选择信号来控制，多个上述第2选择开关元件的电连接及非电连接通过共通的第2位线选择信号来控制；上述多个上述存储单元配置为，当电流从Z方向的一方向另一方流过该存储单元时该存储单元向第1电阻状态变化，当电流从Z方向的另一方向一方流过该存储单元时该存储单元向与上述第1电阻状态不同的第2电阻状态变化；上述控制部，对上述第1基本阵列面内的、与第1字线以及第1位线连接的第1存储单元进行第1访问，在上述第1访问之后，选择与上述第1基本阵列面不同的基本阵列面内的、与上述第1字线以及第2位线连接的第2存储单元进行第2访问，在进行上述第2访问时向上述第1字线施加的电压，与在进行上述第1访问时向上述第1字线施加的电压相同，在进行上述第2访问时向上述第2位线施加的电压，与在进行上述第1访问时向上述第1位线施加的电压相同，以使通过上述第1访问而流过上述第1存储单元的电流的Z方向的朝向与通过上述第2访问而流过上述第2存储单元的电流的Z方向的朝向相同的方式，选择上述第2存储单元。
另外，这些总括的或者具体的方式可以用系统、方法、集成电路、计算机程序或者计算机可读取的CD－ROM等记录介质实现，也可以通过系统、方法、集成电路、计算机程序以及记录介质的任意组合来实现。
发明效果
根据本发明，在电阻变化型非易失性存储装置中，对存储单元连续地进行访问时的控制变得简单。
附图说明
图1的（a）为本发明实施方式的存储单元的电路图，图1的（b）为单向型存储单元的电路图，图1的（c）为无二极管存储单元的电路图。
图2为表示双向二极管元件的电压－电流特性的一例的曲线图。
图3的（a）为表示单层交叉点结构的图，图3的（b）为表示多层交叉点结构的图。
图4的（a）～（d）为本发明实施方式的存储单元的剖面结构的例子，图4的（e）为图1的（c）的无二极管存储单元的剖面结构的一例。
图5为表示本发明实施方式的存储单元的电流－电压的关系的图表。
图6为表示本发明的基本阵列面群的结构的一实施方式的电路图。
图7为表示图6的基本阵列面群及其周边电路的电路图。
图8为表示使用了多个图6的基本阵列面群的电阻变化型非易失性存储装置的主要部分的电路图。
图9为表示本发明的电阻变化型非易失性存储装置的整体结构的电路图。
图10A为图6的基本阵列面群的写入动作的定时波形图。
图10B为图6的基本阵列面群的擦除动作的定时波形图。
图10C为图6的基本阵列面群的准备（standby）动作的定时波形图。
图10D的（a）和（b）为图6的基本阵列面群的读出动作的定时波形图。
图10E为图6的基本阵列面群的同时读出动作的定时波形图。
图11A为表示图6的基本阵列面群的通常的写入动作的示意图。
图11B为表示本发明实施方式的写入动作的示意图。
图11C为表示本发明另一实施方式的写入动作的示意图。
图12A为图6的基本阵列面群的通常的写入动作的定时波形图。
图12B为本发明实施方式的写入动作的定时波形图。
图12C为本发明另一实施方式的写入动作的定时波形图。
图13为表示本发明的基本阵列面群的物理结构的平面图。
图14的（a）和（b）为表示本发明的基本阵列面群的物理结构的剖面图。
图15的（a）～（c）为将本发明的基本阵列面群的物理结构按每层分解后的平面图。
图16的（a）～（c）为将本发明的基本阵列面群的物理结构按每层分解后的平面图。
图17的（a）和（b）为表示本发明的基本阵列面群的物理结构的剖面图。
图18的（a）～（c）为将本发明的基本阵列面群的物理结构按每层分解后的平面图。
图19为表示本发明的基本阵列面群的结构的一实施方式的电路图。
图20的（a）和（b）为表示现有的基本阵列面群的读出动作的仿真结果的波形图。
图21的（a）和（b）为表示本发明的基本阵列面群的读出动作的仿真结果的波形图。
图22为表示现有的基本阵列面的结构的剖面图。
图23为表示现有的基本阵列面群的结构的电路图。
图24的（a）和（b）为图23的基本阵列面群的读出动作的定时波形图。
具体实施方式
（作为发明基础的知识）
如背景技术所述，作为使用了电阻变化型元件的交叉点结构的非易失性存储装置，提出了各种形态。
在专利文献1中，示出了将具有双向性的可变电阻体(bipolar typevariable resistor)用作存储单元的非易失性存储装置。其中，公开了：以降低流过非选择单元的所谓的漏电流为目的，对存储单元的二极管使用例如非线性电阻(varistor)作为双向型非线性元件(bi-directional non-linear element)的方案。并且，还公开了交叉点结构。
在专利文献2中，示出了具备具有多层结构的三维交叉点型可变电阻存储单元阵列的非易失性存储装置。
在非专利文献1中，公开了将可变电阻膜与单向二极管组合而成的存储单元结构。并且还公开了多层结构。
在专利文献3中，公开了使用由可通过双极性电压进行改写的可变电阻存储器元件和齐纳二极管（Zener diode）构成的存储单元的多层存储器结构。
在专利文献4中，公开了使用由存储元件和单向控制元件构成的存储单元的多层存储器结构。
在专利文献5中，公开了使用如下存储单元的具有三维结构的非易失性存储器，该存储单元具备具有多晶硅二极管(poly-silicon diode)并能够通过单极性电压进行改写的可变电阻存储元件（RRAM（注册商标））。在专利文献5中如图22所示，示出了将相同阵列面内的奇数层、偶数层的字线分别与不同的纵布线（tree trunk）连接这样的字线结构。这里，某个阵列面的奇数层、偶数层的字线经由驱动器（driver）分别与不同的驱动电路连接。并且，在某个阵列面中选择奇数层的字线的驱动器、选择偶数层的字线的驱动器、在与该阵列面邻接的阵列面中选择奇数层的字线的驱动器、选择偶数层的字线的驱动器分别通过不同的控制信号进行控制。另外，在专利文献5中示出了字线的情况，但除了字线以外对于位线也可以适用。
但是，上述现有的非易失性存储装置，在作为集成电路实现的情况下，其布图面积增大，存在难以高集成化的问题。
例如，在上述专利文献5所示的结构中，选择相同阵列面内的奇数层的字线的驱动器（选择开关）与选择偶数层的字线的驱动器（选择开关）分别通过不同的控制信号进行控制，并且分别与不同的驱动电路连接。并且，某个阵列面和与其邻接的阵列面的驱动器（选择开关）分别通过不同的控制信号进行控制，并且与不同的驱动电路连接。因此，对于2个阵列面，驱动器（选择开关）需要4个，并且上述4个驱动器（选择开关）需要分别与不同的驱动电路连接，无法使驱动器（选择开关）的一端共通，因此驱动器（选择开关）的布图面积增大，结果导致非易失性存储装置的高集成化困难的问题。
针对该问题，在专利文献6中，示出了如下技术：采用将相同阵列面内的奇数层、偶数层的位线分别与共通的接触通孔连接的分层位线结构，并且用选择开关分别对连接了上述奇数层的位线、偶数层的位线的各接触通孔进行选择，使该选择开关的扩散区域的一方共通，从而能够抑制布图面积的增加。此外，一并示出了如下技术：将多个面内的奇数层位线用的选择开关的栅极共通地连接，同样地将偶数层位线用的选择开关的栅极共通地连接而构成模块，以上述模块为单位进行访问，从而能够削减布图面积。
这里，在存储单元阵列的设计中，通常要求使面积尽量小，位线及字线分别以在进行安装的工艺中容许的最小间隔进行布线。另一方面，由于布线间的电容耦合增大，因此信号被传递到与选择的位线及字线邻接的非选择的位线或字线，从而对选择出的位线及字线的信号动作产生影响。在专利文献6所示的结构（图23）中，在基本阵列面群400中，在选择位于模块内部的阵列面内的存储单元的情况下，和在选择位于模块端部的阵列面内的存储单元的情况下，与选择位线邻接的非选择位线的信号的动作不同，即使存储单元中存储的电阻值相同，也因选择出的存储单元的位置而导致选择线的信号的动作产生差异，存在读出速度产生偏差的问题（该动作的具体情况在后面叙述）。因此，需要采用以下的某种对策，即：与上述偏差的量相应地，对读出速度设置余量（margin）来进行电路设计、或者对位线和字线的布线间隔设置余量来进行布图设计。
上述问题能够通过以下的电阻变化型非易失性存储装置得以解决，该电阻变化型非易失性存储装置的特征在于，具备具有电阻变化型元件的存储单元，该电阻变化型元件的电阻状态基于电信号而可逆地变化，该电阻变化型非易失性存储装置，具备：基板；多层位线，将在与上述基板的主面平行的面中正交的方向设为X方向及Y方向、将在上述基板的主面上层叠的方向设为Z方向的情况下，通过将在Y方向上排列在X方向上延伸的位线而构成的层在Z方向上层叠而构成该多层位线；多层字线，形成在上述多层位线的各个层间，通过将在X方向上排列在Y方向上延伸的字线而构成的层在Z方向上层叠而构成该多层字线；存储单元阵列，具有在上述多层位线与上述多层字线的各个交点处形成、被该位线与该字线夹持的多个上述存储单元，将在上述多层位线中Y方向的位置相同的多层位线、和与该多个位线交叉的上述字线之间所夹持的多个上述存储单元作为基本阵列面的情况下，由在Y方向上排列配置的多个上述基本阵列面构成该存储单元阵列；全局位线，与多个上述基本阵列面中的每一个基本阵列面对应地设置；以及第1选择开关元件以及第2选择开关元件的组，与多个上述基本阵列面中的每一个基本阵列面对应地设置；多个上述基本阵列面分别还具有第1通孔群和第2通孔群，该第1通孔群仅将该基本阵列面内的偶数层的位线相互连接，该第2通孔群仅将该基本阵列面内的奇数层的位线相互连接；对于多个上述基本阵列面中的每一个基本阵列面，该基本阵列面内的上述第1通孔群，经由与该基本阵列面对应的、上述第1选择开关元件以及上述第2选择开关元件的组中的一个，与对应于该基本阵列面的上述全局位线连接，该基本阵列面内的上述第2通孔群，经由与该基本阵列面对应的、上述第1选择开关元件以及上述第2选择开关元件的组中的另一个，与对应于该基本阵列面的上述全局位线连接；在将多个上述基本阵列面中的一个作为第1基本阵列面、将与该第1基本阵列面在Y方向上邻接的、上述多个基本阵列面中的另一个作为第2基本阵列面的情况下，上述第1基本阵列面内的上述第1通孔群与上述第2基本阵列面内的上述第2通孔群在Y方向上相互邻接，并且，上述第1基本阵列面内的上述第2通孔群与上述第2基本阵列面内的上述第1通孔群在Y方向上相互邻接，上述第1基本阵列面内的上述第1通孔群，经由与该第1基本阵列面对应的上述第1选择开关元件，和与该第1基本阵列面对应的上述全局位线连接，并且，上述第1基本阵列面内的上述第2通孔群，经由与该第1基本阵列面对应的上述第2选择开关元件，和与该第1基本阵列面对应的上述全局位线连接，上述第2基本阵列面内的上述第2通孔群，经由与该第2基本阵列面对应的上述第1选择开关元件，和与该第2基本阵列面对应的上述全局位线连接，并且，上述第2基本阵列面内的上述第1通孔群，经由与该第2基本阵列面对应的上述第2选择开关元件，和与该第2基本阵列面对应的上述全局位线连接；在与多个上述基本阵列面对应的多个上述第1选择开关元件以及多个上述第2选择开关元件的各个组中，多个上述第1选择开关元件的电连接及非电连接通过共通的第1位线选择信号来控制，多个上述第2选择开关元件的电连接及非电连接通过共通的第2位线选择信号来控制。
这里，在上述结构的电阻变化型非易失性存储装置中，对于存储单元阵列内的某个区域的存储单元，在一边使地址增加一边连续地进行访问的情况下，通常，对与相同字线连接的存储单元，通过仅变更全局位线的选择而连续地进行访问。具体而言，例如，在访问动作的第1周期中，在对第1基本阵列面内的、与第1字线以及偶数层的位线连接的存储单元进行了访问的情况下，在第1周期之后的第2周期中，对与第1基本阵列面在Y方向上邻接的第2基本阵列面内的、与第1字线以及奇数层的位线连接的存储单元进行访问。即，对邻接的基本阵列面内的、与相同的字线连接的存储单元，顺序地进行访问。
但是，在上述的访问方法中，当在各周期向位线提供第1电位、向字线提供比第1电位小的第2电位的情况下，在第1周期中从偶数层的位线向第1字线的方向施加电压，在其后的第2周期中从奇数层的位线向第1字线的方向施加电压。即，按每个周期反转向存储单元施加的电压方向。因此，在第1周期中，在对第1基本阵列面内的存储单元向高电阻化的方向施加电压的情况下，在第2周期中对邻接的第2基本阵列面内的存储单元，向低电阻化的方向施加电压。
因此，为了连续地对存储单元进行写入动作（低电阻化），在第1周期中向位线提供第1电位、向字线提供比第1电位小的第2电位，在其后的第2周期中向位线提供第2电位、向字线提供第1电位，这样需要按照每个周期切换字线、位线的电位关系，存在向位线以及字线施加电压的控制繁琐的问题。
另外，根据存储单元的特性，在使电阻变化型元件高电阻化时和低电阻化时，也有需要不同的施加电压的情况。在由具有这样的特性的存储单元构成的存储单元阵列中，需要在位线和字线提供不同的电位，因此向位线以及字线施加电压的控制更加繁琐，并且还产生伴随着控制的耗电增加等问题。
鉴于上述情况，本发明目的在于，提供一种采用电阻变化型非易失性存储元件的非易失性存储装置，不用按照每个周期变更向字线、位线提供的电位，而能够对存储单元阵列内的某个区域的存储单元，一边增加地址一边连续地进行访问。
为了实现上述目的，本发明的电阻变化型非易失性存储装置的一方式，具备具有电阻变化型元件的存储单元，该电阻变化型元件的电阻状态基于电信号而可逆地变化，该电阻变化型非易失性存储装置，具备：基板；多层位线，将在与上述基板的主面平行的面中正交的方向设为X方向及Y方向、将在上述基板的主面上层叠的方向设为Z方向的情况下，通过将在Y方向上排列在X方向上延伸的位线而构成的层在Z方向上层叠而构成该多层位线；多层字线，形成在上述多层位线的各个层间，通过将在X方向上排列在Y方向上延伸的字线而构成的层在Z方向上层叠而构成该多层字线；存储单元阵列，具有在上述多层位线与上述多层字线的各个交点处形成、被该位线与该字线夹持的多个上述存储单元，将在上述多层位线中Y方向的位置相同的多层位线、和与该多个位线交叉的上述字线之间所夹持的多个上述存储单元作为基本阵列面的情况下，由在Y方向上排列配置的多个上述基本阵列面构成该存储单元阵列；全局位线，与多个上述基本阵列面中的每一个基本阵列面对应地设置；第1选择开关元件以及第2选择开关元件的组，与多个上述基本阵列面中的每一个基本阵列面对应地设置；以及控制部，控制对上述多个上述存储单元的访问的顺序；多个上述基本阵列面分别还具有第1通孔群和第2通孔群，该第1通孔群仅将该基本阵列面内的偶数层的位线相互连接，该第2通孔群仅将该基本阵列面内的奇数层的位线相互连接；对于多个上述基本阵列面中的每一个基本阵列面，该基本阵列面内的上述第1通孔群，经由与该基本阵列面对应的、上述第1选择开关元件以及上述第2选择开关元件的组中的一个，与对应于该基本阵列面的上述全局位线连接，该基本阵列面内的上述第2通孔群，经由与该基本阵列面对应的、上述第1选择开关元件以及上述第2选择开关元件的组中的另一个，与对应于该基本阵列面的上述全局位线连接；在将多个上述基本阵列面中的一个作为第1基本阵列面、将与该第1基本阵列面在Y方向上邻接的、上述多个基本阵列面中的另一个作为第2基本阵列面的情况下，上述第1基本阵列面内的上述第1通孔群与上述第2基本阵列面内的上述第2通孔群在Y方向上相互邻接，并且，上述第1基本阵列面内的上述第2通孔群与上述第2基本阵列面内的上述第1通孔群在Y方向上相互邻接；上述第1基本阵列面内的上述第1通孔群，经由与该第1基本阵列面对应的上述第1选择开关元件，和与该第1基本阵列面对应的上述全局位线连接，并且，上述第1基本阵列面内的上述第2通孔群，经由与该第1基本阵列面对应的上述第2选择开关元件，和与该第1基本阵列面对应的上述全局位线连接；上述第2基本阵列面内的上述第2通孔群，经由与该第2基本阵列面对应的上述第1选择开关元件，和与该第2基本阵列面对应的上述全局位线连接，并且，上述第2基本阵列面内的上述第1通孔群，经由与该第2基本阵列面对应的上述第2选择开关元件，和与该第2基本阵列面对应的上述全局位线连接；在与多个上述基本阵列面对应的多个上述第1选择开关元件以及多个上述第2选择开关元件的各个组中，多个上述第1选择开关元件的电连接及非电连接通过共通的第1位线选择信号来控制，多个上述第2选择开关元件的电连接及非电连接通过共通的第2位线选择信号来控制；上述多个上述存储单元配置为，当电流从Z方向的一方向另一方流过该存储单元时该存储单元向第1电阻状态变化，当电流从Z方向的另一方向一方流过该存储单元时该存储单元向与上述第1电阻状态不同的第2电阻状态变化；上述控制部，对上述第1基本阵列面内的、与第1字线以及第1位线连接的第1存储单元进行第1访问，在上述第1访问之后，选择与上述第1基本阵列面不同的基本阵列面内的、与上述第1字线以及第2位线连接的第2存储单元进行第2访问，在进行上述第2访问时向上述第1字线施加的电压，与在进行上述第1访问时向上述第1字线施加的电压相同，在进行上述第2访问时向上述第2位线施加的电压，与在进行上述第1访问时向上述第1位线施加的电压相同，以使通过上述第1访问而流过上述第1存储单元的电流的Z方向的朝向与通过上述第2访问而流过上述第2存储单元的电流的Z方向的朝向相同的方式，选择上述第2存储单元。
由此，对存储单元阵列内的某个区域的存储单元，使地址增加而连续访问的情况下，不需要按每个访问动作的周期变更向字线、位线提供的电位，因此能够简化控制电路。并且，由于不需要按每个周期变更向位线和字线提供的电位，所以能够减少耗电。
并且，作为本发明的电阻变化型非易失性存储装置的另一方式，特征在于，上述控制部，选择第3基本阵列面内的、与上述第1字线以及第2位线连接的上述第2存储单元进行上述第2访问，该第3基本阵列面是与上述第2基本阵列面在Y方向上邻接、且与上述第1基本阵列面不同的基本阵列面。
由此，通过仅变更全局位线的选择顺序而不需要按每个周期对向字线、位线提供的电位进行变更，因此能够简化控制电路。
并且，作为另一方式，特征在于，上述控制部，选择上述第2基本阵列面内的、与上述第1字线以及第2位线连接的上述第2存储单元进行上述第2访问。
由此，通过仅追加选择开关元件的切换而不需要按每个周期对向字线、位线提供的电位进行变更，因此能够简化控制电路。
另外，本发明作为电阻变化型非易失性存储装置的访问方法，该电阻变化型非易失性存储装置具备具有电阻变化型元件的存储单元，该电阻变化型元件的电阻状态基于电信号而可逆地变化，上述电阻变化型非易失性存储装置，具备：基板；多层位线，将在与上述基板的主面平行的面中正交的方向设为X方向及Y方向、将在上述基板的主面上层叠的方向设为Z方向的情况下，通过将在Y方向上排列在X方向上延伸的位线而构成的层在Z方向上层叠而构成该多层位线；多层字线，形成在上述多层位线的各个层间，通过将在X方向上排列在Y方向上延伸的字线而构成的层在Z方向上层叠而构成该多层字线；存储单元阵列，具有在上述多层位线与上述多层字线的各个交点处形成、被该位线与该字线夹持的多个上述存储单元，将在上述多层位线中Y方向的位置相同的多层位线、和与该多个位线交叉的上述字线之间所夹持的多个上述存储单元作为基本阵列面的情况下，由在Y方向上排列配置的多个上述基本阵列面构成该存储单元阵列；全局位线，与多个上述基本阵列面中的每一个基本阵列面对应地设置；以及第1选择开关元件以及第2选择开关元件的组，与多个上述基本阵列面中的每一个基本阵列面对应地设置，多个上述基本阵列面分别还具有第1通孔群和第2通孔群，该第1通孔群仅将该基本阵列面内的偶数层的位线相互连接，该第2通孔群仅将该基本阵列面内的奇数层的位线相互连接，对于多个上述基本阵列面中的每一个基本阵列面，该基本阵列面内的上述第1通孔群，经由与该基本阵列面对应的、上述第1选择开关元件以及上述第2选择开关元件的组中的一个，与对应于该基本阵列面的上述全局位线连接，该基本阵列面内的上述第2通孔群，经由与该基本阵列面对应的、上述第1选择开关元件以及上述第2选择开关元件的组中的另一个，与对应于该基本阵列面的上述全局位线连接，在将多个上述基本阵列面中的一个作为第1基本阵列面、将与该第1基本阵列面在Y方向上邻接的、上述多个基本阵列面中的另一个作为第2基本阵列面的情况下，上述第1基本阵列面内的上述第1通孔群与上述第2基本阵列面内的上述第2通孔群在Y方向上相互邻接，并且，上述第1基本阵列面内的上述第2通孔群与上述第2基本阵列面内的上述第1通孔群在Y方向上相互邻接，上述第1基本阵列面内的上述第1通孔群，经由与该第1基本阵列面对应的上述第1选择开关元件，和与该第1基本阵列面对应的上述全局位线连接，并且，上述第1基本阵列面内的上述第2通孔群，经由与该第1基本阵列面对应的上述第2选择开关元件，和与该第1基本阵列面对应的上述全局位线连接；上述第2基本阵列面内的上述第2通孔群，经由与该第2基本阵列面对应的上述第1选择开关元件，和与该第2基本阵列面对应的上述全局位线连接，并且，上述第2基本阵列面内的上述第1通孔群，经由与该第2基本阵列面对应的上述第2选择开关元件，和与该第2基本阵列面对应的上述全局位线连接；在与多个上述基本阵列面对应的多个上述第1选择开关元件以及多个上述第2选择开关元件的各个组中，多个上述第1选择开关元件的电连接及非电连接通过共通的第1位线选择信号来控制，多个上述第2选择开关元件的电连接及非电连接通过共通的第2位线选择信号来控制；上述多个上述存储单元配置为，当电流从Z方向的一方向另一方流过该存储单元时该存储单元向第1电阻状态变化，当电流从Z方向的另一方向一方流过该存储单元时该存储单元向与上述第1电阻状态不同的第2电阻状态变化；该电阻变化型非易失性存储装置的访问方法的特征在于，包含以下步骤：对上述第1基本阵列面内的、与第1字线以及第1位线连接的第1存储单元进行第1访问的步骤；以及在进行上述第1访问的步骤之后、选择与上述第1基本阵列面不同的基本阵列面内的、与上述第1字线以及第2位线连接的第2存储单元进行第2访问的步骤；在进行上述第2访问的步骤中向上述第1字线施加的电压，与在进行上述第1访问的步骤中向上述第1字线施加的电压相同；在进行上述第2访问的步骤中向上述第2位线施加的电压，与在进行上述第1访问的步骤中向上述第1位线施加的电压相同；以使在进行上述第1访问的步骤中流过上述第1存储单元的电流的Z方向的朝向与在进行上述第2访问的步骤中流过上述第2存储单元的电流的Z方向的朝向相同的方式，选择上述第2存储单元。
并且，上述访问方法的另一方式，特征在于，在进行上述第2访问的步骤中，选择第3基本阵列面内的、与上述第1字线以及第2位线连接的上述第2存储单元进行上述第2访问，该第3基本阵列面是与上述第2基本阵列面在Y方向上邻接、且与上述第1基本阵列面不同的基本阵列面。
并且，上述访问方法的另一方式，特征在于，在进行上述第2访问的步骤中，选择上述第2基本阵列面内的、与上述第1字线以及第2位线连接的上述第2存储单元进行上述第2访问。
另外，本发明的电阻变化型非易失性存储装置的一方式，对于多个上述基本阵列面中的每个基本阵列面，该基本阵列面内的上述第1通孔群，在Z方向上通过单一的通孔将隔着该基本阵列面内的奇数层的位线而邻接的该基本阵列面内的全部偶数层的位线之间连接，该基本阵列面内的上述第2通孔群，在Z方向上通过单一的通孔将隔着该基本阵列面内的偶数层的位线而邻接的该基本阵列面内的全部奇数层的位线之间连接。
另外，本发明的电阻变化型非易失性存储装置的一方式，对于多个上述基本阵列面中的每个基本阵列面，还具有电流限制电路，该电流限制电路在与该基本阵列面对应的上述第1选择开关元件的一端及与该基本阵列面对应的上述第2选择开关元件的一端、和与该基本阵列面对应的上述全局位线之间。
另外，本发明的电阻变化型非易失性存储装置的一方式，还具备：全局位线解码器/驱动器，选择多个上述全局位线中的至少一个，对选择出的至少一个全局位线，施加读出用电压；读出电路，读出与通过上述全局位线解码器/驱动器选择出的至少一个全局位线相对应的基本阵列面内的存储单元的电阻状态；以及控制电路，控制上述全局位线解码器/驱动器；上述控制电路对上述全局位线解码器/驱动器进行控制，以使得在从上述第1基本阵列面内的存储单元进行读出动作时，不同时从上述第2基本阵列面内的存储单元进行读出动作。
另外，本发明的电阻变化型非易失性存储装置的一方式，上述控制电路对上述全局位线解码器/驱动器进行控制，以使得在从上述第1基本阵列面内的存储单元进行读出动作时，还同时从不与上述第1基本阵列面在Y方向上邻接的第3基本阵列面内的存储单元进行读出动作。
另外，这些总括的或者具体的方式，可以通过系统、方法、集成电路、计算机程序或者计算机可读取的CD－ROM等记录介质实现，也可以通过系统、方法、集成电路、计算机程序以及记录介质的任意组合来实现。
以下，对本发明的电阻变化型非易失性存储装置的实施方式，参照附图进行详细说明。
另外，以下说明的实施方式，均为总括的或者具体的例示。以下实施方式中示出的数值、形状、材料、构成要素、构成要素的配置位置以及连接方式、步骤、步骤的顺序等作为一例，不是对本发明的限定。并且，在以下实施方式的构成要素中，对于表示最上位概念的独立权利要求没有记载的构成要素，作为任意的构成要素进行说明。
＜本发明的电阻变化型非易失性存储装置的结构＞
图1的（a）为本实施方式的电阻变化型非易失性存储装置具备的存储单元（交叉点存储单元）的电路图。如图1的（a）所示，在本实施方式中，以存储单元的电阻值根据极性不同的规定阈值以上的电压或者电流的施加而变化的双向型存储单元为前提。双向型存储单元，由在双向的电压或者电流的施加中发生电阻变化的电阻变化型非易失性存储元件1（以下也称为电阻变化型元件1）、和与该电阻变化型元件1串联连接的双向二极管元件2构成。电阻变化型元件1至少能够成为低电阻状态和高电阻状态，电阻值（电阻状态）基于所施加的电信号而可逆地变化从而能够存储信息。即，电阻变化型元件1具有如下特性：在低电阻状态时，当向电阻变化型元件1的施加电压的绝对值超过规定的第1电压时，向高电阻状态变化，在高电阻状态时，当向电阻变化型元件1的与第1电压的施加方向（施加极性）相反方向（逆极性）的施加电压的绝对值超过规定的第2电压时，向低电阻状态变化。双向二极管元件2相对于施加电压具有非线性的电流特性，并且具有在双方向（正电压区域以及负电压区域）上流过电流的双向性。
图2示出双向二极管元件2的电压－电流特性的一例。It（＞0）表示决定阈值电压的规定的电流值，V1表示第1阈值电压（正的阈值电压），V2表示第2阈值电压(负的阈值电压)。如图2所示，该特性为非线性，在电压V满足V2＜V＜V1的区域，电阻较大而实质上不流过电流。此时，当将流过双向二极管元件2的电流设为I时，I满足－It＜I＜It的关系。另一方面，在电压V满足V≦V2或者V1≦V的区域，电阻值急剧降低而流过较大的电流。此时，在满足V1≦V的区域中It≦I，在满足V≦V2的区域中I≦－It。
这里，阈值电压是指流过规定电流时的电压。这里的规定电流，是为了决定阈值电压而可以任意决定的值，根据二极管控制的元件的特性、二极管的特性来决定。通常，将阈值电流决定为，从实质上不流过电流的状态向流过较大电流的状态切换的时刻的电流。
另外，虽然在图2中记载了正电压时的电流大小和负电压时的电流大小为原点对称，但不是必须对称。例如可以是｜V1｜＜｜V2｜或者｜V2｜＜｜V1｜。
并且，通过在位线和字线之间设置的双向型存储单元，可以实现1位的存储元件。
另外，本发明的电阻变化型非易失性存储装置具备的存储单元的结构，也可以采用图1的（b）所示那样的由电阻变化型元件1和单向二极管元件2a构成的单向型存储单元、或图1的（c）所示那样的仅由电阻变化型元件1构成的无二极管存储单元。
这里，在图1的（a）和（b）中，电阻变化型元件的一端与位线连接，电阻变化型元件的另一端与二极管元件的一端连接，二极管元件的另一端与字线连接，但也可以是，电阻变化型元件的一端与字线连接，电阻变化型元件的另一端与二极管元件的一端连接，二极管元件的另一端与位线连接。
图3的（a）和（b）为表示包含存储单元的立体结构的概念图。图3的（a）是所谓的单层交叉点存储单元的立体结构，在正交配置的位线与字线的交点位置上，被位线和字线夹持而构成存储单元MC。图3的（b）是所谓的多层交叉点存储单元的立体结构，是图3的（a）的单层交叉点存储单元层叠而成的结构。
图4的（a）为本实施方式的各种存储单元的剖面结构的例子。图4的（a）中，下部布线11及上部布线12的一个是位线另一个是字线。并且，在下部布线11与上部布线12之间，顺序形成有下部电极13、二极管层14、内部电极15、电阻变化层16、以及上部电极17。即，图4的（a）的结构中，双向二极管元件2由下部电极13、二极管层14以及内部电极15构成，电阻变化型元件1由内部电极15、电阻变化层16以及上部电极17构成。
电阻变化层16介于内部电极15与上部电极17之间，是电阻值基于向内部电极15与上部电极17之间提供的电信号而可逆地变化的层。例如，是根据向内部电极15与上部电极17之间提供的电压的极性而在高电阻状态与低电阻状态之间可逆地转变的层。
另外，关于电阻变化层16，能够使用氧不足型的金属氧化物。在金属氧化物使用钽氧化物的情况下，由于钽氧化物的化学计量组成为Ta2O5，因此在其组成表示为TaOx的情况下，需要0＜x＜2.5。即氧含量需要比化学计量组成的Ta2O5少。本实施方式的TaOx膜，可以是0.8≦x≦1.9。
作为过渡金属氧化物，还可以使用铪氧化物或锆氧化物。铪氧化物的组成表示为HfOx的情况下，至少需要0＜x＜2.0。另外，也可以是0.9≦x≦1.6。
此外，锆氧化物的组成表示为ZrOx的情况下，至少需要0＜x＜2.0。另外，也可以是0.9≦x≦1.4。
图4的（b）为本实施方式的存储单元的剖面结构的另一例，电阻变化层16为层叠结构。即，电阻变化层16由第1电阻变化层16a和第2电阻变化层16b的层叠结构构成。这里，可以是，第2电阻变化层16b与第1电阻变化层16a相比氧含量较高，膜厚较薄。换言之，第1电阻变化层16a由氧不足型的第1金属氧化物16a构成，第2电阻变化层16b由氧不足度比第1金属氧化物小的第2金属氧化物16b构成。在电阻变化元件的第2电阻变化层中，形成有氧不足度根据电脉冲的施加而可逆地变化的微小的局部区域。局部区域可以考虑包含由氧缺陷部位构成的纤丝（filament）。
这里，“氧不足度”是指，在金属氧化物中，相对于构成其化学计量组成（在存在多个化学计量组成的情况下，是其中电阻值最高的化学计量组成）的氧化物的氧的量而言不足的氧的比例。化学计量组成的金属氧化物与其它组成的金属氧化物相比，更加稳定并且具有更高的电阻值。
例如，在金属为钽（Ta）的情况下，基于上述定义的化学计量组成的氧化物是Ta2O5，因此可以表现为TaO2.5。TaO2.5的氧不足度为0%，TaO1.5的氧不足度是，氧不足度＝（2.5－1.5）/2.5＝40%。此外，氧过剩的金属氧化物中，氧不足度为负值。另外，在本说明书中，如果没有特别说明，则以氧不足度包括正值、0、负值的情况进行说明。
氧不足度小的氧化物由于接近化学计量组成的氧化物而电阻值高，氧不足度大的氧化物由于接近构成氧化物的金属而电阻值低。
“含氧率”是氧原子在总原子数中所占的比率。例如，Ta2O5的含氧率，即氧原子占总原子数的比率（O/（Ta＋O）），是71.4atm%。因此，氧不足型的钽氧化物，含氧率大于0而小于71.4atm%。例如，在构成第1金属氧化物层的金属与构成第2金属氧化物层的金属为同种的情况下，含氧率与氧不足度具有对应关系。即，当第2金属氧化物的含氧率大于第1金属氧化物的含氧率时，第2金属氧化物的氧不足度小于第1金属氧化物的氧不足度。
例如，在使用钽氧化物的情况下，由第1钽氧化物层（组成：TaOx）16a与第2钽氧化物层（组成：TaOy）16b的层叠结构构成。这里，可以是，满足0＜x＜2.5以及x＜y。并且，可以是，第2钽氧化物层（TaOy）16b与上部电极17相接，膜厚为1nm以上8nm以下，并且满足0.8≦x≦1.9以及2.1≦y。
构成电阻变化层16的金属也可以使用钽以外的金属。作为构成电阻变化层16的金属，可以使用过渡金属或者铝（Al）。作为过渡金属，可以使用钽（Ta）、钛（Ti）、铪（Hf）、锆（Zr）、铌（Nb）、钨（W）、镍（Ni）等。过渡金属可以有多个氧化状态，因此能够通过氧化还原反应实现不同的电阻状态。
在对层叠结构的电阻变化层使用铪氧化物的情况下，由第1铪氧化物层（组成：HfOx）16a与第2铪氧化物层（组成：HfOy）16b的层叠结构构成。这里，可以是，满足0＜x＜2.0以及x＜y。并且，可以是，第2铪氧化物层（HfOy）16b与上部电极17相接，膜厚为3nm以上4nm以下，并且满足0.9≦x≦1.6以及1.8＜y。
在对层叠结构的电阻变化层使用锆氧化物的情况下，由第1锆氧化物层（组成：ZrOx）16a与第2锆氧化物层（组成：ZrOy）16b的层叠结构构成。这里，可以是，满足0＜x＜2.0以及x＜y。并且，可以是，第2锆氧化物层（ZrOy）16b与上部电极17相接，膜厚为1nm以上5nm以下，并且满足0.9≦x≦1.4以及1.9＜y。
在层叠结构的电阻变化层16中，构成第1金属氧化物16a的第1金属与构成第2金属氧化物16b的第2金属可以使用不同的金属。这种情况下，可以是，第2金属氧化物与第1金属氧化物相比氧不足度小，即电阻高。通过采用这种结构，在电阻变化时向第1电极与第2电极之间施加的电压被向第2金属氧化物分配更多的电压，能够更易于引起在第2金属氧化物中发生的氧化还原反应。
并且，在构成成为第1电阻变化层的第1金属氧化物的第1金属与构成成为第2电阻变化层的第2金属氧化物的第2金属使用互不相同的材料的情况下，可以是，第2金属的标准电极电位比第1金属的标准电极电位低。标准电极电位的值越高则表现越难氧化的特性。由此，在标准电极电位相对低的第2金属氧化物中，易于引起氧化还原反应。另外，关于电阻变化现象，可以考虑，由于在电阻高的第2金属氧化物中形成的微小局部区域中引起氧化还原反应而纤丝（导电通路）变化，因此其电阻值（氧不足度）变化。
例如，通过对第1金属氧化物使用氧不足型的钽氧化物（TaOx）、对第2金属氧化物使用钛氧化物（TiO2），能够获得稳定的电阻变化动作。钛（标准电极电位＝－1.63eV）与钽（标准电极电位＝－0.6eV）相比是标准电极电位低的材料。这样，通过对第2金属氧化物使用与第1金属氧化物相比标准电极电位低的金属的氧化物，在第2金属氧化物中更易于发生氧化还原反应。作为其它组合，可以对成为高电阻层的第2金属氧化物使用铝氧化物（Al2O3）。例如，可以对第1金属氧化物使用氧不足型的钽氧化物（TaOx），对第2金属氧化物使用铝氧化物（Al2O3）。
与氧不足度更小的第2金属氧化物16b连接的上部电极17，例如由铂（Pt）、铱（Ir）、钯（Pd）等与构成第2金属氧化物16b的金属以及构成内部电极15的材料相比标准电极电位更高的材料构成。此外，与氧不足度更高的第1金属氧化物16a连接的内部电极15，例如可以由钨（W）、镍（Ni）、钽（Ta）、钛（Ti）、铝（Al）、氮化钽（TaN）、氮化钛（TiN）等与构成第1金属氧化物16a的金属相比标准电极电位较低的材料构成。标准电极电位的值越高则表现越难氧化的特性。
即，可以是，在上部电极17的标准电极电位V2、构成第2金属氧化物16b的金属的标准电极电位Vr2、构成第1金属氧化物16a的金属的标准电极电位Vr1、内部电极15的标准电极电位V1之间，满足Vr2＜V2并且V1＜V2的关系。进而，可以是，满足V2＞Vr2、Vr1≧V1的关系。
通过采用上述结构，在上部电极17与第2金属氧化物16b的界面附近的第2金属氧化物16b中，选择性地发生氧化还原反应，能够获得稳定的电阻变化现象。
双向二极管元件2的二极管层14，例如可以由氮化硅（SiNx）构成。
图4的（c）和（d）为本实施方式的存储单元的剖面结构的其他例。在图4的（c）中，省略了内部电极15，在图4的（d）中，还省略了下部电极13以及上部电极17，下部布线11、上部布线12分别兼用作下部电极、上部电极。在图4的（c）的结构中，双向二极管元件2由下部电极13、二极管层14以及电阻变化层16（兼用作双向二极管元件2的另一个电极）构成，电阻变化型元件1由二极管层14（兼用作电阻变化型元件1的另一个电极）、电阻变化层16以及上部电极17构成。在图4的（d）的结构中，双向二极管元件2由下部布线11、二极管层14以及电阻变化层16（兼用作双向二极管元件2的另一个电极）构成，电阻变化型元件1由二极管层14（兼用作电阻变化型元件1的另一个电极）、电阻变化层16以及上部布线12构成。
随着存储单元的结构变简单，能够使用的材料受限。
此外，图4的（e）为图1的（c）的无二极管存储单元的剖面结构的一例。另外，在图4的（c）、（d）以及（e）中，也都与图4的（b）同样地，能够使电阻变化层16为层叠结构。另外，虽然图4示出了在二极管元件之上配置电阻变化型元件的结构，但是也可以构成为，在电阻变化型元件之上配置二极管元件。
图5为表示本实施方式的存储单元的电流－电压关系的图表。图5的图表与图1的（a）电路图的存储单元的电流－电压特性相对应。图5中，横轴是位线－字线间施加的电压，纵轴是流过存储单元的电流。此外，图5中示出的“LR单元”表示存储单元（更严格地讲，是存储单元中的电阻变化型元件）为低电阻状态的情况，“HR单元”表示存储单元（更严格地讲，是存储单元中的电阻变化型元件）为高电阻状态的情况。如图5所示，如果当前存储单元为低电阻状态（LR单元），则当电压上升而向存储单元的施加电压超过“2V”左右时，电流大幅增加。当电压继续上升而接近“4V”时，存储单元的电阻值急剧变化而成为高电阻状态（HR单元），电流大幅减小。另一方面，当使向存储单元的施加电压减小而低于“－4V”左右时，存储单元的电阻值急剧变化而成为低电阻状态（LR单元），电流大幅增加。这样，电阻变化随着施加电压的极性而在双方向上发生。
图6为表示本实施方式的电阻变化型非易失性存储装置中的基本阵列面群100的结构的电路图。图6中，设位线（子位线）延伸的方向是X方向，设字线延伸的方向是Y方向，设位线、字线的层重叠的方向是Z方向。换言之，在与基板（未图示）的主面平行的面中正交的方向设为X方向以及Y方向，与该基板的主面层叠的方向设为Z方向，该基板是成为形成存储单元的基底（base）。
图6中，位线BL在以将在X方向上延伸的位线在Y方向上排列而构成的结构为层的情况下，形成多个层（图6中为4层），字线WL在以将在Y方向上延伸的字线在X方向上排列而构成的结构为层的情况下，形成位线之间的各层（图6中为3层）。并且，在基本阵列面群100中，在位线BL与字线WL的三维的交点位置上，各存储单元MC被该位线BL与该字线WL夹持而形成。另外，为了图的简化，对于存储单元MC的一部分以及字线的一部分，省略了图示。
并且，按照在Z方向上一致的（即Y方向相同）各层的每个位线BL群，通过在与字线WL之间形成的存储单元MC，分别构成基本阵列面0～3。各基本阵列面0～3中，字线WL是共通的。在图6的例中，各基本阵列面0～3中，存储单元MC在X方向上配置32个，在Z方向上配置6个。此外，基本阵列面群100通过在Y方向上排列的4个基本阵列面0～3构成。另外，在图6中，与基本阵列面群100（基本阵列面群0）邻接的其它基本阵列面群（基本阵列面群1）中的基本阵列面4也一并进行了图示。其中，基本阵列面中的存储单元的个数、以及在Y方向上排列的基本阵列面的个数不限于此。
并且，在各基本阵列面0～3中，各基本阵列面内的偶数层的位线BL（BL_e0～BL_e3）分别经由第1通孔群121～124共通地连接，奇数层的位线BL（BL_o0～BL_o3）分别经由第2通孔群131～134共通地连接。另外，如图6所示，“偶数层的位线BL_e0”，是指基本阵列面0的4层位线中、从最上层起第2层与第4层的位线，“偶数层的位线BL_e1”，是指基本阵列面1的4层位线中、从最上层起第2层与第4层的位线，“偶数层的位线BL_e2”，是指基本阵列面2的4层位线中、从最上层起第2层与第4层的位线，“偶数层的位线BL_e3”，是指基本阵列面3的4层位线中、从最上层起第2层与第4层的位线。
并且，“奇数层的位线BL_o0”，是指基本阵列面0的4层位线中、从最上层起第1层与第3层的位线，“奇数层的位线BL_o1”，是指基本阵列面1的4层位线中、从最上层起第1层与第3层的位线，“奇数层的位线BL_o2”，是指基本阵列面2的4层位线中、从最上层起第1层与第3层的位线，“奇数层的位线BL_o3”，是指基本阵列面3的4层位线中、从最上层起第1层与第3层的位线。
这里，在基本阵列面0及2中，分别将偶数层的位线BL（BL_e0以及BL_e2）共通地连接的第1通孔群121以及123从Y方向看配置在基本阵列面0及2内的左侧，分别将奇数层的位线BL（BL_o0以及BL_o2）共通地连接的第2通孔群131及133从Y方向看配置在基本阵列面0及2内的右侧。另一方面，在基本阵列面1及3中，分别将偶数层的位线BL（BL_e1以及BL_e3）共通地连接的第1通孔群122以及124从Y方向看配置在基本阵列面1及3内的右侧，分别将奇数层的位线BL（BL_o1以及BL_o3）共通地连接的第2通孔群132及134从Y方向看配置在基本阵列面内的左侧。
并且，与基本阵列面0～3分别对应地在Y方向上延伸形成全局位线GBL000～GBL003。此外，按每个基本阵列面0～3，分别设有第1选择开关元件101～104以及第2选择开关元件111～114。在图6中，第1选择开关元件101～104以及第2选择开关元件111～114由n型MOS晶体管构成。
第1选择开关元件101～104，其栅极共通地连接，与该基本阵列面的（对应的）全局位线GBL000～GBL003、和该基本阵列面的通孔群121、132、123及134之间的电连接/非电连接分别按照向栅极供给的第1位线选择信号BLs_f0来进行切换控制。第2选择开关元件111～114，其栅极共通地连接，与该基本阵列面的（对应的）全局位线GBL000～GBL003、和该基本阵列面的通孔群131、122、133以及124之间的电连接/非电连接分别按照向栅极供给的第2位线选择信号BLs_s0来进行切换控制。
通过该结构，本实施方式的电阻变化型非易失性存储装置实现了上述的多层交叉点结构。并且，实现了使用位线BL和全局位线GBL的分层位线方式。并且，在各基本阵列面0～3中，通过将各基本阵列面内的偶数层的位线BL以及奇数层的位线BL分别经由第1通孔群以及第2通孔群共通地连接，从而能够将实现分层位线方式所需的选择开关元件的数量减为2个。由此，能够不增大布图面积而实现阵列尺寸小的基本阵列面群。
此外，在该结构中，在基本阵列面0中，偶数层的位线BL_e0经由第1通孔群121，与第1选择开关元件101连接，奇数层的位线BL_o0经由第2通孔群131，与第2选择开关元件111连接。另一方面，在相对于基本阵列面0在Y方向上邻接的基本阵列面1中，偶数层的位线BL_e1经由第1通孔群122，与第2选择开关元件112连接，奇数层的位线BL_o1经由第2通孔群132，与第1选择开关元件102连接。并且，基本阵列面群100内的各基本阵列面内的第1选择开关元件101～104，它们的栅极共有地连接，通过向栅极供给的第1位线选择信号BLs_f0控制电连接/非电连接，同样地，第2选择开关元件111～115，它们的栅极共有地连接，通过向栅极供给的第2位线选择信号BLs_s0控制电连接/非电连接。因此，如果选择第1位线选择信号BLs_f0，则第1选择开关元件101～104成为连接状态（ON），在基本阵列面0中，偶数层的位线BL_e0经由第1通孔群121以及第1选择开关元件101，与全局位线GBL000连接，奇数层的位线BL_o0与全局位线GBL000非电连接，而在基本阵列面1中，奇数层的位线BL_o1经由第2通孔群132以及第1选择开关元件102，与全局位线GBL001连接，偶数层的位线BL_e1与全局位线GBL001非电连接。基本阵列面2与基本阵列面0同样，基本阵列面3与基本阵列面1同样。
即，在该结构中，特征在于，选择某个基本阵列面群100的第1位线选择信号BLs_f0、在某个基本阵列面中偶数层的位线与全局位线连接时，在与该基本阵列面在Y方向上邻接的2个基本阵列面中，偶数层的位线与全局位线非电连接。另外，对于奇数层的位线也成立与上述同样的关系，并且该关系不受基本阵列面的位置的影响而始终成立。
图7为表示图6的基本阵列面群100与其周边电路之间的连接关系的电路图。图7中，全局位线解码器/驱动器202对全局位线GBL进行驱动控制。即，全局位线解码器/驱动器202选择多个全局位线中的至少一个，对选择出的至少一个全局位线施加读出用电压。子位线选择电路203根据地址信号A0～Ax，对第1位线选择信号BLs_f0以及第2位线选择信号BLs_s0进行控制。字线解码器/驱动器201对各字线WL进行驱动控制。
图8为表示电阻变化型非易失性存储装置的主要部分300的电路图。如图8所示，在实际的装置中，通过配置多个图6所示的基本阵列面群100，构成存储单元阵列200。在图8的例中，基本阵列面群100配置有（n＋1）×16个。字线解码器/驱动器201对各字线WL进行驱动控制，全局位线解码器/驱动器202对各全局位线GBL进行驱动控制。子位线选择电路203根据地址信号A0～Ax，控制对各基本阵列面群100的第1控制信号BLs_f0～BLs_fn以及第2控制信号BLs_s0～BLs_sn。
图9为表示电阻变化型非易失性存储装置500的整体结构的电路图。图9中，主要部分300与图8所示的结构相当。
图9中，地址输入电路211在擦除（高电阻化）周期、写入(低电阻化)周期或者读出周期的期间，将来自外部的地址信号暂时地锁存，将锁存的地址信号向子位线选择电路203、全局位线解码器/驱动器202、以及字线解码器/驱动器201输出。控制电路212接受多个输入信号，将表示擦除周期、写入周期、读出周期以及准备时的状态的信号，向子位线选择电路203、全局位线解码器/驱动器202、字线解码器/驱动器201、写入电路214以及数据输入输出电路215作为分别相应的信号输出。此外，控制电路212将擦除周期、写入周期以及读出周期时的擦除、写入、或者读出脉冲发生触发信号，向写入脉冲发生电路213输出。写入脉冲发生电路213在任意的期间（tp_E、tp_W、或者tp_R的期间）发生擦除周期、写入周期以及读出周期内的各擦除、写入、或者读出时间脉冲，并向全局位线解码器/驱动器202以及字线解码器/驱动器201输出。
＜本发明的电阻变化型非易失性存储装置500的动作＞
图10A的（a）和（b）、图10B的（a）和（b）、图10C、图10D的（a）和（b）为图6所示的基本阵列面群的动作定时图。存储器的动作大致分为4种，即：图10A的（a）和（b）所示的写入（低电阻化）周期，图10B的（a）和（b）所示的擦除（高电阻化）周期，图10C所示的准备周期，以及图10D的（a）和（b）所示的读出周期。
这里，图6中，存储单元阵列内的全部存储单元，在相对于电阻变化型元件的下端而言向二极管元件的上端提供高电压的情况下，进行低电阻化，在相对于二极管元件的上端而言向电阻变化型元件的下端提供高电压的情况下，进行高电阻化。
（写入周期的动作）
首先，说明写入周期。在图10A的（a）中，作为写入动作的一例，示出了对与位线BL_e2以及字线WL00000连接的存储单元写入(低电阻化)的情况。在写入周期中，被选择的存储单元的电阻变化型元件从高电阻状态向低电阻状态变化。在该存储单元中，电阻变化型元件的下端与位线连接，二极管元件的上端与字线连接。首先，向所选择的全局位线（在图10A的（a）中为GBL002）与所选择的字线（图10A的（a）中为WL00000），施加预充电电压Vp。不向这以外的非选择全局位线、非选择字线施加预充电电压。此外，在第1位线选择信号BLs_f0、第2位线选择信号BLs_s0中，向被选择的一方（图10A的（a）中为BLs_f0）施加选择电压Vsel，选择位线（图10A的（a）中为BL_e2）被预充电为预充电电压Vp。非选择全局位线、非选择位线、非选择字线利用从选择位线、选择字线经过存储单元的潜行（回り込み）电流，被预充电为预充电电压Vp。
接着，通过向选择全局位线GBL002施加写入电压Vw，向选择位线BL_e2施加写入电压Vwb。一并向选择字线WL00000施加0V，向与选择位线BL_e2以及选择字线WL00000连接的存储单元施加写入电压Vwb，从而进行向存储单元的写入。此时，非选择位线变化为由选择位线BL_e2的电压Vwb和选择字线WL00000的电压0V决定的、比0V高而比Vwb低的稳定电压Vwnb1，非选择字线同样地变化为比0V高而比Vwb低的稳定电压Vwnw1，因此在非选择的存储单元上，仅施加比写入电压Vwb小的电压。
图10A的（b）中，示出了作为写入动作的另一例的、对与位线BL_o3以及字线WL00000连接的存储单元进行写入(低电阻化)的情况。在该存储单元中，与和位线BL_e2以及字线WL00000连接的存储单元相反地，二极管元件的上端与位线连接，电阻变化型元件的下端与字线连接，因此需要使向位线、字线施加的电压关系相反。首先，向所选择的全局位线（图10A的（b）中为GBL03）与所选择的字线（图10A的（b）中为WL00000）施加预充电电压Vp。不向这以外的非选择全局位线、非选择字线施加预充电电压。此外，在第1位线选择信号BLs_f0、第2位线选择信号BLs_s0中，向所选择的一方（图10A的（b）中为BLs_f0）施加选择电压Vsel，选择位线（图10A的（b）中为BL_o3）被预充电为预充电电压Vp。非选择全局位线、非选择位线、非选择字线利用从选择位线、选择字线经过存储单元的潜行电流，被预充电为预充电电压Vp。
接着，向选择字线WL00000施加写入电压Vwb，向选择全局位线GBL003施加0V。由此，向选择位线BL_o3施加0V，向与选择位线BL_o3以及选择字线WL00000连接的存储单元施加写入电压Vwb，从而进行向存储单元的写入。此时，非选择位线变化为由选择位线BL_o3的电压0V与选择字线WL00000的电压Vwb决定的、比0V高而比Vwb低的稳定电压Vwnb2，非选择字线同样地变化为比0V高而比Vwb低的稳定电压Vwnw2，因此在非选择的存储单元上，仅施加比写入电压Vwb小的电压。
（擦除周期的动作）
接着，对擦除周期进行说明。图10B中，作为擦除动作的一例，示出了对与位线BL_e2以及字线WL00000连接的存储单元进行擦除(高电阻化)的情况。在擦除周期中，基本的动作与写入周期是同样的，区别点在于，向所选择的存储单元施加逆极性的电压。首先，向所选择的全局位线（图10B的（a）中为GBL002）与所选择的字线（图10B的（a）中为WL00000）施加预充电电压Vp。不向这以外的非选择全局位线、非选择字线施加预充电电压。此外，在第1位线选择信号BLs_f0、第2位线选择信号BLs_s0中，向所选择的一方（图10B的（a）中为BLs_f0）施加选择电压Vsel，选择位线（图10B的（a）中为BL_e2）被预充电为预充电电压Vp。非选择全局位线、非选择位线、非选择字线利用从选择位线、选择字线经过存储单元的潜行电流，被预充电为预充电电压Vp。
接着，向选择字线WL00000施加擦除电压Veb。一并向选择位线BL_e2施加0V，向与选择位线BL_e2以及选择字线WL00000连接的存储单元施加擦除电压Veb，从而进行存储单元的擦除。此时，非选择位线变化为由选择字线WL00000的电压Veb与选择位线BL_e2的电压0V决定的、比0V高而比Veb低的稳定电压Venb1，非选择字线同样地变化为比0V高而比Veb低的稳定电压Venw1，因此在非选择的存储单元上，仅施加比擦除电压Veb小的电压。
图10B的（b）中，示出了作为擦除动作的另一例的、对与位线BL_o3以及字线WL00000连接的存储单元进行擦除(高电阻化)的情况。与写入的情况同样地，在该存储单元中，和与位线BL_e2以及字线WL00000连接的存储单元相反地，二极管元件的上端与位线连接，电阻变化型元件的下端与字线连接，因此需要使向位线、字线施加的电压关系相反。首先，向所选择的全局位线（图10B的（b）中为GBL003）与所选择的字线（图10B的（b）中为WL00000）施加预充电电压Vp。不向这以外的非选择全局位线、非选择字线施加预充电电压。此外，在第1位线选择信号BLs_f0、第2位线选择信号BLs_s0中，向所选择的一方（图10B的（b）中为BLs_f0）施加选择电压Vsel，选择位线（图10B的（b）中为BL_o3）被预充电为预充电电压Vp。非选择全局位线、非选择位线、非选择字线利用从选择位线、选择字线经过存储单元的潜行电流，被预充电为预充电电压Vp。
接着，通过向选择全局位线GBL003施加擦除电压Vb，向选择位线BL_o3施加擦除电压Veb。一并通过向选择字线WL00000施加0V、向与选择位线BL_o3以及选择字线WL00000连接的存储单元施加擦除电压Veb，从而进行存储单元的擦除。此时，非选择位线变化为由选择位线BL_o3的电压Veb与选择字线WL00000的电压0V决定的、比0V高而比Veb低的稳定电压Venb2，非选择字线同样地变化为比0V高而比Veb低的稳定电压Vwnw2，因此在非选择的存储单元上，仅施加比擦除电压Veb小的电压。
（读出周期的动作）
接着，对读出周期进行说明。图10D的（a）中，作为读出动作的一例，示出了读出与位线BL_e2以及字线WL00000连接的存储单元的情况。在读出周期中，首先向选择全局位线（图10D的（a）中为GBL002），施加预充电电压VPR_GBL。对这以外的非选择全局位线，施加电压与否均可。并且，在第1位线选择信号BLs_f0、第2位线选择信号BLs_s0中，向所选择的一方（图10D的（a）中为BLs_f0）施加选择电压Vsel，向这以外的非选择的位线选择信号，施加非选择电压（图10D的（a）中为0V）。不向选择字线（图10D的（a）中为WL00000）、非选择字线施加电压。通过以上的电压施加，通过全局位线GBL002，选择位线（图10D的（a）中为BL_e2）被预充电为预充电电压VPR_SBL，从选择位线BL_e2经由存储单元，选择字线WL00000、非选择字线被预充电为VPR_WL，从选择、非选择字线经由存储单元，非选择位线被预充电为VPR_NSBL。
另外，在上述中，可以向非选择全局位线施加电压，在这种情况下，通过使施加的电压比选择全局位线GBL002的预充电电压VPR_GBL低、并接近非选择位线的预充电电压VPR_NSBL，能够减小经由位线选择开关的非选择全局位线、非选择位线间的漏电压。并且，通过向非选择全局位线施加并固定电压，能够防止经由布线间电容的对选择全局位线GBL002的影响。
接着，停止向选择全局位线GBL002的电压施加，使选择字线WL00000的电压从VPR_WL变化为0V。对这以外的非选择字线，不施加电压。由此，向所选择的存储单元施加读出电压VPR_SBL，根据存储单元的电阻变化型元件的电阻值，选择位线BL_e2、选择全局位线GBL002中蓄积的电荷进行放电。通过用图9的读出电路216检测该选择全局位线GBL002的电位成为判定电压VREF之前的时间ΔtRD，从而判定存储单元是处于低电阻状态还是处于高电阻状态。
这里，由于选择字线WL00000从VPR_WL变化为0V，非选择位线、非选择字线分别从VPR_NSBL、VPR_WL向由选择位线BL_e2、选择字线WL00000的电压决定的稳定电压变化。
此时，与选择位线BL_e2在相同层（即Y方向上）邻接的非选择位线是位线BL_e1以及BL_e3，而这两个非选择位线BL_e1、BL_e3根据第2位线选择信号BLs_s0（第2选择开关元件112及114为非连接状态之故）而被从全局位线切断，因此布线的负载电容小，迅速向上述稳定电压变化。该邻接的非选择位线BL_e1、BL_e3的信号变化分别经由选择位线BL_e2和邻接的非选择位线BL_e1以及BL_e3之间的布线间电容，向选择位线传递，因此，与邻接的非选择位线的信号无变化时相比，选择位线的信号迅速地变化。
并且，图10D的（b）中，示出了作为读出动作的另一例的、读出与位线BL_e3以及字线WL00000连接的存储单元的情况。设电阻变化型元件的电阻值与上述连接于位线BL_e2以及字线WL00000的存储单元相同。在读出周期中，首先向选择全局位线（图10D的（b）中为GBL003）施加预充电电压VPR_GBL。对这以外的非选择全局位线，施加电压与否均可，这与上述是同样的。此外，在第1位线选择信号BLs_f0、第2位线选择信号BLs_s0中，向所选择的一方（图10D的（b）中为BLs_s0）施加选择电压Vsel，向这以外的非选择的位线选择信号，施加非选择电压（图10D的（b）中为0V）。不向选择字线（图10D的（b）中为WL00000）、非选择字线施加电压。通过以上的电压施加，通过全局位线GBL003，选择位线（图10D的（b）中为BL_e3）被预充电为预充电电压VPR_SBL，从选择位线BL_e3经由存储单元，选择字线WL00000、非选择字线被预充电为VPR_WL，从选择、非选择字线经由存储单元，非选择位线被预充电为VPR_NSBL。
接着，停止向选择全局位线GBL003的电压施加，使选择字线WL00000的电压从VPR_WL向0V变化。不向这以外的非选择字线施加电压。由此，向选择的存储单元施加读出电压VPR_SBL，通过存储单元，在选择位线BL_e3、选择全局位线GBL003中蓄积的电荷进行放电。通过用图9的读出电路216检测该选择全局位线GBL003的电位成为判定电压VREF之前的时间ΔtRD，从而判定存储单元是处于低电阻状态还是处于高电阻状态。
这里，由于选择字线WL00000从VPR_WL变化为0V，非选择位线、非选择字线分别从VPR_NSBL以及VPR_WL向由选择位线BL_e3、选择字线WL00000的各自的电压决定的稳定电压变化。
此时，与选择位线BL_e3在相同层（即Y方向上）邻接的非选择位线是位线BL_e2以及BL_e4，而这两个非选择位线BL_e2、BL_e4分别根据位线选择信号BLs_f0、BLs_f1（第1选择开关元件103及105处于非连接状态之故）而被从全局位线切断，因此布线的负载电容小，迅速向上述稳定电压变化。该邻接的非选择位线BL_e2、BL_e4的信号的变化分别经由选择位线BL_e3与邻接的非选择位线BL_e2、BL_e4之间的布线间电容，向选择位线传递，因此，与邻接的非选择位线的信号无变化时相比，选择位线的信号迅速地变化。
但是，邻接非选择位线BL_e2以及BL_e4的信号的变化速度，与读出和位线BL_e2以及选择字线WL00000连接的存储单元的情况下的邻接非选择位线BL_e1以及BL_e3的变化速度为相同程度，经由选择位线BL_e3与邻接的非选择位线BL_e2以及BL_e4之间的布线间电容的、对选择位线BL_e3的信号变化的影响也为相同程度。因此，如果选择存储单元的电阻变化型元件的电阻值相同，则全局位线的电位成为判定电压VREF之前的时间ΔtRD，成为与读出与非选择位线BL_e2以及选择字线WL00000连接的存储单元的情况时大致相同的值。
另一方面，考虑存储单元阵列是作为现有例的专利文献6、即图23所示的结构的情况。
图24的（a）中，作为读出动作的一例，示出了读出与选择位线BL_e2以及选择字线WL00000连接的存储单元的情况。在读出周期中，首先向选择全局位线（图24的（a）中为GBL002）施加预充电电压VPR_GBL。对这以外的非选择全局位线，施加电压与否均可。并且，在偶数层的位线选择信号BLs_e0以及奇数层的位线选择信号BLs_o0中，向所选择的一方（图24的（a）中为BLs_e0）施加选择电压Vsel，向这以外的非选择的位线选择信号施加非选择电压（图24（a）中为0V）。不向选择字线（图24的（a）中为WL00000）、非选择字线施加电压。通过以上的电压施加，通过全局位线GBL002，选择位线（图24的（a）中为BL_e2）被预充电为预充电电压VPR_SBL，从选择位线BL_e2经由存储单元，选择字线WL00000、非选择字线被预充电为VPR_WL，从选择、非选择字线经由存储单元，非选择位线被预充电为VPR_NSBL。
接着，停止向选择全局位线GBL002的电压施加，使选择字线WL00000的电压从VPR_WL变化为0V。不向这以外的非选择字线施加电压。由此，向所选择的存储单元施加读出电压VPR_SBL，根据存储单元的电阻变化型元件的电阻值，选择位线BL_e2以及选择全局位线GBL002中蓄积的电荷进行放电。通过用图9的读出电路216检测该选择全局位线GBL002的电位成为判定电压VREF之前的时间ΔtRD，从而判定存储单元是处于低电阻状态还是处于高电阻状态。
这里，由于选择字线WL00000从VPR_WL变化为0V，非选择位线以及非选择字线分别从VPR_NSBL、VPR_WL向由选择位线BL_e2以及选择字线WL00000的电压决定的稳定电压变化。
此时，如图23所示，与选择位线BL_e2在相同层（即Y方向上）邻接的非选择位线是位线BL_e1以及BL_e3。这两个非选择位线BL_e1以及BL_e3根据偶数层的位线选择信号BLs_e0分别与全局位线GBL001以及GBL003连接，而全局位线的布线的负载电容大，因此两个非选择位线BL_e1以及BL_e3的信号以缓慢的速度向上述稳定电压变化。该邻接的非选择位线BL_e1以及BL_e3的电压变化分别经由选择位线BL_e2与邻接的非选择位线BL_e1以及BL_e3之间的布线间电容，向选择位线BL_e2传递，而邻接的非选择位线BL_e1以及BL_e3的信号动作都缓慢，因此与图10D的（a）的情况相比，选择位线BL_e2的信号的变化速度变慢。
并且，图24的（b）中，示出了存储单元阵列为现有例的结构的情况下的、作为读出动作的另一例的、读出与选择位线BL_e3以及选择字线WL00000连接的存储单元的情况。设电阻变化型元件的电阻值和上述的与位线BL_e2以及字线WL00000连接的存储单元相同。在读出周期中，首先向选择全局位线（图24的（b）中为GBL003）施加预充电电压VPR_GBL。对这以外的非选择全局位线，施加电压与否均可。并且，在偶数层的位线选择信号BLs_e0以及奇数层的位线选择信号BLs_o0中，向所选择的一方（图24的（b）中为BLs_e0）施加选择电压Vsel，向这以外的非选择的位线选择信号，施加非选择电压（图24的（b）中为0V）。不向选择字线（图24的（b）中为WL00000）、非选择字线施加电压。通过以上的电压施加，通过全局位线GBL003，选择位线（图24的（b）中为BL_e3）被预充电为预充电电压VPR_SBL，从选择位线BL_e3经由存储单元，选择字线WL00000、非选择字线被预充电为VPR_WL，从选择、非选择字线经由存储单元，非选择位线被预充电为VPR_NSBL。
预充电结束后，停止向选择全局位线GBL003的电压施加，使选择字线WL00000的电压从VPR_WL向0V变化。不向这以外的非选择字线施加电压。由此，向所选择的存储单元施加读出电压VPR_SBL，通过存储单元，在选择位线BL_e3以及选择全局位线GBL003中蓄积的电荷进行放电。通过用图9的读出电路216检测该选择全局位线GBL003的电位成为判定电压VREF之前的时间ΔtRD，从而判定存储单元是处于低电阻状态还是处于高电阻状态。
这里，由于选择字线WL00000从VPR_WL变化为0V，非选择位线以及非选择字线分别从VPR_NSBL以及VPR_WL向由选择位线BL_e3以及选择字线WL00000的电压决定的稳定电压变化。
此时，如图23所示，与选择位线BL_e3在相同层（即Y方向上）邻接的非选择位线是位线BL_e2以及BL_e4。该非选择位线BL_e2根据偶数层的位线选择信号BLs_e0而与全局位线连接，布线的负载电容大，因此非选择位线BL_e2的信号以缓慢的速度向上述稳定电压变化。另一方面，非选择位线BL_e4根据偶数层的位线选择信号BLs_e1（偶数层选择开关元件405处于非连接状态之故）而被从全局位线切断，布线的负载电容小，因此非选择位线BL_e4的信号迅速向上述稳定电压变化。该邻接的非选择位线的变化，经由选择位线和邻接的非选择位线之间的布线间电容，向选择位线传递，而由于在一个邻接非选择位线BL_e2中信号变化的速度快，在另一个邻接非选择位线BL_e4中信号变化的速度慢，因此选择位线BL_e3中的信号的变化速度比图24的（a）的情况快，比图10D的（a）和（b）的情况慢。
即，邻接非选择位线BL_e2的信号的变化速度慢、邻接非选择位线BL_e4的信号的变化速度快，而如上所述，读出与位线BL_e2以及字线WL00000连接的存储单元的情况下的邻接非选择位线BL_e1、BL_e3的变化都慢。因此，即使选择存储单元的电阻变化型元件的电阻值相同，全局位线的电位成为判定电压VREF之前的时间ΔtRD也快于读出与位线BL_e2以及字线WL00000连接的存储单元的情况，判定时间产生偏差。
如以上那样，在存储单元阵列为现有例的结构的情况下，即使存储单元的电阻变化型元件的电阻值相同，也会由于读出的存储单元的位置而在读出时间上产生偏差，而在存储单元阵列为本实施方式的结构的情况下，具有不受读出的存储单元的位置影响而读出时间不会产生偏差的特征。
（从非邻接的基本阵列面的同时读出）
以上，对在读出周期中从基本阵列面群100内的1个基本阵列面仅读出1个存储单元的情况进行了说明。即，示出了仅选择1条全局位线进行读出动作的情况，而在图6所示的基本阵列面群的电路结构中，具备在基本阵列面群中所含的基本阵列面的数量的全局位线。在基本阵列面群内字线是共通的，因此在读出周期中，通过同时选择该多个全局位线，能够将多个基本阵列面上的与相同字线连接的存储单元同时读出。
但是，在同时选择基本阵列面群内的、任意的多个基本阵列面内的存储单元的情况下，会产生如下三种情况：相对于各选择位线在Y方向的两侧邻接的位线双方均为非选择位线的情况、一方为选择位线而另一方为非选择位线的情况、或者双方均为选择位线的情况。因此，与在上述图23、图24的（a）和（b）中说明的现有电路结构的情况同样地，由于选择的存储单元（位线）的位置而导致Y方向上的邻接线中的信号动作不同，从而存在读出速度产生偏差的问题。
该问题能够通过在读出某个基本阵列面内的位（bit）的情况下、同时读出不与该基本阵列面在Y方向的两侧邻接的基本阵列面内的位来解决。例如，在图6的电路结构的情况下，在控制电路212的控制下，全局位线解码器/驱动器202，在选择基本阵列面0内的存储单元时，同时选择基本阵列面2内的存储单元即可，在选择基本阵列面1内的存储单元时，同时选择基本阵列面3内的存储单元即可。
图10E中，作为图6的电路结构的同时读出动作的一例，示出了同时读出与选择位线BL_e1以及选择字线WL00000连接的存储单元、和与选择位线BL_e3以及选择字线WL00000连接的存储单元的情况。动作概要与图10D的（b）的情况是同样的，区别点在于：全局位线解码器/驱动器202，除了全局位线GBL003之外，还能够同时选择全局位线GBL001。此时，与选择位线之一的BL_e1在Y方向上邻接的非选择位线是位线BL_e0、BL_e2，这两个非选择位线BL_e0以及BL_e2根据位线选择信号BL_f0（第1选择开关元件101及103处于非连接状态之故）而被从全局位线切断。另一方面，与另一选择位线即BL_e3在Y方向上邻接的非选择位线是位线BL_e2以及BL_e4，这两个非选择位线BL_e2以及BL_e4也分别根据位线选择信号BL_f0以及BL_f1（第1选择开关元件103及105处于非连接状态之故）而被从全局位线切断。因此，选择位线BL_e1以及BL_e3双方，都因为在Y方向上邻接的非选择位线被从全局位线切断，从而与图10D的（a）和（b）的情况同样，只要选择存储单元的电阻变化型元件的电阻值相同，则全局位线的电位成为判定电压VREF之前的时间ΔtRD在两者中为大致相同的值。
另外，对于同时读出与位线BL_e0以及字线WL00000连接的存储单元和与位线BL_e2以及字线WL00000连接的存储单元的情况、以及同时读出与位线BL_e0以及字线WL00000连接的存储单元和与位线BL_e3以及字线WL00000连接的存储单元的情况，也同样，与选择位线在Y方向上邻接的非选择位线全部被从全局位线切断。因此对于以上的3种情况，只要选择存储单元的电阻变化型元件的电阻值相同，则全局位线的电位成为判定电压VREF之前的时间ΔtRD，在3种情况下为大致相同的值。
（准备周期的动作）
不进行写入、擦除、读出动作时，成为图10C所示的准备周期。图10C中作为一例示出了向全局位线、位线、字线电位提供0V、向位线选择信号提供0V的情况，但是向全局位线、位线、字线提供的电位不限于0V，也可以提供中间电位、或者设为浮置（floating）状态。此外，作为位线选择信号，也可以不是0V而提供选择电位。
（连续访问时的动作）
以上，对于写入、擦除、读出的各动作（访问），说明了某一访问动作的周期中的动作。接着，说明对于存储单元阵列的某个区域、一边使地址增加一边连续进行写入的情况（对不同的阵列面间与相同字线连接的存储单元进行连续写入的情况）。进行连续写入的情况下，通常，在第1周期中，对第1基本阵列面（图6中为基本阵列面0）内的、与第1字线（图6中为WL00000）连接的存储单元进行写入，在第1周期之后的第2周期中，对与第1基本阵列面在Y方向上邻接的第2基本阵列面（图6中为基本阵列面1）内的、与第1字线（图6中为WL00000）连接的存储单元进行写入，这样对邻接的基本阵列面内的、与相同字线连接的存储单元，顺序地进行写入。另外，在以下的连续访问时的动作说明中，将在图9的框图中记载的存储单元阵列200以外的部分作为控制部进行说明。
首先，对于上述通常的连续写入动作使用示意图进行说明。
图11A为用于说明这样的通常的连续写入动作的示意图。
首先，在周期1中，向基本阵列面0内的、与位线BL_e0以及字线WL00000连接的存储单元进行写入（低电阻化）。此时，全局位线GBL000和字线WL00000被选择。由于通过位线选择信号BLS_f0进行控制的选择开关为ON，因此选择位线是BL_e0。
向上述所选择的字线以及位线施加电压，以使所选择的存储单元低电阻化。
因此，如图11A所示，电流从选择位线BL_e0侧、即电阻变化型元件侧流向所选择的存储单元，存储单元被低电阻化。
在周期1之后的周期2中，选择相对于基本阵列面0在Y方向上邻接的基本阵列面1内的、与字线WL00000连接的存储单元。此时，通常，仅全局位线从周期1的状态发生变更。即，全局位线GBL001被选择，选择位线BL_o1被选择。
在直接如周期1那样向字线以及位线施加了电压的情况下，如图11A所示，电流从选择位线BL_o1侧、即二极管元件侧流向所选择的存储单元，存储单元被高电阻化。因此，需要进行控制，变更向字线施加的电压和向位线施加的电压，使电流从电阻变化型元件侧流向存储单元。
对上述动作，使用图12A所示的写入动作的定时波形图进行详细说明。首先，在周期1中，向基本阵列面0内的、与位线BL_e0以及字线WL00000连接的存储单元进行写入（低电阻化）。最初，向所选择的全局位线GBL000和所选择的字线WL00000施加预充电电压Vp。不向这以外的非选择全局位线、非选择字线施加预充电电压。此外，向第1位线选择信号BLs_f0施加选择电压Vsel，选择位线BL_e0被预充电为预充电电压Vp。非选择全局位线、非选择位线、非选择字线利用从选择位线、选择字线经过存储单元的潜行电流，被预充电为预充电电压Vp。
接着，通过向选择全局位线GBL000施加写入电压Vw，向选择位线BL_e0施加写入电压Vwb。一并通过向选择字线WL00000施加0V、向与选择位线BL_e0以及选择字线WL00000连接的存储单元施加写入电压Vwb，进行向存储单元的写入。另外，在不对与位线BL_e0以及字线WL00000连接的存储单元进行写入的情况下，对各字线、位线维持预充电电压、不施加写入电压即可。
接着，在周期1之后的周期2中，向相对于基本阵列面0在Y方向上邻接的基本阵列面1内的、与位线BL_o1以及字线WL00000连接的存储单元进行写入（低电阻化）。最初，向所选择的全局位线GBL001和所选择的字线WL00000施加预充电电压Vp。不向这以外的非选择全局位线、非选择字线施加预充电电压。此外，向第1位线选择信号BLs_f0继续施加选择电压Vsel，选择位线BL_o0被预充电为预充电电压Vp。非选择全局位线、非选择位线、非选择字线利用从选择位线、选择字线经过存储单元的潜行电流，被预充电为预充电电压Vp。
接着，向选择字线WL00000施加写入电压Vwb，向选择全局位线GBL001施加0V。由此，选择位线BL_o1被施加0V，向与选择位线BL_o1以及选择字线WL00000连接的存储单元施加写入电压Vwb，从而进行向存储单元的写入。另外，在不对与位线BL_o1以及字线WL00000连接的存储单元进行写入的情况下，对各字线、位线维持预充电电压、不施加写入电压即可。
以下，对于在周期2之后的周期3、4，也分别以与周期1、周期2同样的方法，通过全局位线、以及字线与位线的写入电压的变更来进行连续写入。
在上述中，在写入时，在周期1中向全局位线GBL000施加写入电压Vw，在周期2中向全局位线GBL001施加0V。此外，在周期1中向字线WL00000施加0V，在周期2中向字线WL00000施加写入电压Vwb。即，按每个周期向全局位线以及字线的施加电压，需要在0V与写入电压Vw、或者Vwb之间进行切换控制。因此，必须追加按每个周期切换施加电压的繁琐的控制成为问题。此外，按每个周期，通过对选择字线与选择位线的电位关系进行反转，非选择字线以及非选择位线的电位也按每个周期变化，导致耗电增加的问题。
根据以上问题，使用示意图对本发明的访问动作的实施方式进行说明。
图11B为用于对这样的本发明实施方式的写入动作进行说明的示意图。
首先，在周期1中，控制部进行第1访问。具体而言，向基本阵列面0内的、与位线BL_e0以及字线WL00000连接的存储单元进行写入（低电阻化）。此时，全局位线GBL000和字线WL00000被选择。由于通过位线选择信号BLs_f0进行控制的选择开关为ON，因此选择位线是BL_e0。
向上述所选择的字线以及位线施加电压，以使所选择的存储单元低电阻化。
因此，如图11B所示，电流从选择位线BL_e0侧、即电阻变化型元件侧流向所选择的存储单元，存储单元被低电阻化。
在周期1之后的周期2中，控制部进行第2访问。具体而言，不是选择相对于基本阵列面0在Y方向上邻接的基本阵列面1内的、而是选择与基本阵列面1进一步邻接的基本阵列面2内的、与字线WL00000连接的存储单元。即，全局位线GBL002被选择，选择位线BL_e2被选择。
在以该状态如周期1那样向字线以及位线施加了电压的情况下，如图11B所示，电流从选择位线BL_e2侧、即电阻变化型元件侧流向所选择的存储单元，存储单元被低电阻化。因此，不需要对向字线施加的电压和向位线施加的电压进行变更的控制。
接着，使用图12B所示的写入动作的定时波形图对图11B的写入动作进行详细说明。
首先，在周期1中，向基本阵列面0内的、与位线BL_e0以及字线WL00000连接的存储单元进行写入（低电阻化）。最初，向所选择的全局位线GBL000与所选择的字线WL00000施加预充电电压Vp。不向这以外的非选择全局位线、非选择字线施加预充电电压。此外，向第1位线选择信号BLs_f0施加选择电压Vsel，选择位线BL_e0被预充电为预充电电压Vp。非选择全局位线、非选择位线、非选择字线利用从选择位线、选择字线经过存储单元的潜行电流，被预充电为预充电电压Vp。
接着，通过向选择全局位线GBL000施加写入电压Vw，向选择位线BL_e0施加写入电压Vwb。一并通过向选择字线WL00000施加0V、向与选择位线BL_e0以及选择字线WL00000连接的存储单元施加写入电压Vwb，从而进行向存储单元的写入。另外，在不对与位线BL_e0以及字线WL00000连接的存储单元进行写入的情况下，对各字线、位线维持预充电电压、不施加写入电压即可。
接着，在周期1之后的周期2中，向对于相对于基本阵列面0在Y方向上邻接的基本阵列面1而言、在Y方向上在与基本阵列面0相反的方向邻接的基本阵列面2内的、与位线BL_e2以及字线WL00000连接的存储单元进行写入（低电阻化）。最初，向所选择的全局位线GBL002与所选择的字线WL00000施加预充电电压Vp。不向这以外的非选择全局位线、非选择字线施加预充电电压。此外，继续向第1位线选择信号BLs_f0施加选择电压Vsel，选择位线BL_e2被预充电为预充电电压Vp。非选择全局位线、非选择位线、非选择字线利用从选择位线、选择字线经过存储单元的潜行电流，被预充电为预充电电压Vp。
接着，通过向选择全局位线GBL002施加写入电压Vw，向选择位线BL_e2施加写入电压Vwb。一并通过向选择字线WL00000施加0V、向与选择位线BL_e2以及选择字线WL00000连接的存储单元施加写入电压Vwb，从而进行向存储单元的写入。另外，在不对与位线BL_e2以及字线WL00000连接的存储单元进行写入的情况下，对各字线、位线维持预充电电压、不施加写入电压即可。
进而，在周期2之后的周期3中，向对于相对于基本阵列面2在Y方向上邻接的基本阵列面3而言、在Y方向上在与基本阵列面2相反的方向邻接的基本阵列面4内的、与位线BL_e4以及字线WL00000连接的存储单元进行写入（低电阻化）。最初，向所选择的全局位线GBL004与所选择的字线WL00000施加预充电电压Vp。不向这以外的非选择全局位线、非选择字线施加预充电电压。此外，继续向第1位线选择信号BLs_f1施加选择电压Vsel，选择位线BL_e4被预充电为预充电电压Vp。非选择全局位线、非选择位线、非选择字线利用从选择位线、选择字线经过存储单元的潜行电流，被预充电为预充电电压Vp。
接着，通过向选择全局位线GBL000施加写入电压Vw，向选择位线BL_e4施加写入电压Vwb。一并通过向选择字线WL00000施加0V、向与选择位线BL_e4以及选择字线WL00000连接的存储单元施加写入电压Vwb，从而进行向存储单元的写入。另外，在不对与位线BL_e4以及字线WL00000连接的存储单元进行写入的情况下，对各字线、位线维持预充电电压、不施加写入电压即可。以下，对于周期3之后的周期4，也通过与周期1～3同样的方法，使用相应的全局位线进行写入。
在上述写入方法中，在周期1中向全局位线GBL000施加写入电压Vw，向字线WL00000施加0V。在之后的周期2中也同样地，向全局位线GBL002施加写入电压Vw，向字线WL00000施加0V。在以后的周期中也是同样的。即，在所有的周期中，向全局位线的施加电压都为写入电压Vw，向字线的施加电压都为0V，因此不需要按每个周期变更施加电压，向全局位线以及字线施加电压的控制变得容易。此外，按每个周期，选择字线与选择位线的电位关系不变，因此非选择字线以及非选择位线的电位也不需要按每个周期进行变化，能够减少耗电。
另外，在上述方法中，关于地址的选择，可以使用图9的地址信号，以按照基本阵列面0、2、4、···的顺序进行指定的方式进行变更，在地址信号与以往同样地提供的情况下，可以这样构成电路，使得在图9的地址输入电路中，按照基本阵列面0、2、4、···的顺序生成地址控制信号。
此外，对本发明的访问动作的另一实施方式，使用示意图进行说明。
图11C为用于对这样的本发明另一实施方式的写入动作进行说明的示意图。
首先，在周期1中，控制部进行第1访问。具体而言，对基本阵列面0内的、与位线BL_e0以及字线WL00000连接的存储单元进行写入（低电阻化）。此时，全局位线GBL000和字线WL00000被选择。由于通过位线选择信号BLs_f0进行控制的选择开关为ON，因此选择位线是BL_e0。
向上述所选择的字线以及位线施加电压，以使所选择的存储单元被低电阻化。
因此，如图11C所示，电流从选择位线BL_e0侧、即电阻变化型元件侧流向所选择的存储单元，存储单元被低电阻化。
在周期1之后的周期2中，控制部进行第2访问。具体而言，选择相对于基本阵列面0在Y方向上邻接的基本阵列面1内的、与字线WL00000连接的存储单元。即，选择全局位线GBL001。
在周期2中，选择位线BL_e1被选择。即在周期2中，通过位线选择信号BLs_f0进行控制的选择开关为OFF，通过位线选择信号BLs_s0进行控制的选择开关为ON，选择位线BL_e1被选择。
在以该状态如周期1那样向字线以及位线施加了电压的情况下，如图11C所示，电流从选择位线BL_e1侧、即电阻变化型元件侧流向所选择的存储单元，存储单元被低电阻化。因此，不需要对向字线施加的电压和向位线施加的电压进行变更的控制。
接着，使用图12C所示的写入动作的定时波形图对图11C的动作进行详细说明。
首先，在周期1中，对基本阵列面0内的、与位线BL_e0以及字线WL00000连接的存储单元进行写入（低电阻化）。最初，向所选择的全局位线GBL000与所选择的字线WL00000施加预充电电压Vp。不向这以外的非选择全局位线、非选择字线施加预充电电压。此外，向第1位线选择信号BLs_f0施加选择电压Vsel，选择位线BL_e0被预充电为预充电电压Vp。非选择全局位线、非选择位线、非选择字线利用从选择位线、选择字线经过存储单元的潜行电流，被预充电为预充电电压Vp。
接着，通过向选择全局位线GBL000施加写入电压Vw，向选择位线BL_e0施加写入电压Vwb。一并通过向选择字线WL00000施加0V、向与选择位线BL_e0以及选择字线WL00000连接的存储单元施加写入电压Vwb，从而进行向存储单元的写入。另外，在不对与位线BL_e0以及字线WL00000连接的存储单元进行写入的情况下，对各字线、位线维持预充电电压、不施加写入电压即可。
接着，在周期1之后的周期2中，对相对于基本阵列面0在Y方向上邻接的基本阵列面1内的、与位线BL_e1以及字线WL00000连接的存储单元进行写入（低电阻化）。最初，向所选择的全局位线GBL001与所选择的字线WL00000施加预充电电压Vp。不向这以外的非选择全局位线、非选择字线施加预充电电压。此外，向第1位线选择信号BLs_f0施加0V，向第2位线选择信号BLs_s0施加选择电压Vsel，选择位线BL_e1被预充电为预充电电压Vp。非选择全局位线、非选择位线、非选择字线利用从选择位线、选择字线经过存储单元的潜行电流，被预充电为预充电电压Vp。
接着，通过向选择全局位线GBL001施加写入电压Vw，向选择位线BL_e1施加写入电压Vwb。一并通过向选择字线WL00000施加0V、向与选择位线BL_e1以及选择字线WL00000连接的存储单元施加写入电压Vwb，从而进行向存储单元的写入。另外，在不对与位线BL_e1以及字线WL00000连接的存储单元进行写入的情况下，对各字线、位线维持预充电电压、不施加写入电压即可。以下，对于周期2之后的周期3、4，也分别通过与周期1、周期2同样的方法，使用相应的全局位线进行写入。
在上述写入方法中，在周期1中向全局位线GBL000施加写入电压Vw，向字线WL00000施加0V。此外，在周期2中也向全局位线GBL001施加写入电压Vw，向字线WL00000施加0V。对于以后的周期也是同样的。即，在所有的周期中，向全局位线的施加电压都为写入电压Vw，向字线的施加电压都为0V，因此不需要按每个周期变更施加电压，向全局位线以及字线施加电压的控制变得容易。此外，按每个周期，由于选择字线与选择位线的电位关系不变，因此非选择字线、以及非选择位线的电位也不按每个周期变化，能够减少耗电。
另外，在上述方法中，关于地址的选择，可以使用图9的地址信号，按每个周期交替地选择第1位线选择信号和第2位线选择信号，在地址信号与以往同样地提供的情况下，可以这样构成电路，使得在图9的地址输入电路中，按每个周期交替地生成第1位线选择信号和第2位线选择信号。
另外，以上说明了对存储单元阵列的某个区域、以连续的周期一边使地址增加一边进行写入的情况，而对于擦除动作也是同样的。
此外，这样的地址选择方法对于读出动作也能够适用。由于按每个周期选择字线与选择位线的电位关系不变，从而能够稳定地进行读出动作。
＜基本阵列面群的物理结构（布图）＞
图13、图14的（a）和（b）为表示本实施方式的基本阵列面群的物理结构的一实施方式的图。图13为平面图，图14的（a）和（b）为剖面图。在图13中，左右方向是位线BL延伸的X方向，上下方向是字线WL延伸的Y方向，与纸面正交的方向为Z方向。在图14的（a）和（b）中，左右方向是位线BL延伸的X方向，上下方向为Z方向，与纸面正交的方向是字线WL延伸的Y方向。
在图13、图14的（a）和（b）所示的物理结构中，在基板3之上，形成有配置了多个存储单元MC的基本阵列面群。并且，全局位线GBL0～GBL3，在最下层的位线BL的更下层（第1布线166的层）中，在Y方向上延伸形成。此外，第1以及第2选择开关元件由MOSFET构成，由全局位线GBL0～GBL3的更下方的、形成于基板3的扩散层106以及栅极107构成。全局位线GBL0～GBL3与扩散层106经由第1通孔165连接。
并且，在各基本阵列面0～3中，偶数层的各位线（这里为2层的位线）BL经由将偶数层的位线间连接的第1通孔群121～124（第1奇数层贯通通孔162）被共通地连接（BL_e0～BL_e3）。同样地，奇数层的各位线（这里为2层的位线）BL经由将奇数层的位线间连接的第2通孔群131～134（第2偶数层贯通通孔163）被共通地连接（BL_o0～BL_o3）。并且，共通地连接的偶数层的位线BL_e0～BL_e3分别经由第3通孔（通孔151），与第2布线168连接，共通地连接的奇数层的位线BL_o0～BL_o3分别经由第1偶数层贯通通孔（通孔161），与第2布线168连接。
这里，图14的（a）表示基本阵列面0、2的剖面图，图14的（b）表示基本阵列面1、3的剖面图。如图14的（a）所示，在基本阵列面0、2中，将偶数层的位线BL_e0以及BL_e2分别与第2布线168连接的第1通孔群121及123，配置在基本阵列面内的左侧，将奇数层的位线BL_o0以及BL_o2分别与第2布线168连接的第2通孔群131及133，配置在基本阵列面内的右侧。另一方面，如图14的（b）所示，在基本阵列面1、3中，将偶数层的位线BL_e1以及BL_e3分别与第2布线168连接的第1通孔群122及124，配置在基本阵列面内的右侧，将奇数层的位线BL_o1以及BL_o3分别与第2布线168连接的第2通孔群132及134，配置在基本阵列面内的左侧。
图15的（a）～（c）以及图16的（a）～（c）是将图13、图14的（a）和（b）所示的物理结构按每个层分解后的平面图。使用图15的（a）～（c）以及图16的（a）～（c），对本实施方式的基本阵列面群的物理结构进行更加详细的说明。
图15的（a）是表示形成了从构成第1及第2选择开关元件的扩散层及栅极到第1通孔165的状态的平面图。如图15的（a）所示，图6所示的第1选择开关元件101～104以及第2选择开关元件111～114，通过由扩散层106及栅极107（107a及107b）形成的MOSFET构成。此外，构成基本阵列面0中的第1选择开关元件101以及第2选择开关元件111的MOSFET，共用成为源极或漏极的扩散区域的一个，构成MOSFET对。同样地，基本阵列面1中的第1选择开关元件102以及第2选择开关元件112、基本阵列面2中的第1选择开关元件103以及第2选择开关元件113、以及基本阵列面3中的第1选择开关元件104以及第2选择开关元件114，也分别共用扩散区域而构成MOSFET对。
4个MOSFET对以栅极长方向在Y方向上一致的方式配置，并且在X方向上排列。另外，MOSFET对的个数与基本阵列面群内的基本阵列面的数量相当，当基本阵列面为n（n为2以上的整数）个时，MOSFET对排列n个。
此外，在4个MOSFET对中，构成第1选择开关元件101～104的MOSFET的栅极相互连接而形成第1选择栅极107a，并且，第2选择开关元件111～114的栅极相互连接而形成第2选择栅极107b。向第1选择栅极107a提供第1位线选择信号BLs_f0，向第2选择栅极107b提供第2位线选择信号BLs_s0。
此外，在各MOSFET对中共用的扩散区域，分别形成有用于和全局位线GBL0～GBL3进行连接的第1通孔165（通孔141等）。此外，在第1选择开关元件101～104的另一个扩散区域，分别形成有用于和位线BL_e0、BL_o1、BL_e2以及BL_o3进行连接的第1通孔165（通孔142等），在第2选择开关元件111～114的另一个扩散区域，分别形成有用于和位线BL_o0、BL_e1、BL_o2以及BL_e3进行连接的第1通孔165（通孔143等）。
图15的（b）是表示在图15的（a）的结构上、形成了包含全局位线的第1布线166和第2通孔167的状态的平面图。如图15的（b）所示，全局位线GBL0～GBL3分别在Y方向上延伸，通过第1通孔165（通孔141等），与各MOSFET对的被共用的扩散区域连接。此外，设置有经由第1通孔165而与第1选择开关元件101～104的另一个扩散区域连接的布线（布线144等）。并且，在该布线中，形成有用于和位线BL_e0、BL_o1、BL_e2以及BL_o3进行连接的第2通孔167（通孔145等）。并且，设置有经由第1通孔165（通孔143等）而与第2选择开关元件111～114的另一个扩散区域进行连接的布线（布线146等）。并且，形成有用于将该布线（布线146等）与位线BL_o0、BL_e1、BL_o2以及BL_e3进行连接的第2通孔167（通孔147等）。
图15的（c）是表示在图15的（b）的结构上、形成了第2布线168和第3通孔、第1偶数层贯通通孔的状态的平面图。该第2布线168形成在设置于全局位线GBL与基本阵列面群之间的布线层中。如图15的（c）所示，基本阵列面0及2的第3通孔151、与基本阵列面1及3的第1偶数层贯通通孔161，在第2布线168的左端在Y方向上排列配置，基本阵列面0及2的第1偶数层贯通通孔161、与基本阵列面1及3的第3通孔151，在第2布线168的右端在Y方向上排列配置。即，在基本阵列面0中共通地连接的偶数层的位线BL_e0、在基本阵列面1中共通地连接的奇数层的位线BL_o1、在基本阵列面2中共通地连接的偶数层的位线BL_e2以及在基本阵列面3中共通地连接的奇数层的位线BL_o3的各自的用于共通连接的通孔区域在第2布线168的左端在Y方向上邻接配置，并且，在基本阵列面0中共通地连接的奇数层的位线BL_o0、在基本阵列面1中共通地连接的偶数层的位线BL_e1、在基本阵列面2中共通地连接的奇数层的位线BL_o2以及在基本阵列面3中共通地连接的偶数层的位线BL_e3的各自的用于共通连接的通孔区域在第2布线168的右端在Y方向上邻接配置。此外，由图14的（a）和（b）的剖面图可知，共通地连接的位线BL的通孔群从该布线层中的通孔区域，相对于基板3在垂直方向上延伸。
并且，为了将第3通孔151、和与选择开关元件101、112、103以及114的另一个扩散区域连接的第2通孔167（通孔145等）连接，设置有布线（布线148等）。此外，为了将第1偶数层贯通通孔、和与第2选择开关元件111、102、113、104的另一个扩散区域连接的第2通孔167（通孔147等）连接，设置有布线（布线149等）。由此，通孔151、161分别与第1选择开关元件101～104、第2选择开关元件111～114的未被共用的扩散区域连接。
这样，在全局位线与基本阵列面群之间设置布线层，使该布线层的布线介入被共通连接的位线与选择开关元件之间的电连接，从而选择开关元件的配置不受位线接触区域的配置的约束，因此能够实现高自由度的配置及尺寸构成。
图16的（a）是表示在图15的（c）的结构上形成的偶数层的位线的平面图。如图16的（a）所示，偶数层的位线BL（BL_e0～BL_e3），经由在Z方向上共通的将偶数层的各位线间连接的第1通孔群121～124，将上述偶数层的各位线共通地连接，并与图15的（c）所示的第3通孔151连接。另外，虽然在图16的（a）及其它平面图中，存储单元MC以矩形表示，但是实际的完成尺寸为圆形。
这里，在形成偶数层的位线的时刻，未形成奇数层贯通通孔（图中虚线的部分），通孔区域中偶数层的位线间空出基本阵列面间的2倍的间隔（图中、BL_e0与BL_e2之间以及BL_e1与BL_e3之间），因此具有工艺容易的优点。
图16的（b）是表示在图15的（c）的结构上形成的字线的平面图。此外，在图16的（b）中，将存储单元MC的1位的尺寸（间距）以虚线矩形表示。这里，X方向（位线方向）的间距与Y方向（字线方向）的间距相同，但也可以不同。
图16的（c）是表示在图15的（c）的结构上形成的奇数层的位线的平面图。如图16的（c）所示，奇数层的位线BL（BL_o0～BL_o3），经由在Z方向上共通的将奇数层的各位线间连接的第2通孔群131～134，将上述奇数层的各位线共通地连接，并且与图15的（c）所示的第1偶数层贯通通孔161连接。
此外，在形成奇数层的位线的时刻，未形成偶数层贯通通孔（图中虚线的部分），在通孔区域中奇数层的位线间空出基本阵列面间的2倍的间隔（图中、BL_o0与BL_o2之间、以及BL_o1与BL_o3之间），因此具有工艺容易的优点。
另外，也可以是，第1通孔群121～124以及第2通孔群131～134如图17的（a）和（b）、图18的（a）～（c）所示，通过在不与通孔群连接的字线、位线层中也配置用于将上下的通孔进行连接的孤立的布线图案、并将各布线层间用通孔连接而形成。
＜本发明的电阻变化型非易失性存储装置500的特征＞
本申请的发明者在考虑多层型的分层位线的结构时，关注了以下方面。
作为第1点，在读出动作时，与选择位线在Y方向的两侧邻接的非选择位线中的信号动作不受选择位线的位置影响而始终为相同动作，这样来构成布线、进行控制，从而能够减小读出速度的偏差。
在本发明的电阻变化型非易失性存储装置500中，当在某个基本阵列面中选择偶数层的位线时，始终使在Y方向的两侧邻接的基本阵列面内的偶数层的位线被从全局位线切断，并且当在某个基本阵列面中选择奇数层的位线时，始终使在Y方向的两侧邻接的基本阵列面内的奇数层的位线被从全局位线切断，这样来构成并控制位线以及位线选择开关，从而能够不受选择的位线的位置影响，使在Y方向的两侧邻接的非选择位线中的信号动作始终相同。通过该布线结构、控制，能够减小因选择位置引起的读出速度的偏差，因此能够以最小间隔对位线进行布线。
作为第2点，在层重叠的方向即Z方向上，将隔着奇数层而邻接的偶数层的位线间用单一通孔（第1奇数层贯通通孔162等）进行连接，同样地，将隔着偶数层而邻接的奇数层的位线间用单一通孔（第2偶数层贯通通孔163等）进行连接，从而可以考虑在不与各通孔群连接的字线、位线层中不设置布线层这样的、通孔的物理结构。通过该通孔的物理结构，在形成偶数层的位线的时刻，未形成第1奇数层贯通通孔162，在通孔区域中偶数层的位线间空出基本阵列面间的2倍的间隔，因此具有工艺容易的优点。对于奇数层的形成也是同样的。
并且，在电阻变化型非易失性存储装置中，在写入、擦除动作时，有时需要对用于写入、擦除的电流进行限制。例如，具有使电阻变化型元件从高电阻状态向低电阻状态变化的情况。这种情况下，对图6所示的本发明实施方式的基本阵列面群的结构，如图19所示地将电流限制电路171～175、181～185设置在位线选择开关元件101～105、111～115与全局位线GBL000～GBL003之间即可。
具体而言，电流限制电路，通过按每个基本阵列面、在第1选择开关元件101～105与第2选择开关元件111～115之间的连接点、和全局位线GBL000～GBL003之间、插入由一对n型MOS晶体管171～175和p型MOS晶体管181～185构成的并联电路而构成。在写入、擦除时，在例如一对n型MOS晶体管以及p型MOS晶体管中，通过仅使进行源极跟随动作的一个晶体管导通，从而利用基板偏置效应，使导通的晶体管作为电流限制电路动作。即，在从存储单元朝向全局位线流过电流的情况下，仅使p型MOS晶体管导通，另一方面，在从全局位线朝向存储单元流过电流的情况下，仅使n型MOS晶体管导通，从而能够限制电流。由此，在使电阻变化型元件从高电阻状态向低电阻状态变化时，能够避免该电阻变化型元件由于过剩的电流而过度低电阻化、从而导致之后的动作不稳定这样的不良情况。
另外，在如图6、图19那样构成的基本阵列面群所形成的存储单元阵列中，仅其端部的基本阵列面（在图6、图19中为基本阵列面0）的邻接的基本阵列面不是2个而是1个（在图6、图19中为基本阵列面1）。因此，仅在对端部的基本阵列面0进行访问时，存在读出速度与访问其它基本阵列面时不同的担忧，但是这可以通过对基本阵列面0在Y方向上、在不是基本阵列面1的一侧邻接配置虚拟基本阵列面来解决。这种情况下，将上述虚拟基本阵列面的第1选择开关元件、第2选择开关元件都固定为断开状态、将位线从全局位线切断即可。
＜本发明的电阻变化型非易失性存储装置500的效果＞
接着，对于本发明的电阻变化型非易失性存储装置500具备的存储单元阵列结构，特别关注读出动作时的选择位线、和与选择位线在Y方向上邻接的非选择位线中的信号动作，来说明其效果。
在图23所示的现有的存储单元阵列的结构中，根据选择的位线的位置，与选择位线在相同的布线层中（即Y方向上）在两侧邻接的非选择的位线存在以下两种情况：双方都通过位线选择开关元件（偶数层选择开关元件401～405、奇数层选择开关元件411～415）而与全局位线连接，或者一方通过位线选择开关元件而与全局位线连接且另一方被从全局位线切断。相对于此，在图6所示的本发明的电阻变化型非易失性存储装置500具备的存储单元阵列的结构中，特征在于，不受选择的位线的位置影响，与选择位线在相同的布线层中（即Y方向上）在两侧邻接的非选择的位线，双方都通过位线选择开关元件（第1选择开关元件101～105、第2选择开关元件111～115）而被从全局位线切断。
在现有的存储单元阵列的结构中，根据选择的位线的位置，在Y方向的两侧邻接的非选择的位线中的信号动作不同，布线间电容引起的从非选择位线对选择位线的影响产生差异。因此，即使所选择的存储单元的电阻变化型元件的电阻值相同，也由于选择的位置而导致选择位线中的信号动作产生差异，读出速度产生偏差。对于图23所示的基本阵列面群的结构的情况，对读出与选择位线BL_e2以及选择字线WL00000连接的存储单元的情况下的非选择位线BL_e1、选择位线BL_e2、非选择位线BL_e3中的信号动作进行仿真而获得的结果，如图20的（a）所示。此外，对读出与选择位线BL_e3以及选择字线WL00000连接的存储单元的情况下的非选择位线BL_e2、选择位线BL_e3、非选择位线BL_e4中的信号动作进行仿真而获得的结果，如图20的（b）所示。如图20的（a）所示，可知，在读出与选择位线BL_e2以及选择字线WL00000连接的存储单元的情况下，邻接的非选择位线双方都以慢的速度向稳定电压变化，另一方面，如图20的（b）所示，可知，在读出与选择位线BL_e3以及选择字线WL00000连接的存储单元的情况下，邻接的非选择位线中的信号中的一个以慢的速度向稳定电压变化，另一个以快的速度向稳定电压变化。如以上这样，在Y方向上邻接的非选择位线中的信号动作存在差异，因此读出与选择位线BL_e2以及选择字线WL00000连接的存储单元的情况下的读出时间为39ns，而读出与选择位线BL_e3以及选择字线WL00000连接的存储单元的情况下的读出时间为33ns，可以确认由于选择位置而产生6ns的差。
另一方面，在本发明的电阻变化型非易失性存储装置500具备的存储单元阵列的结构中，不受选择的位线的位置影响，在Y方向上在两侧邻接的非选择位线中的信号动作相同，布线间电容对选择位线的影响没有差异。因此，在所选择的存储单元的电阻变化型元件的电阻值相同的情况下，不因选择的位置而在选择位线中的信号动作中产生差异，读出速度不产生偏差。对于图6所示的基本阵列面群的结构的情况，对于与图20同样地、读出与选择位线BL_e2以及选择字线WL00000连接的存储单元的情况、读出与选择位线BL_e3以及选择字线WL00000连接的存储单元的情况，分别对选择位线、邻接的非选择位线中的信号动作进行仿真而获得的结果，如图21的（a）和（b）所示。可知，在图21的（a）和（b）的任一个情况下，邻接的非选择位线中的信号双方都以快的速度向稳定电压变化。因此，读出与选择位线BL_e2以及选择字线WL00000连接的存储单元的情况下的读出时间为28ns，读出与选择位线BL_e3以及选择字线WL00000连接的存储单元的情况下的读出时间也是28ns，可知不因选择位置而产生差异。
如以上这样，在本发明的电阻变化型非易失性存储装置具备的存储单元阵列的结构中，与选择的位置无关地，读出时间固定，无需考虑布线间电容引起的非选择位线中的信号动作的影响，因此不用在读出电路中设置多余的余量而能够以最小间隔对位线进行布线。此外，上述结果作为一例示出了图6所示的基本阵列面群的情况，但是与图6的情况相比如果布线层的数量以及相同位线上的存储单元的个数更多，则由于布线间电容的影响会更加显著，因此无需考虑该影响的本发明的电阻变化型非易失性存储装置具备的存储单元阵列的结构更加实用。
以上，对于本发明的电阻变化型非易失性存储装置，基于实施方式及其变形例进行了说明，但是本发明不限于实施方式及其变形例。在不脱离本发明主旨的范围内，本领域人员对本实施方式及变形例进行可以想到的各种变形而得到的实施方式、以及对实施方式及变形例中的构成要素任意组合而得到的其它方式，也都包含于本发明。
例如，图6所示的本实施方式的电阻变化型非易失性存储装置具备的存储单元阵列由多个基本阵列群构成，并且各基本阵列群由4个基本阵列面构成，但是本发明的电阻变化型非易失性存储装置具备的存储单元阵列不限于这种结构，可以仅由至少一个基本阵列群构成，一个基本阵列群可以由至少2个基本阵列构成。这是因为，如果是由至少2个基本阵列面构成的存储单元阵列，则能够具备以下特征：第1基本阵列面内的第1通孔群（将偶数层的位线连接的通孔群）、和第2基本阵列面内的第2通孔群（将奇数层的位线连接的通孔群）在Y方向上相互邻接，并且，第1基本阵列面内的第2通孔群、和第2基本阵列面内的第1通孔群在Y方向上相互邻接。
工业实用性
如以上说明的那样，在本发明的电阻变化型非易失性存储装置中，对存储单元阵列内的某个区域的存储单元、一边使地址增加一边连续地进行访问时，由于不需要按每个周期变更向字线、位线提供的电位，因此用于实现连续访问动作的控制容易、并且降低了伴随控制的耗电的存储器。
符号说明
MC：存储单元
BL：位线
WL：字线；
GBL：全局位线
BL_e0～BL_e4：偶数层的位线
BL_o0～BL_o4：奇数层的位线
BLs_f0、BLs_f1：第1位线选择信号
BLs_s0、BLs_s1：第2位线选择信号
BLs_e0、BLs_e1：偶数层的位线选择信号
BLs_o0、BLs_o1：奇数层的位线选择信号
CMP：电流限制控制信号
1：电阻变化型元件
2：双向二极管元件
2a：单向二极管元件
11：下部布线
12：上部布线
13：下部电极
14：二极管层
15：内部电极
16：电阻变化层
16a：第1电阻变化层（第1钽氧化物层、第1铪氧化物层、第1锆氧化物层）
16b：第2电阻变化层（第2钽氧化物层、第2铪氧化物层、第2锆氧化物层）
17：上部电极
100：基本阵列面群
101～105：第1选择开关元件
106：扩散层
107：栅极
107a：第1选择栅极
107b：第2选择栅极
111～115：第2选择开关元件
121～125：第1通孔群
131～135：第2通孔群
141～143、145、147、151、161：通孔
144、146、148、149：布线
165：第1通孔
166：第1布线
167：第2通孔
168：第2布线
171～175、181～185：电流限制电路（n型MOS晶体管、p型MOS晶体管）
200：存储单元阵列
201：字线解码器/驱动器
202：全局位线解码器/驱动器
203：子位线选择电路
211：地址输入电路
212：控制电路
213：写入脉冲发生电路
214：写入电路
215：数据输入输出电路
216：读出电路
300：主要部分
400：基本阵列面群
401～405：偶数层选择开关元件
411～415：奇数层选择开关元件
421～425：偶数层接触通孔
431～435：奇数层接触通孔
500：电阻变化型非易失性存储装置

Claims (10)

1.一种电阻变化型非易失性存储装置，具备具有电阻变化型元件的存储单元，该电阻变化型元件的电阻状态基于电信号而可逆地变化，
该电阻变化型非易失性存储装置，具备：
基板；
多层位线，将在与上述基板的主面平行的面中正交的方向设为X方向及Y方向、将在上述基板的主面上层叠的方向设为Z方向的情况下，通过将在Y方向上排列沿X方向延伸的位线而构成的层在Z方向上层叠而构成该多层位线；
多层字线，形成在上述多层位线的各个层间，通过将在X方向上排列沿Y方向延伸的字线而构成的层在Z方向上层叠而构成该多层字线；
存储单元阵列，具有在上述多层位线与上述多层字线的各个交点处形成、被该位线与该字线夹持的多个上述存储单元，将在上述多层位线中Y方向的位置相同的多层位线、和与该多个位线交叉的上述字线之间所夹持的多个上述存储单元作为基本阵列面的情况下，由在Y方向上排列配置的多个上述基本阵列面构成该存储单元阵列；
全局位线，与多个上述基本阵列面中的每一个基本阵列面对应地设置；
第1选择开关元件以及第2选择开关元件的组，与多个上述基本阵列面中的每一个基本阵列面对应地设置；以及
控制部，控制对上述多个上述存储单元的访问的顺序，
多个上述基本阵列面分别还具有第1通孔群和第2通孔群，该第1通孔群仅将该基本阵列面内的偶数层的位线相互连接，该第2通孔群仅将该基本阵列面内的奇数层的位线相互连接，
对于多个上述基本阵列面中的每一个基本阵列面，该基本阵列面内的上述第1通孔群，经由与该基本阵列面对应的、上述第1选择开关元件以及上述第2选择开关元件的组中的一个，与对应于该基本阵列面的上述全局位线连接，该基本阵列面内的上述第2通孔群，经由与该基本阵列面对应的、上述第1选择开关元件以及上述第2选择开关元件的组中的另一个，与对应于该基本阵列面的上述全局位线连接，
在将多个上述基本阵列面中的一个作为第1基本阵列面，将与该第1基本阵列面在Y方向上邻接的、上述多个基本阵列面中的另一个作为第2基本阵列面的情况下，
上述第1基本阵列面内的上述第1通孔群与上述第2基本阵列面内的上述第2通孔群在Y方向上相互邻接，并且，上述第1基本阵列面内的上述第2通孔群与上述第2基本阵列面内的上述第1通孔群在Y方向上相互邻接，
上述第1基本阵列面内的上述第1通孔群，经由与该第1基本阵列面对应的上述第1选择开关元件，和与该第1基本阵列面对应的上述全局位线连接，并且，上述第1基本阵列面内的上述第2通孔群，经由与该第1基本阵列面对应的上述第2选择开关元件，和与该第1基本阵列面对应的上述全局位线连接，
上述第2基本阵列面内的上述第2通孔群，经由与该第2基本阵列面对应的上述第1选择开关元件，和与该第2基本阵列面对应的上述全局位线连接，并且，上述第2基本阵列面内的上述第1通孔群，经由与该第2基本阵列面对应的上述第2选择开关元件，和与该第2基本阵列面对应的上述全局位线连接，
在与多个上述基本阵列面对应的多个上述第1选择开关元件以及多个上述第2选择开关元件的各个组中，多个上述第1选择开关元件的电连接及非电连接通过共通的第1位线选择信号来控制，多个上述第2选择开关元件的电连接及非电连接通过共通的第2位线选择信号来控制，
上述多个上述存储单元配置为，当电流从Z方向的一方向另一方流过该存储单元时该存储单元向第1电阻状态变化，当电流从Z方向的另一方向一方流过该存储单元时该存储单元向与上述第1电阻状态不同的第2电阻状态变化，
上述控制部，
对上述第1基本阵列面内的、与第1字线以及第1位线连接的第1存储单元进行第1访问，
在上述第1访问之后，选择与上述第1基本阵列面不同的基本阵列面内的、与上述第1字线以及第2位线连接的第2存储单元进行第2访问，
在进行上述第2访问时向上述第1字线施加的电压，与在进行上述第1访问时向上述第1字线施加的电压相同，
在进行上述第2访问时向上述第2位线施加的电压，与在进行上述第1访问时向上述第1位线施加的电压相同，
以使通过上述第1访问而流过上述第1存储单元的电流的Z方向的朝向与通过上述第2访问而流过上述第2存储单元的电流的Z方向的朝向相同的方式，选择上述第2存储单元。
2.如权利要求1所述的电阻变化型非易失性存储装置，
上述控制部，
选择第3基本阵列面内的、与上述第1字线以及第2位线连接的上述第2存储单元进行上述第2访问，该第3基本阵列面是与上述第2基本阵列面在Y方向上邻接、且与上述第1基本阵列面不同的基本阵列面。
3.如权利要求1所述的电阻变化型非易失性存储装置，
上述控制部，
选择上述第2基本阵列面内的、与上述第1字线以及第2位线连接的上述第2存储单元进行上述第2访问。
4.如权利要求1～3中的任一项所述的电阻变化型非易失性存储装置，
对于多个上述基本阵列面中的每个基本阵列面，该基本阵列面内的上述第1通孔群，在Z方向上通过单一的通孔将隔着该基本阵列面内的奇数层的位线而邻接的该基本阵列面内的全部偶数层的位线之间连接，该基本阵列面内的上述第2通孔群，在Z方向上通过单一的通孔将隔着该基本阵列面内的偶数层的位线而邻接的该基本阵列面内的全部奇数层的位线之间连接。
5.如权利要求1～4中任一项所述的电阻变化型非易失性存储装置，
对于多个上述基本阵列面中的每个基本阵列面，还具有电流限制电路，该电流限制电路在与该基本阵列面对应的上述第1选择开关元件的一端及与该基本阵列面对应的上述第2选择开关元件的一端、和与该基本阵列面对应的上述全局位线之间。
6.如权利要求1～5中任一项所述的电阻变化型非易失性存储装置，
还具备：
全局位线解码器/驱动器，选择多个上述全局位线中的至少一个，对选择出的至少一个全局位线，施加读出用电压；
读出电路，读出与通过上述全局位线解码器/驱动器选择出的至少一个全局位线相对应的基本阵列面内的存储单元的电阻状态；以及
控制电路，控制上述全局位线解码器/驱动器，
上述控制电路对上述全局位线解码器/驱动器进行控制，以使得在从上述第1基本阵列面内的存储单元进行读出动作时，不同时从上述第2基本阵列面内的存储单元进行读出动作。
7.如权利要求6所述的电阻变化型非易失性存储装置，
上述控制电路对上述全局位线解码器/驱动器进行控制，以使得在从上述第1基本阵列面内的存储单元进行读出动作时，还同时从不与上述第1基本阵列面在Y方向上邻接的第3基本阵列面内的存储单元进行读出动作。
8.一种电阻变化型非易失性存储装置的访问方法，该电阻变化型非易失性存储装置具备具有电阻变化型元件的存储单元，该电阻变化型元件的电阻状态基于电信号而可逆地变化，
上述电阻变化型非易失性存储装置，具备：
基板；
多层位线，将在与上述基板的主面平行的面中正交的方向设为X方向及Y方向、将在上述基板的主面上层叠的方向设为Z方向的情况下，通过将在Y方向上排列沿X方向延伸的位线而构成的层在Z方向上层叠而构成该多层位线；
多层字线，形成在上述多层位线的各个层间，通过将在X方向上排列沿Y方向延伸的字线而构成的层在Z方向上层叠而构成该多层字线；
存储单元阵列，具有在上述多层位线与上述多层字线的各个交点处形成、被该位线与该字线夹持的多个上述存储单元，将在上述多层位线中Y方向的位置相同的多层位线、和与该多个位线交叉的上述字线之间所夹持的多个上述存储单元作为基本阵列面的情况下，由在Y方向上排列配置的多个上述基本阵列面构成该存储单元阵列；
全局位线，与多个上述基本阵列面中的每一个基本阵列面对应地设置；以及
第1选择开关元件以及第2选择开关元件的组，与多个上述基本阵列面中的每一个基本阵列面对应地设置，
多个上述基本阵列面分别还具有第1通孔群和第2通孔群，该第1通孔群仅将该基本阵列面内的偶数层的位线相互连接，该第2通孔群仅将该基本阵列面内的奇数层的位线相互连接，
对于多个上述基本阵列面中的每一个基本阵列面，该基本阵列面内的上述第1通孔群，经由与该基本阵列面对应的、上述第1选择开关元件以及上述第2选择开关元件的组中的一个，与对应于该基本阵列面的上述全局位线连接，该基本阵列面内的上述第2通孔群，经由与该基本阵列面对应的、上述第1选择开关元件以及上述第2选择开关元件的组中的另一个，与对应于该基本阵列面的上述全局位线连接，
在将多个上述基本阵列面中的一个作为第1基本阵列面，将与该第1基本阵列面在Y方向上邻接的、上述多个基本阵列面中的另一个作为第2基本阵列面的情况下，
上述第1基本阵列面内的上述第1通孔群与上述第2基本阵列面内的上述第2通孔群在Y方向上相互邻接，并且，上述第1基本阵列面内的上述第2通孔群与上述第2基本阵列面内的上述第1通孔群在Y方向上相互邻接，
上述第1基本阵列面内的上述第1通孔群，经由与该第1基本阵列面对应的上述第1选择开关元件，和与该第1基本阵列面对应的上述全局位线连接，并且，上述第1基本阵列面内的上述第2通孔群，经由与该第1基本阵列面对应的上述第2选择开关元件，和与该第1基本阵列面对应的上述全局位线连接；
上述第2基本阵列面内的上述第2通孔群，经由与该第2基本阵列面对应的上述第1选择开关元件，和与该第2基本阵列面对应的上述全局位线连接，并且，上述第2基本阵列面内的上述第1通孔群，经由与该第2基本阵列面对应的上述第2选择开关元件，和与该第2基本阵列面对应的上述全局位线连接，
在与多个上述基本阵列面对应的多个上述第1选择开关元件以及多个上述第2选择开关元件的各个组中，多个上述第1选择开关元件的电连接及非电连接通过共通的第1位线选择信号来控制，多个上述第2选择开关元件的电连接及非电连接通过共通的第2位线选择信号来控制，
上述多个上述存储单元配置为，当电流从Z方向的一方向另一方流过该存储单元时该存储单元向第1电阻状态变化，当电流从Z方向的另一方向一方流过该存储单元时该存储单元向与上述第1电阻状态不同的第2电阻状态变化，
该电阻变化型非易失性存储装置的访问方法，包含以下步骤：
对上述第1基本阵列面内的、与第1字线以及第1位线连接的第1存储单元进行第1访问的步骤；以及
在进行上述第1访问的步骤之后、选择与上述第1基本阵列面不同的基本阵列面内的、与上述第1字线以及第2位线连接的第2存储单元进行第2访问的步骤，
在进行上述第2访问的步骤中向上述第1字线施加的电压，与在进行上述第1访问的步骤中向上述第1字线施加的电压相同，
在进行上述第2访问的步骤中向上述第2位线施加的电压，与在进行上述第1访问的步骤中向上述第1位线施加的电压相同，
以使在进行上述第1访问的步骤中流过上述第1存储单元的电流的Z方向的朝向与在进行上述第2访问的步骤中流过上述第2存储单元的电流的Z方向的朝向相同的方式，选择上述第2存储单元。
9.如权利要求8所述的电阻变化型非易失性存储装置的访问方法，
在进行上述第2访问的步骤中，
选择第3基本阵列面内的、与上述第1字线以及第2位线连接的上述第2存储单元进行上述第2访问，该第3基本阵列面是与上述第2基本阵列面在Y方向上邻接、且与上述第1基本阵列面不同的基本阵列面。
10.如权利要求8所述的电阻变化型非易失性存储装置的访问方法，
在进行上述第2访问的步骤中，
选择上述第2基本阵列面内的、与上述第1字线以及第2位线连接的上述第2存储单元进行上述第2访问。
CN201280004338.3A 2011-11-22 2012-11-15 电阻变化型非易失性存储装置以及电阻变化型非易失性存储装置的访问方法 Active CN103282965B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2011255471 2011-11-22
JP2011-255471 2011-11-22
PCT/JP2012/007322 WO2013076935A1 (ja) 2011-11-22 2012-11-15 抵抗変化型不揮発性記憶装置、および抵抗変化型不揮発性記憶装置のアクセス方法

Publications (2)

Publication Number Publication Date
CN103282965A true CN103282965A (zh) 2013-09-04
CN103282965B CN103282965B (zh) 2015-05-06

Family

ID=48469404

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201280004338.3A Active CN103282965B (zh) 2011-11-22 2012-11-15 电阻变化型非易失性存储装置以及电阻变化型非易失性存储装置的访问方法

Country Status (4)

Country Link
US (1) US8848424B2 (zh)
JP (1) JP5283805B1 (zh)
CN (1) CN103282965B (zh)
WO (1) WO2013076935A1 (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107180831A (zh) * 2016-03-07 2017-09-19 东芝存储器株式会社 存储装置
CN107430889A (zh) * 2015-03-27 2017-12-01 松下知识产权经营株式会社 半导体存储装置的改写方法以及半导体存储装置
CN112466904A (zh) * 2019-09-06 2021-03-09 爱思开海力士有限公司 包含多个存储层的存储器件

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10224100B2 (en) * 2013-12-03 2019-03-05 Rambus Inc. Reduced current memory device
JPWO2015186164A1 (ja) * 2014-06-02 2017-04-20 株式会社日立製作所 半導体記憶装置
KR102151176B1 (ko) 2014-08-22 2020-09-02 삼성전자 주식회사 크로스 포인트 어레이 구조의 메모리 장치, 메모리 시스템 및 메모리 장치의 동작방법
KR20170057254A (ko) * 2014-09-22 2017-05-24 소니 세미컨덕터 솔루션즈 가부시키가이샤 메모리 셀 유닛 어레이
JP2016162466A (ja) * 2015-02-26 2016-09-05 株式会社東芝 半導体記憶装置及びメモリシステム
JP2017005097A (ja) 2015-06-10 2017-01-05 ソニー株式会社 メモリデバイスおよびメモリシステム
US11017838B2 (en) 2016-08-04 2021-05-25 Samsung Electronics Co., Ltd. Nonvolatile memory devices
KR102620562B1 (ko) * 2016-08-04 2024-01-03 삼성전자주식회사 비휘발성 메모리 장치
US9842639B1 (en) * 2016-10-07 2017-12-12 Kilopass Technology, Inc. Systems and methods for managing read voltages in a cross-point memory array
US10497447B2 (en) * 2017-06-29 2019-12-03 SK Hynix Inc. Memory device capable of supporting multiple read operations
US10438636B2 (en) * 2017-12-07 2019-10-08 Advanced Micro Devices, Inc. Capacitive structure for memory write assist
US11227829B2 (en) 2018-03-29 2022-01-18 Intel Corporation Device terminal interconnect structures
US10818729B2 (en) * 2018-05-17 2020-10-27 Macronix International Co., Ltd. Bit cost scalable 3D phase change cross-point memory
US10777245B2 (en) * 2019-01-22 2020-09-15 Micron Technology, Inc. Vertical decoders
KR20200119474A (ko) 2019-04-10 2020-10-20 에스케이하이닉스 주식회사 적층된 메모리 셀들을 포함하는 저항 변화 메모리 장치
JP2021047962A (ja) 2019-09-19 2021-03-25 キオクシア株式会社 記憶装置
US10818345B1 (en) * 2019-10-22 2020-10-27 Micron Technology, Inc. Two-stage signaling for voltage driver coordination in integrated circuit memory devices
US11087854B1 (en) * 2020-03-05 2021-08-10 Intel Corporation High current fast read scheme for crosspoint memory
US11239156B2 (en) * 2020-03-19 2022-02-01 Intel Corporation Planar slab vias for integrated circuit interconnects
US11545214B2 (en) 2020-07-08 2023-01-03 Samsung Electronics Co., Ltd. Resistive memory device
WO2022021406A1 (en) * 2020-07-31 2022-02-03 Yangtze Advanced Memory Industrial Innovation Center Co., Ltd Novel program and read biasing scheme for distributed array and cmos architecture for 4 stack 3d pcm memory
WO2022032512A1 (en) * 2020-08-12 2022-02-17 Yangtze Advanced Memory Industrial Innovation Center Co., Ltd Novel array and contact architecture for 4 stack 3d crosspoint memory
US20220101909A1 (en) * 2020-09-25 2022-03-31 Intel Corporation Multi-deck non-volatile memory architecture with improved wordline bus and bitline bus configuration
US11328759B2 (en) 2020-10-02 2022-05-10 Sandisk Technologies Llc Signal preserve in MRAM during reading
US11386945B2 (en) * 2020-10-02 2022-07-12 Sandisk Technologies Llc Signal amplification in MRAM during reading, including a pair of complementary transistors connected to an array line
JP2022125684A (ja) 2021-02-17 2022-08-29 キオクシア株式会社 抵抗変化型記憶装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007536680A (ja) * 2004-05-03 2007-12-13 ユニティ・セミコンダクター・コーポレーション 不揮発性プログラマブルメモリ
CN101548336A (zh) * 2007-06-22 2009-09-30 松下电器产业株式会社 电阻变化型非易失性存储装置
US20100054019A1 (en) * 2008-08-29 2010-03-04 Kabushiki Kaisha Toshiba Resistance change memory device
US20110249485A1 (en) * 2010-04-12 2011-10-13 Kabushiki Kaisha Toshiba Resistance-change memory

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6917532B2 (en) 2002-06-21 2005-07-12 Hewlett-Packard Development Company, L.P. Memory storage device with segmented column line array
US7400522B2 (en) 2003-03-18 2008-07-15 Kabushiki Kaisha Toshiba Resistance change memory device having a variable resistance element formed of a first and second composite compound for storing a cation
US7394680B2 (en) 2003-03-18 2008-07-01 Kabushiki Kaisha Toshiba Resistance change memory device having a variable resistance element with a recording layer electrode served as a cation source in a write or erase mode
CN1759450B (zh) 2003-03-18 2012-02-29 株式会社东芝 可编程阻抗存储器器件
US7778062B2 (en) 2003-03-18 2010-08-17 Kabushiki Kaisha Toshiba Resistance change memory device
US20050230724A1 (en) 2004-04-16 2005-10-20 Sharp Laboratories Of America, Inc. 3D cross-point memory array with shared connections
US6972985B2 (en) 2004-05-03 2005-12-06 Unity Semiconductor Corporation Memory element having islands
JP2006203098A (ja) 2005-01-24 2006-08-03 Sharp Corp 不揮発性半導体記憶装置
US20070132049A1 (en) 2005-12-12 2007-06-14 Stipe Barry C Unipolar resistance random access memory (RRAM) device and vertically stacked architecture
US7692951B2 (en) 2007-06-12 2010-04-06 Kabushiki Kaisha Toshiba Resistance change memory device with a variable resistance element formed of a first and a second composite compound
JP5085446B2 (ja) * 2008-07-14 2012-11-28 株式会社東芝 三次元メモリデバイス
WO2010070895A1 (ja) * 2008-12-18 2010-06-24 パナソニック株式会社 不揮発性記憶装置及びその書き込み方法
JP4860787B1 (ja) * 2010-06-03 2012-01-25 パナソニック株式会社 クロスポイント型抵抗変化不揮発性記憶装置
JP4903919B1 (ja) * 2010-08-19 2012-03-28 パナソニック株式会社 抵抗変化型不揮発性記憶装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007536680A (ja) * 2004-05-03 2007-12-13 ユニティ・セミコンダクター・コーポレーション 不揮発性プログラマブルメモリ
CN101548336A (zh) * 2007-06-22 2009-09-30 松下电器产业株式会社 电阻变化型非易失性存储装置
US20100054019A1 (en) * 2008-08-29 2010-03-04 Kabushiki Kaisha Toshiba Resistance change memory device
US20110249485A1 (en) * 2010-04-12 2011-10-13 Kabushiki Kaisha Toshiba Resistance-change memory

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107430889A (zh) * 2015-03-27 2017-12-01 松下知识产权经营株式会社 半导体存储装置的改写方法以及半导体存储装置
CN107430889B (zh) * 2015-03-27 2020-09-01 松下半导体解决方案株式会社 半导体存储装置的改写方法以及半导体存储装置
CN107180831A (zh) * 2016-03-07 2017-09-19 东芝存储器株式会社 存储装置
CN107180831B (zh) * 2016-03-07 2021-01-29 东芝存储器株式会社 存储装置
CN112466904A (zh) * 2019-09-06 2021-03-09 爱思开海力士有限公司 包含多个存储层的存储器件

Also Published As

Publication number Publication date
CN103282965B (zh) 2015-05-06
JPWO2013076935A1 (ja) 2015-04-27
JP5283805B1 (ja) 2013-09-04
WO2013076935A1 (ja) 2013-05-30
US8848424B2 (en) 2014-09-30
US20140056055A1 (en) 2014-02-27

Similar Documents

Publication Publication Date Title
CN103282965B (zh) 电阻变化型非易失性存储装置以及电阻变化型非易失性存储装置的访问方法
CN102640287B (zh) 电阻变化型非易失性存储装置
CN102884584B (zh) 交叉点型电阻变化非易失性存储装置及其读取方法
CN103229244B (zh) 电阻变化型非易失性存储装置及其写入方法
US7411811B2 (en) Semiconductor storage device
CN103238214B (zh) 交叉点型电阻变化非易失性存储装置
US7508695B2 (en) Nonvolatile semiconductor memory device and data writing method
US8432720B2 (en) Nonvolatile semiconductor memory device
US8289764B2 (en) Semiconductor device
CN102047422B (zh) 电阻变化元件的驱动方法以及非易失性存储装置
US7848161B2 (en) Semiconductor memory device
CN102511079B (zh) 电阻变化型非易失性存储装置
CN103222004A (zh) 交叉点型电阻变化非易失性存储装置及其写入方法
KR101144443B1 (ko) 다층 메모리 셀들을 포함하는 비휘발성 메모리 및 그 제조방법
JP2015103271A (ja) 記憶装置及び記憶装置の制御方法
TW201535617A (zh) 非揮發性記憶體裝置
US8345460B2 (en) Semiconductor memory device
JP2011204744A (ja) 半導体記憶装置
JP2014075159A (ja) 不揮発性記憶装置及び不揮発性記憶装置の駆動方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20151016

Address after: Osaka Japan

Patentee after: PANASONIC INTELLECTUAL PROPERTY MANAGEMENT Co.,Ltd.

Address before: Osaka Japan

Patentee before: Matsushita Electric Industrial Co.,Ltd.

TR01 Transfer of patent right
TR01 Transfer of patent right

Effective date of registration: 20200528

Address after: Kyoto Japan

Patentee after: Panasonic semiconductor solutions Co.,Ltd.

Address before: Osaka Japan

Patentee before: PANASONIC INTELLECTUAL PROPERTY MANAGEMENT Co.,Ltd.