CN107180831A - 存储装置 - Google Patents

存储装置 Download PDF

Info

Publication number
CN107180831A
CN107180831A CN201710117112.9A CN201710117112A CN107180831A CN 107180831 A CN107180831 A CN 107180831A CN 201710117112 A CN201710117112 A CN 201710117112A CN 107180831 A CN107180831 A CN 107180831A
Authority
CN
China
Prior art keywords
distribution
storage device
resistance variations
memory cell
wiring layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201710117112.9A
Other languages
English (en)
Other versions
CN107180831B (zh
Inventor
杉前纪久子
新屋敷悠介
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Toshiba Memory Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Memory Corp filed Critical Toshiba Memory Corp
Publication of CN107180831A publication Critical patent/CN107180831A/zh
Application granted granted Critical
Publication of CN107180831B publication Critical patent/CN107180831B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G11C13/0026—Bit-line or column circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G11C13/0028—Word-line or row circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0097—Erasing, e.g. resetting, circuits or methods
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Shaping switching materials
    • H10N70/063—Shaping switching materials by etching of pre-deposited switching material layers, e.g. lithography
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/24—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies
    • H10N70/245—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies the species being metal cations, e.g. programmable metallization cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/841—Electrodes
    • H10N70/8416—Electrodes adapted for supplying ionic species
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8833—Binary metal oxides, e.g. TaOx
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G11C2013/0045—Read using current through the cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0078—Write using current through the cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/10—Resistive cells; Technology aspects
    • G11C2213/11—Metal ion trapping, i.e. using memory material including cavities, pores or spaces in form of tunnels or channels wherein metal ions can be trapped but do not react and form an electro-deposit creating filaments or dendrites
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/30—Resistive cell, memory material aspects
    • G11C2213/31—Material having complex metal oxide, e.g. perovskite structure
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/30—Resistive cell, memory material aspects
    • G11C2213/32—Material having simple binary metal oxide structure
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/30—Resistive cell, memory material aspects
    • G11C2213/33—Material including silicon
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/30—Resistive cell, memory material aspects
    • G11C2213/34—Material includes an oxide or a nitride
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/71—Three dimensional array
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8836—Complex metal oxides, e.g. perovskites, spinels

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)

Abstract

实施方式的存储装置具备：第1配线、第2配线、第1电阻变化构件、第3配线、第2电阻变化构件、第4配线、第5配线及第3电阻变化构件。所述第1配线、所述第3配线及所述第4配线在第1方向上延伸。所述第2配线及所述第5配线在相对于所述第1方向交叉的第2方向上延伸。所述第1电阻变化构件连接于所述第1配线与所述第2配线之间。所述第2电阻变化构件连接于所述第2配线与所述第3配线之间。所述第3电阻变化构件连接于所述第4配线与所述第5配线之间。所述第4配线与所述第3配线绝缘。

Description

存储装置
相关申请
本申请享有以美国临时专利申请62/304,601号(申请日：2016年3月7日)及美国专利申请15/265,067号(申请日：2016年9月14日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
技术领域
本发明的实施方式涉及一种存储装置。
背景技术
近几年来，提出一种利用具有2个电阻状态的材料的存储装置。在此种存储装置中作为使存储单元集成的构造，提出一种在字线与位线的交点配置存储单元的三维交叉点构造。三维交叉点构造的存储装置有利于高集成化，但在动作的稳定性上成为问题。
发明内容
本发明的实施方式提供一种动作稳定的存储装置。
实施方式的存储装置具备：第1配线、第2配线、第1电阻变化构件、第3配线、第2电阻变化构件、第4配线、第5配线及第3电阻变化构件。所述第1配线、所述第3配线及所述第4配线在第1方向上延伸。所述第2配线及所述第5配线在相对于所述第1方向交叉的第2方向上延伸。所述第1电阻变化构件连接于所述第1配线与所述第2配线之间。所述第2电阻变化构件连接于所述第2配线与所述第3配线之间。所述第3电阻变化构件连接于所述第4配线与所述第5配线之间。所述第4配线与所述第3配线绝缘。
附图说明
图1是表示第1实施方式的存储装置的立体图。
图2是表示第1实施方式的存储装置的示意性剖视图。
图3是表示第1实施方式的存储装置的存储单元的局部放大剖视图。
图4是表示第1实施方式的存储装置的配线引出部的剖视图。
图5A及图5B是表示第1实施方式的存储装置的电路图。
图6是表示第1实施方式的存储装置的设置动作的电路图。
图7是表示第1实施方式的存储装置的复位动作的电路图。
图8是表示比较例的存储装置的立体图。
图9A及图9B是表示比较例的存储装置的电路图。
图10A及图10B是表示第2实施方式的存储装置的设置动作的电路图。
图11是表示第2实施方式的存储装置的复位动作的电路图。
图12是表示第2实施方式的存储装置的动作的时序流程图。
图13A、图13B是表示第3实施方式的存储装置的制造方法的剖视图。
图14A、图14B是表示第3实施方式的存储装置的制造方法的剖视图。
图15A、图15B是表示第3实施方式的存储装置的制造方法的剖视图。
图16A、图16B是表示第3实施方式的存储装置的制造方法的剖视图。
图17A、图17B是表示第3实施方式的存储装置的制造方法的剖视图。
具体实施方式
详细说明
(第1实施方式)
首先，对第1实施方式进行说明。
图1是表示本实施方式的存储装置的立体图。
图2是表示本实施方式的存储装置的示意性剖视图。
本实施方式的存储装置是ReRAM(Resistance Random Access Memory：电阻随机存取存储器)，是例如CBRAM(Conductive Bridging Random Access Memory：导电桥接随机存取存储器)。
如图1及图2所示，在本实施方式的存储装置1中，设置着硅衬底11，在硅衬底11的上层部分及上表面上，形成着存储装置1的驱动电路13。在硅衬底11上，以填埋驱动电路13的方式，设置包含例如硅氧化物的层间绝缘膜12，在层间绝缘膜12上设置存储单元部14。
以下，在本说明书中，为了说明的方便起见，采用XYZ正交坐标系。将连结硅衬底11与层间绝缘膜12的方向设为“Z方向”，将相对于Z方向正交，且相互正交的2个方向设为“X方向”及“Y方向”。另外，在本说明书中，还将Z方向上的从硅衬底11朝向层间绝缘膜12的方向称为“上”，将其相反方向称为“下”，但该区分是为了方便起见，与重力方向无关。
存储单元部14是在层间绝缘膜内积层着多条位线BL及多条字线WL的积层体。以下，对存储单元部14的构成进行详细说明。
在存储单元部14中，沿着Z方向，多段地积层着存储单元构造体MAT。在存储单元构造体MAT间介隔着层间绝缘膜。在本说明书中，为了说明的方便起见，存在对多个构成要素，按照从下侧，即从硅衬底11侧数为的排列顺序，来对符号标注细分编号的情况。例如，多个存储单元构造体MAT存在从下朝上表述为存储单元构造体MAT-1、MAT-2……、MAT-n。
在各存储单元构造体MAT中，设置着1层位线配线层、及在Z方向上夹住该位线配线层的2层字线配线层。层间绝缘膜12与最下段的存储单元构造体MAT-1之间的构造与此不同，设置着1层位线配线层BLL-1及1层字线配线层WLL-1。因此，在存储单元部14中，从下朝上依次设置着位线配线层BLL-1、字线配线层WLL-1、字线配线层WLL-2、位线配线层BLL-2、字线配线层WLL-3、字线配线层WLL-4、位线配线层BLL-3、字线配线层WLL-5、字线配线层WLL-6、位线配线层BLL-4、字线配线层WLL-7、……、字线配线层WLL-2n、位线配线层BLL-(n+1)、字线配线层WLL-(2n+1)……。n是1以上的整数。
字线配线层WLL-2、位线配线层BLL-2及字线配线层WLL-3形成存储单元构造体MAT-1，且字线配线层WLL-4、位线配线层BLL-3及字线配线层WLL-5形成存储单元构造体MAT-2。如果一般地表现，则字线配线层WLL-2n、位线配线层BLL-(n+1)及字线配线层WLL-(2n+1)形成1个存储单元构造体MAT-n。
在各位线配线层BLL中，设置着多条位线BL。各位线BL在X方向上延伸。在各位线配线层BLL中，多条位线BL沿着Y方向相互隔开地排列。
在各字线配线层WLL中，设置有多条字线WL。各字线WL在Y方向上延伸。在各字线配线层WLL中，多条字线WL沿着X方向相互隔开间隔地排列。
存储单元构造体MAT彼此在空间上相互隔开地配置。某存储单元构造体MAT-k最上层的字线WL、与同1段上的存储单元构造体MAT-(k+1)最下层的字线WL相互绝缘。但是，如后述般，字线WL在存储单元部14的端部，按照特定的规则捆扎。
在各存储单元构造体MAT内，在各位线BL与各字线WL之间，连接着电阻变化构件RC。例如，在存储单元构造体MAT-1中，在字线配线层WLL-2与位线配线层BLL-2之间，配置着包含沿着X方向及Y方向矩阵状排列的多个电阻变化构件RC的电阻变化构件层RCL2。在位线配线层BLL-2与字线配线层WLL-3之间，配置着包含多个电阻变化构件RC的电阻变化构件层RCL-3。
一般来说，当n为1以上时，在存储单元构造体MAT-n中，在字线配线层WLL-2n与位线配线层BLL-(n+1)之间，配置着电阻变化构件层RCL-2n。在位线配线层BLL-(n+1)与字线配线层WLL-(2n+1)之间，配置着电阻变化构件层RCL-(2n+1)。在位线配线层BLL-1与字线配线层WLL-1之间，配置着电阻变化构件层RCL-1。
各电阻变化构件RC的形状大致是在上下方向上延伸的四角柱。连接于1条位线BL与1条字线WL间的1个电阻变化构件RC构成1个存储单元。因此，由位线配线层BLL-1、电阻变化构件层RCL-1及字线配线层WLL-1构成将存储单元排列成平面矩阵状的存储单元层ML-1。一般来说，在存储单元构造体MAT-n中，由字线配线层WLL-2n、电阻变化构件层RCL-2n及位线配线层BLL-(n+1)构成存储单元层ML-2n，由位线配线层BLL-(n+1)、电阻变化构件层RCL-(2n+1)、及字线配线层WLL-(2n+1)构成存储单元层ML-(2n+1)。存储单元层ML-2n与存储单元层ML-(2n+1)共用位线配线层BLL-(n+1)。
接下来，说明电阻变化构件RC的构成。
图3是表示本实施方式的存储装置的存储单元部的局部放大剖视图。
如图3所示，在电阻变化构件RC中，从字线WL侧朝向位线BL侧，依次积层着势垒金属层21、高电阻层22、离子移动层23、金属层24、及势垒金属层25。因此，在下端与字线WL连接、上端与位线BL连接的电阻变化构件RC和下端与位线BL连接、上端与字线WL连接的电阻变化构件RC之间，Z方向上的排列顺序相反。
金属层24是包含通过离子化而能够在离子移动层23内移动的金属的层，包含从包含例如金(Au)、银(Ag)、铜(Cu)、铂(Pt)、钯(Pd)、钛(Ti)、铁(Fe)、铬(Cr)、钴(Co)、镍(Ni)、铝(Al)、铟(In)、碲(Te)、钠(Na)、及钙(Ca)的群中选择的1种以上的金属。
离子移动层23是能够供包含在金属层24的金属离子移动的层，包含从包含例如硅(Si)、氧化硅(SiO)、氮化硅(SiN)、氮氧化硅(SiON)、硫化硅(SiS)、氯化硅(SiCl)、氧化铪(HfO)、氮化铪(HfN)、硅酸铪化合物(HfSi)、氧化锆(ZrO)、氮化锆(ZrN)、硅酸锆化合物(ZrSi)、氧化铝(AlO)、氮化铝(AlN)、硅酸铝化合物(AlSi)、氧化钛(TiO)、氮化钛(TiN)、及硅酸钛化合物(TiSi)的群中选择的1种以上的材料。未形成长丝的状态的离子移动层23的电阻率高于金属层24的电阻率。
高电阻层22是用以限制在电阻变化构件RC中流通的电流的层，且相对于离子移动层23及金属层24串联地连接。高电阻层22的电阻率高于字线WL的电阻率及位线BL的电阻率。高电阻层22由氮化钛硅(TiSiN)或氮化钽硅(TaSiN)形成。
势垒金属层21抑制形成字线WL的材料在电阻变化构件RC内扩散。势垒金属层25抑制形成位线BL的材料在电阻变化构件RC内扩散。势垒金属层21及25由例如钛或氮化钛形成。
字线WL及位线BL分别由包含例如钨(W)的主体部26、与形成于主体部26的上下表面上且包含例如氮化钨(WN)、氮化钛或钛的势垒金属层27形成。
在存储单元部14中，在字线WL、位线BL及电阻变化构件的相互间，设置着包含例如氧化硅的层间绝缘膜29。
接下来，对配线引出部进行说明。
配线引出部配置于存储单元部14的X方向两侧及Y方向两侧。以下，对配置于存储单元部14的Y方向两侧的字线WL的引出部进行说明。
图4是表示本实施方式的存储装置的配线引出部的剖视图。
如图4所示，字线引出部15a及15b是从存储单元部14的Y方向两侧的端部14a及14b拉出字线WL的部分。端部14a及14b的形状是阶梯状。在端部14a及14b中，每2层字线配线层WLL形成1段的阶层。但是，上下方向的阶层位置在端部14a与端部14b中，错开每1层字线配线层WLL。
即，在端部14a中，由字线配线层WLL-1及WLL-2形成1个阶层，由字线配线层WLL-3及WLL-4形成1个阶层。另一方面，在端部14b中，由字线配线层WLL-2及WLL-3形成1个阶层，由字线配线层WLL-4及WLL-5形成1个阶层。
如果更一般地表现，则在端部14a中，由字线配线层WLL-n及WLL-(n+1)形成1个阶层，在端部14b中，由字线配线层WLL-(n+1)及WLL-(n+2)形成1个阶层。
在各阶层中，由绝缘性的侧壁31覆盖字线WL的端面。侧壁31由例如氧化硅形成。另外，以覆盖端部14a及侧壁31、端部14b及侧壁31的方式，设置包含例如氮化硅的衬膜32。在衬膜32上，以覆盖端部14a及14b的方式，设置层间绝缘膜33。层间绝缘膜33由例如氧化硅形成。
在层间绝缘膜33内，在端部14a的正上方区域，设置触点34a及上层配线35a。触点34a的下端部贯通衬膜32，且与构成端部14a的各阶层的字线WL连接。即，触点34a与属于从硅衬底11侧数为第偶数层字线配线层的字线WL连接。而且，触点34a的上端与共同的上层配线35a连接。其结果，沿着Z方向排列成一列的第偶数条字线WL共同连接于1条上层配线35a。
在层间绝缘膜33内，在端部14b的正上方区域，设置触点34b及上层配线35b。触点34b的下端部贯通衬膜32，且与构成端部14a的各阶层的字线WL连接。即，触点34b与属于从硅衬底11侧数为第奇数层字线配线层的字线WL连接。而且，触点34b的上端与共同的上层配线35b连接。其结果，沿着Z方向排列成一列的第奇数条字线WL共同连接于1条上层配线35b。
图5A及图5B是表示本实施方式的存储装置的电路图。
如图5A所示，在存储单元部14中，在1条位线BL、与配置于其上下的2条字线WL之间，分别连接着电阻变化构件RC，该电阻变化构件RC具有在从位线BL朝向字线WL的方向流通电流且在其相反方向不流通电流的整流性。而且，属于从下数为第奇数层字线配线层的字线WL(以下，也称为“字线WLa”)彼此相互连接，属于第偶数层字线配线层的字线WL(以下，也称为“字线WLb”)彼此也相互连接。
另外，如图5B所示，各存储单元构造体MAT包含在Z方向上邻接的2层字线配线层WLL与配置于其间的1层位线配线层BLL。各存储单元构造体MAT包含2层存储单元层ML，各存储单元层ML由各1层字线配线层WLL、电阻变化构件层RCL、位线配线层BLL构成。因此，这些2层存储单元层ML共用1层位线配线层BLL。
接下来，对各电阻变化构件RC的动作进行说明。
如图1所示，在存储装置1中，驱动电路13经由字线WL及位线BL向电阻变化构件RC施加电压，由此选择电阻变化构件RC的电阻状态、或识别电阻变化构件RC的电阻状态。
首先，对写入动作进行说明。
对使电阻变化构件RC从高电阻状态移行到低电阻状态的设置动作进行说明。如果驱动电路13向处于高电阻状态的电阻变化构件RC，施加如位线BL为正极、字线WL为负极的设置电压，则如图3所示，包含在金属层24的金属原子为正离子，且朝向为负极的字线WL移动。然后，在离子移动层23内，与从字线WL供给的电子耦合而析出，在离子移动层23内形成长丝。该长丝成为电流路径，电阻变化构件RC成为低电阻状态。
对使电阻变化构件RC从低电阻状态移行到高电阻状态的复位动作进行说明。如果驱动电路13(参照图1)向处于低电阻状态的电阻变化构件RC，施加如位线BL为负极、字线WL为正极的复位电压，则形成长丝的金属原子为正离子，且朝向为负极的位线BL移动。然后，在金属层24内，与从位线BL供给的电子耦合而析出。由此，形成于离子移动层23内的长丝之至少一部分消失，电流路径中断，由此电阻变化构件RC成为高电阻状态。通过将电阻变化构件RC设为低电阻状态或高电阻状态，能够向存储单元写入值。
接下来，对读出动作进行说明。
通过驱动电路13(参照图1)向电阻变化构件RC，施加位线BL为正极、字线WL为负极的正极性且低于设置电压的读出电压，检测在电阻变化构件RC流通的电流，检测电阻变化构件RC的电阻状态。由此，能够读出写入到存储单元的值。
如果驱动电路13(参照图1)向处于低电阻状态的电阻变化构件RC施加相反极性的读出电压，则长丝的尖端中断而电流难以流通。如果在该状态下向电阻变化构件RC施加正极性的读出电压，则将长丝的尖端修复而流通电流。因此，电阻变化构件RC也还作为从位线BL朝向字线WL流通电流，但在其相反方向不流通电流的整流元件挥功能。
接下来，对本实施方式的存储装置的驱动方法进行说明。
首先，对设置动作进行说明。
图6是表示本实施方式的存储装置的设置动作的电路图。
如图6所示，选择1个存储单元MC并对其进行设置。此时，向与选择的存储单元MC(以下，称为“选择单元MCs”)连接的位线BL(以下，称为“选择位线BLs”)施加设置电位Vset，向与选择单元MCs连接的字线WL(以下，称为“选择字线WLs”)施加基准电位Vs。基准电位Vs可为接地电位。在选择单元MCs所属的存储单元构造体MAT以外的存储单元构造体MAT中，向对应于选择字线WLs的字线WL，经由触点34a或34b、及上层配线35a及35b，施加基准电位Vs。
向所述以外的位线BL及字线WL，施加中间电位Ub。中间电位Ub是基准电位Vs与设置电位Vset间的电位，例如﹛(Vset-Vs)/2+Vs﹜。在图6中，以虚线描述施加着设置电位Vset的配线，以单点划线描述施加着基准电位Vs的配线，以实线描述施加着中间电位Ub的配线，以实线描述施加着中间电位Ub的配线。
由此，向选择单元MCs，施加设置电压(Vset-Vs)，对其进行设置。另外，向属于选择单元MCs所属的存储单元构造体MAT的其他存储单元MC中的、连接于选择位线BLs与非选择字线WL间的存储单元MC施加电压(Vset-Ub)，向连接于非选择位线BL与选择字线WL间的存储单元MC施加电压(Ub-Vs)，但是由于这些电压低于设置电压，所以存储单元MC未被设置。施加于非选择位线BL与非选择字线WL间的存储单元MC的电压(Ub-Ub)实质上是零。
在选择单元MCs所属的存储单元构造体MAT以外的存储单元构造体MAT中，向与对应于选择字线WLs的字线WL连接的存储单元MC施加电压(Ub-Vs)，不向除此以外的存储单元MC实质上施加电压。因此，未设置任一个存储单元MC。
在选择单元MCs所属的存储单元构造体MAT以外的存储单元构造体MAT中的施加着电压(Ub-Vs)的存储单元层ML、与选择单元MCs所属的存储单元层ML之间，介隔着其他的存储单元层ML。这样一来，由于施加着电压(Ub-Vs)的存储单元层ML与施加着应力的选择单元MCs周边隔开而不易产生误动作。
接下来，对复位动作进行说明。
图7是表示本实施方式的存储装置的复位动作的电路图。
如图7所示，向选择位线BLs施加基准电位Vs，向选择字线WLs施加复位电位Vreset。在选择单元MCs所属的存储单元构造体MAT以外的存储单元构造体MAT中，向对应于选择字线WLs的字线WL，经由触点34a或34b、及上层配线35a及35b，施加复位电位Vreset。
向所述以外的位线BL及字线WL，施加中间电位Ub。中间电位Ub是基准电位Vs与复位电位Vreset间的电位，例如﹛(Vreset-Vs)/2+Vs﹜。在图7中，以虚线描述施加着复位电位Vreset的配线，以单点划线描述施加着基准电位Vs的配线，以实线描述施加着中间电位Ub的配线。
由此，向选择单元MCs施加复位电压(Vreset-Vs)，将其复位。另外，向属于选择单元MCs所属的存储单元构造体MAT的其他存储单元MC中的、连接于选择位线BLs与非选择字线WL间的存储单元MC施加电压(Ub-Vs)，向连接于非选择位线BL与选择字线WLs间的存储单元MC施加电压(Vreset-Ub)，但是由于这些电压低于复位电压，所以存储单元MC未被复位。施加到连接于非选择位线BL与非选择字线WL间的存储单元MC的电压实质上为零。
在选择单元MCs所属的存储单元构造体MAT以外的存储单元构造体MAT中，向与对应于选择字线WLs的字线WL连接的存储单元MC施加电压(Vreset-Ub)，不向除此以外的存储单元MC实质上施加电压。因此，未复位任一个存储单元MC。
在施加着电压(Vreset-Ub)的存储单元层ML、与选择单元MCs所属的存储单元层ML之间，介隔着其他的存储单元层ML。这样一来，由于施加着电压(Vreset-Ub)的存储单元层ML与施加着应力的选择单元MCs周边隔开而不易产生误动作。
接下来，对本实施方式的效果进行说明。
如上所述，在本实施方式的存储装置1中，由于以每个存储单元构造体MAT划分位线BL及字线WL，所以在向选择单元MCs施加设置电压或复位电压时，对其他存储单元构造体MAT造成的影响较小。另外，在选择单元MCs所属的存储单元构造体MAT以外的存储单元构造体MAT中，随着选择单元MCs的设置动作或复位动作而无法避免地施加着电压的存储单元层ML与选择单元MCs所属的存储单元层ML隔开。因此，能够抑制伴随选择单元MCs的设置动作及复位动作的其他存储单元的误动作。其结果，存储装置1动作稳定。
(比较例)
接下来，对比较例进行说明。
图8是表示本比较例的存储装置的立体图。
图9A及图9B是表示本比较例的存储装置的电路图。
如图8所示，本比较例的存储装置101的构成是所谓三维交叉点构造。在存储装置101中，将位线配线层BLL与字线配线层WLL交替地积层，且在各位线BL与各字线WL间，连接着电阻变化构件RC。
如图9A及图9B所示，在本变化例的存储装置101中，相邻的存储单元层ML间共用位线配线层BLL或字线配线层WLL。因此，如果向与选择单元MCs连接的选择位线施加设置电位Vset，则对位于选择单元MCs所属的存储单元层ML两边的存储单元层ML中的一个也施加设置电位Vset。另外，如果向与选择单元MCs连接的选择字线WLs施加基准电位Vs，则对位于两边的存储单元层ML中的另一个也施加基准电位Vs。此时，由于施加着设置电位Vset的存储单元层ML及施加着基准电位Vs的存储单元层ML配置于选择单元MCs所属的存储单元层ML附近，所以与选择单元MCs间的相互作用较大。因此，产生误动作的可能性较高。
此外，在施加着设置电位Vset或基准电位Vs的附近的存储单元层ML中，为了缓和配线间的电压，还考虑向其他的配线施加适当的电位。但是，在存储装置101中，由于存储单元层ML共用位线配线层BLL或字线配线层WLL且连续地排列，所以，如果向某存储单元层ML施加电位，则为了减轻其影响，必须向其附近的存储单元层ML也施加电位，从而驱动变得极其复杂。
(第2实施方式)
接下来，对第2实施方式进行说明。
图10A及图10B是表示本实施方式的存储装置的设置动作的电路图。
图11是表示本实施方式的存储装置的复位动作的电路图。
图12是表示本实施方式的存储装置的动作的时序流程图。
如图10A及图10B所示，在本实施方式的存储装置2中，将字线WL捆扎成3个体系。在图10A、图10B及图11中，将捆扎成3个体系的字线WL表述为字线WLa、WLb、WLc。包含在1个字线配线层WLL的字线WLL为任意1种。
如图10A及图10B所示，在存储装置2中，将包含字线WLc的字线配线层WLL、位线配线层BLL、包含字线WLb的字线配线层WLL依次积层(以下，表述为“WLc/BL/WLb”)，而构成1个存储单元构造体MAT。在其上，设置(WLc/BL/WLa)构成的存储单元构造体MAT。在其上，构成(WLb/BLL/WLa)构成的存储单元。
这样一来，在存储装置2中，利用分类为3种的字线配线层WLL中的2种字线配线层WLL及1层位线配线层BLL，构成存储单元构造体MAT。此时，将相同种类的字线配线层WLL设为不相邻。从Z方向观察处于重叠位置的字线WLa彼此相互连接。关于字线WLb、WLc也同样。位线BL分别独立。
然后，如图10B所示，在设置动作时，例如从字线WLb中选择1条，施加基准电位Vs。此时，对其他存储单元构造体MAT中的对应的字线WLb也施加基准电位Vs。另外，选择任意的位线BL施加设置电位Vset。由此，连接于选择字线WLs与选择位线BLs间的选择单元MCs被设置。在存储装置2内，能够同时地设定2条以上选择位线BLs。由此，能够使2个以上的选择单元MCs同时设置。
此时，在图10B所示的例中，在选择单元MCs所属的多个存储单元构造体MAT间，配置向所有字线WL及所有位线BL施加中间电位Ub的存储单元构造体MAT。由此，该存储单元构造体MAT作为隔板发挥功能，从而能够抑制上下存储单元间的干涉。
如图11所示，复位动作时也一样。例如，从字线WLb中选择1条，施加复位电位Vreset。该复位电位Vreset也施加到其他存储单元构造体MAT的对应的字线WLb。另外，选择任意的位线BL施加基准电位Vs。由此，将连接于选择字线WLs与选择位线BLs间的选择单元MCs复位。与所述设置动作同样地，通过选择多条位线BL，能够使多个选择单元MCs同时复位。此时，通过使仅施加着中间电位Ub的存储单元构造体MAT介隔在选择单元所属的存储单元构造体MAT间，该存储单元构造体MAT成为隔板，能够抑制存储单元间的干涉。其结果，抑制存储单元的误动作，且动作稳定。
如图12所示，在本实施方式中，在设置动作及读出动作中，将向字线WLa、字线WLb、字线WLc、位线BL施加特定的电位的时刻设为几乎同时。关于复位动作也相同。
接下来，对本实施方式的效果进行说明。
在本实施方式中，通过将字线WL汇总成3个体系，能够在包含选择单元的存储单元构造体MAT间，配置仅施加着中间电位的存储单元构造体MAT。由此，仅施加着中间电位的存储单元构造体MAT作为隔板发挥功能，从而能够使存储单元的动作进一步稳定化。
此外，在所述第1及第2实施方式中，表示了将字线WL捆扎成2个体系或3个体系的例子，但并不限定于此，也可捆扎成4个体系以上。另外，即便在捆扎成3个体系的情况下，捆扎方式也为任意。由此，提高向各存储单元构造体MAT施加电位时的自由度，且能够实现多种驱动。其结果，不会使驱动方法过度复杂或使驱动速度降低，从而能够控制存储单元构造体MAT间产生的应力。
(第3实施方式)
接下来，对第3实施方式进行说明。
本实施方式是存储装置的制造方法的实施方式。在本实施方式中制造的存储装置与所述第1及第2实施方式的存储装置本质上相同，但也存在若干不同的部分。例如，在本实施方式中，在最下层形成字线WL，且由2层位线BL及其之间的字线WL形成存储单元构造体MAT。
图13A～图17B是表示本实施方式的存储装置的制造方法的剖视图。
图13A及图13B表示相同的工艺，图13A表示XZ剖面，图13B表示YZ剖面。关于图14A～图17B也相同。
首先，如图13A及图13B所示，准备硅衬底11。然后，在硅衬底11的上层部分及上表面上形成驱动电路13。接下来，以填埋驱动电路13的方式，在硅衬底11上形成层间绝缘膜12。
接下来，在层间绝缘膜12上，使例如氮化钨(WN)、氮化钛或钛堆积，形成势垒金属层20。接下来，使例如钨(W)堆积，形成最下层的字线WL。
接下来，形成势垒金属层21。然后，使例如氮化钛硅(TiSiN)或氮化钽硅(TaSiN)堆积，形成高电阻层22。接着，使例如硅(Si)或氧化硅(SiO)堆积，形成离子移动层23。接下来，使例如银(Ag)堆积，形成金属层24。然后，使例如氮化钨(WN)、氮化钛或钛堆积，形成势垒金属层25。接下来，使例如钨堆积，形成电极膜28。接下来，在整面上使例如氮化硅较薄地堆积，而形成衬膜30。
接下来，利用光刻法及RIE(Reactive Ion Etching：反应性离子腐蚀)法将势垒金属层20至衬膜30的积层体分断成在Y方向上延伸的直线和空间状。接下来，使层间绝缘膜29堆积，而将电极膜28作为终止层实施CMP(Chemical Mechanical Polishing：化学机械研磨)等平坦化处理。
接下来，如图14A及图14B所示，使势垒金属层27、主体部26及势垒金属层27堆积，形成下层侧的位线BL。接下来，形成层间绝缘膜29。接下来，使势垒金属层27及主体部26堆积，形成上层侧的位线BL。接下来，依次形成势垒金属层25、金属层24、离子移动层23、势垒金属层20、高电阻层22、势垒金属层20、电极膜28。
接下来，如图15A及图15B所示，利用光刻法及RIE法，将势垒金属层21至上层电极膜28的积层体分断成在X方向上延伸的直线和空间状。由此，势垒金属层21至下层电极膜28的积层体沿着X方向及Y方向被分断成矩阵状，成为大致四角柱状的电阻变化构件RC。另外，将下层位线BL至上层电极膜28的积层体加工成在X方向上延伸的直线和空间形状。此外，最下层的字线WL保持在Y方向上延伸的直线和空间形状。
接下来，如图16A及图16B所示，在整体上形成衬膜30，且由层间绝缘膜29填埋。
接下来，如图17A及图17B所示，将上层的电极膜28作为终止层实施CMP等平坦化处理。接下来，形成金属势垒层27及主体部26。由此，形成上层字线WL。接下来，形成层间绝缘膜29。
接下来，利用光刻法及RIE法，将上层位线BL上的势垒金属层21至最上层的层间绝缘膜29的积层体加工成在Y方向上延伸的直线和空间状。由此，势垒金属层21至上层电极膜28的积层体沿着X方向及Y方向被分断成矩阵状而成为电阻变化构件RC。另外，上层字线WL加工成在Y方向上延伸的直线和空间状。
以后，同样地，通过反复实施构成电阻变化构件RC的各膜的成膜、构成2层位线BL的各膜的成膜、在X方向上延伸的直线和空间的加工、构成电阻变化构件RC的各膜的成膜、构成字线WL的各膜的成膜、在Y方向上延伸的直线和空间的加工而制造本实施方式的存储装置。
根据本实施方式，能够有效地制造如所述第1及第2实施方式中说明的存储装置。
根据以上说明的实施方式，能够实现动作稳定的存储装置。
已对本发明的若干实施方式进行了说明，但这些实施方式是作为例子而提出，并不意图限定发明的范围。这些新颖的实施方式能够以其他多种方式实施，可以在不脱离发明主旨的范围内进行各种省略、置换、变更。这些实施方式或其变化包含在发明的范围或主旨中，并且包含在权利要求书所记载的发明及其均等的范围内。

Claims (19)

1.一种存储装置，其特征在于具备：
第1配线，在第1方向上延伸；
第2配线，在相对于所述第1方向交叉的第2方向上延伸，且配置于所述第1配线的相对于所述第1方向及所述第2方向交叉的第3方向侧；
第1电阻变化构件，连接于所述第1配线与所述第2配线之间；
第3配线，在所述第1方向上延伸，且配置于所述第2配线的所述第3方向侧；
第2电阻变化构件，连接于所述第2配线与所述第3配线之间；
第4配线，在所述第1方向上延伸并与所述第3配线绝缘，且配置于所述第3配线的所述第3方向侧；
第5配线，在所述第2方向上延伸，且配置于所述第4配线的所述第3方向侧；及
第3电阻变化构件，连接于所述第4配线与所述第5配线之间。
2.根据权利要求1所述的存储装置，其特征在于：所述第1配线的端部连接于所述第4配线的端部。
3.根据权利要求1所述的存储装置，其特征在于还具备：
第6配线，在所述第1方向上延伸，且配置于所述第5配线的所述第3方向侧；及
第4电阻变化构件，连接于所述第5配线与所述第6配线之间。
4.根据权利要求3所述的存储装置，其特征在于：所述第3配线的端部连接于所述第6配线的端部。
5.根据权利要求3所述的存储装置，其特征在于还具备：
第7配线，在所述第1方向上延伸并与所述第6配线绝缘，且配置于所述第6配线的所述第3方向侧；
第8配线，在所述第2方向上延伸，且配置于所述第7配线的所述第3方向侧；
第9配线，在所述第1方向上延伸，且配置于所述第8配线的所述第3方向侧；
第5电阻变化构件，连接于所述第7配线与所述第8配线之间；及
第6电阻变化构件，连接于所述第8配线与所述第9配线之间。
6.根据权利要求5所述的存储装置，其特征在于：
所述第1配线的端部连接于所述第4配线的端部；
所述第3配线的端部连接于所述第7配线的端部；且
所述第6配线的端部连接于所述第9配线的端部。
7.根据权利要求6所述的存储装置，其特征在于还具备：驱动电路，向所述第3配线及所述第7配线施加第1电位，向所述第2配线及所述第8配线施加第2电位。
8.根据权利要求7所述的存储装置，其特征在于：所述驱动电路向所述第4配线、所述第5配线及所述第6配线，施加所述第1电位与所述第2电位间的第3电位。
9.根据权利要求8所述的存储装置，其特征在于：所述驱动电路向所述第1配线及所述第9配线施加所述第3电位。
10.根据权利要求1所述的存储装置，其特征在于：
所述第1电阻变化构件具有：
金属层，包含金属；及
离子移动层，能够供所述金属离子移动，且电阻率高于所述金属层的电阻率。
11.根据权利要求10所述的存储装置，其特征在于：
所述金属是从包含金、银、铜、铂、钯、钛、铁、铬、钴、镍、铝、铟、碲、钠、及钙的群选择的1种以上的金属。
12.根据权利要求10所述的存储装置，其特征在于：
所述离子移动层是从包含硅、氧化硅、氮化硅、氮氧化硅、硫化硅、氯化硅、氧化铪、氮化铪、硅酸铪化合物、氧化锆、氮化锆、硅酸锆化合物、氧化铝、氮化铝、硅酸铝化合物、氧化钛、氮化钛、及硅酸钛化合物的群选择的1种以上的材料。
13.根据权利要求10所述的存储装置，其特征在于：
所述第1电阻变化构件进而具有高电阻层，所述高电阻层与所述金属层及所述离子移动层串联地连接，且电阻率高于所述第1配线的电阻率。
14.根据权利要求1所述的存储装置，其特征在于：
所述第1电阻变化构件及所述第2电阻变化构件分别具有：
金属层，包含金属；及
离子移动层，能够供所述金属离子移动，且电阻率高于所述金属层的电阻率；且
所述第1电阻变化构件中的所述金属层及所述离子移动层的沿着所述第3方向的排列顺序相对于所述第2电阻变化构件中的所述金属层及所述离子移动层的沿着所述第3方向的排列顺序相反。
15.一种存储装置，其特征在于具备沿着第1方向排列的多个存储单元构造体，且
各所述存储单元构造体具有：
第1配线层；
第2配线层，配置于所述第1配线层的所述第1方向侧；
第3配线层，配置于所述第1配线层与所述第2配线层之间；
第1电阻变化构件层，配置于所述第1配线层与所述第3配线层之间；
第2电阻变化构件层，配置于所述第2配线层与所述第3配线层之间；且
所述第1配线层具有在相对于所述第1方向交叉的第2方向上延伸的多条第1配线，
所述第2配线层具有在所述第2方向上延伸的多条第2配线，
所述第3配线层具有在相对于包含所述第1方向及所述第2方向的平面交叉的第3方向上延伸的多条第3配线，
所述第1电阻变化构件层具有连接于各所述第1配线与各所述第3配线之间的第1电阻变化构件，
所述第2电阻变化构件层具有连接于各所述第2配线与各所述第3配线之间的第2电阻变化构件。
16.根据权利要求15所述的存储装置，其特征在于：各所述存储单元构造体的所述第1配线彼此相互连接，且
各所述存储单元构造体的所述第2配线彼此相互连接。
17.根据权利要求15所述的存储装置，其特征在于：第1所述存储单元构造体的所述第1配线、与配置于所述第1存储单元构造体附近的第2所述存储单元构造体的所述第2配线相互绝缘。
18.根据权利要求15所述的存储装置，其特征在于：
所述第1电阻变化构件及所述第2电阻变化构件分别具有：
金属层，包含金属；及
离子移动层，能够供所述金属离子移动，且电阻率高于所述金属层的电阻率；且
所述第1电阻变化构件中的所述金属层及所述离子移动层的沿着所述第1方向的排列顺序相对于所述第2电阻变化构件中的所述金属层及所述离子移动层的沿着所述第1方向的排列顺序相反。
19.根据权利要求15所述的存储装置，其特征在于还具备：驱动电路，向所有包含在1个所述存储单元构造体的所述多条第1配线、所述多条第2配线、所述多条第3配线施加相同的电位。
CN201710117112.9A 2016-03-07 2017-03-01 存储装置 Active CN107180831B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201662304601P 2016-03-07 2016-03-07
US62/304,601 2016-03-07
US15/265,067 US10410717B2 (en) 2016-03-07 2016-09-14 Resistive random access memory device with three-dimensional cross-point structure and method of operating the same
US15/265,067 2016-09-14

Publications (2)

Publication Number Publication Date
CN107180831A true CN107180831A (zh) 2017-09-19
CN107180831B CN107180831B (zh) 2021-01-29

Family

ID=59723701

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710117112.9A Active CN107180831B (zh) 2016-03-07 2017-03-01 存储装置

Country Status (3)

Country Link
US (4) US10410717B2 (zh)
CN (1) CN107180831B (zh)
TW (1) TWI668852B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11972796B2 (en) * 2016-03-07 2024-04-30 Kioxia Corporation Resistive random access memory device with three-dimensional cross-point structure and method of operating the same

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018163716A (ja) * 2017-03-24 2018-10-18 東芝メモリ株式会社 抵抗変化型メモリ
US11289650B2 (en) * 2019-03-04 2022-03-29 International Business Machines Corporation Stacked access device and resistive memory
KR102150003B1 (ko) * 2019-07-08 2020-08-31 이화여자대학교 산학협력단 3차원 크로스바 메모리를 이용한 난수 발생 장치
KR20220011005A (ko) 2020-07-20 2022-01-27 삼성전자주식회사 메모리 셀 스트링을 포함하는 수직형 비휘발성 메모리 장치
US11380732B2 (en) 2020-07-29 2022-07-05 Micron Technology, Inc. Memory with optimized resistive layers

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102522116A (zh) * 2003-03-18 2012-06-27 株式会社东芝 可编程阻抗存储器器件
CN103282965A (zh) * 2011-11-22 2013-09-04 松下电器产业株式会社 电阻变化型非易失性存储装置以及电阻变化型非易失性存储装置的访问方法
US20140264225A1 (en) * 2013-03-15 2014-09-18 Kabushiki Kaisha Toshiba Resistance-variable memory device
US20160019951A1 (en) * 2014-07-18 2016-01-21 Samsung Electronics Co., Ltd. Resistive memory device, resistive memory system, and method of operating resistive memory device

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100463602B1 (ko) 2001-12-29 2004-12-29 주식회사 하이닉스반도체 불휘발성 강유전체 메모리의 배선
US7099179B2 (en) * 2003-12-22 2006-08-29 Unity Semiconductor Corporation Conductive memory array having page mode and burst mode write capability
US7902537B2 (en) * 2007-06-29 2011-03-08 Sandisk 3D Llc Memory cell that employs a selectively grown reversible resistance-switching element and methods of forming the same
JP2010044827A (ja) 2008-08-13 2010-02-25 Toshiba Corp 不揮発性半導体記憶装置
JP4945609B2 (ja) * 2009-09-02 2012-06-06 株式会社東芝 半導体集積回路装置
KR20110111809A (ko) 2010-04-05 2011-10-12 삼성전자주식회사 계단형 구조를 구현할 수 있는 패터닝 방법 및 이를 이용한 불휘발성 메모리 소자의 제조 방법
US8526237B2 (en) * 2010-06-08 2013-09-03 Sandisk 3D Llc Non-volatile memory having 3D array of read/write elements and read/write circuits and method thereof
KR101772117B1 (ko) * 2010-09-03 2017-08-28 삼성전자 주식회사 저항 스위치 기반의 로직 회로를 갖는 적층 구조의 반도체 메모리 장치 및 그 제조방법
JP2012203936A (ja) * 2011-03-24 2012-10-22 Toshiba Corp 半導体記憶装置
JP5622715B2 (ja) * 2011-12-28 2014-11-12 株式会社東芝 半導体記憶装置
US8664632B2 (en) * 2012-01-31 2014-03-04 Kabushiki Kaisha Toshiba Memory device
KR102022419B1 (ko) * 2012-12-28 2019-11-04 에스케이하이닉스 주식회사 가변 저항 메모리 장치 및 그 동작 방법
US20140355326A1 (en) * 2013-05-31 2014-12-04 Kabushiki Kaisha Toshiba Non-volatile memory device
JP2015028996A (ja) * 2013-07-30 2015-02-12 株式会社東芝 半導体装置の製造方法
JP2015153974A (ja) * 2014-02-18 2015-08-24 株式会社東芝 半導体記憶装置
KR102151176B1 (ko) * 2014-08-22 2020-09-02 삼성전자 주식회사 크로스 포인트 어레이 구조의 메모리 장치, 메모리 시스템 및 메모리 장치의 동작방법
JP6273184B2 (ja) * 2014-09-03 2018-01-31 東芝メモリ株式会社 抵抗変化型記憶装置及びその製造方法
US20160072060A1 (en) * 2014-09-09 2016-03-10 Kabushiki Kaisha Toshiba Memory device
US9508430B2 (en) * 2015-03-10 2016-11-29 Kabushiki Kaisha Toshiba Three dimensional memory device including memory cells with resistance change layers
US10410717B2 (en) * 2016-03-07 2019-09-10 Toshiba Memory Corporation Resistive random access memory device with three-dimensional cross-point structure and method of operating the same
KR102537248B1 (ko) * 2016-07-06 2023-05-30 삼성전자주식회사 3차원 반도체 메모리 장치

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102522116A (zh) * 2003-03-18 2012-06-27 株式会社东芝 可编程阻抗存储器器件
CN103282965A (zh) * 2011-11-22 2013-09-04 松下电器产业株式会社 电阻变化型非易失性存储装置以及电阻变化型非易失性存储装置的访问方法
US20140264225A1 (en) * 2013-03-15 2014-09-18 Kabushiki Kaisha Toshiba Resistance-variable memory device
US20160019951A1 (en) * 2014-07-18 2016-01-21 Samsung Electronics Co., Ltd. Resistive memory device, resistive memory system, and method of operating resistive memory device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11972796B2 (en) * 2016-03-07 2024-04-30 Kioxia Corporation Resistive random access memory device with three-dimensional cross-point structure and method of operating the same

Also Published As

Publication number Publication date
TW201806143A (zh) 2018-02-16
US20230024213A1 (en) 2023-01-26
TWI668852B (zh) 2019-08-11
CN107180831B (zh) 2021-01-29
US11495292B2 (en) 2022-11-08
US10410717B2 (en) 2019-09-10
US20170256312A1 (en) 2017-09-07
US10971225B2 (en) 2021-04-06
US20190362786A1 (en) 2019-11-28
US11972796B2 (en) 2024-04-30
US20210264976A1 (en) 2021-08-26

Similar Documents

Publication Publication Date Title
CN107180831A (zh) 存储装置
CN104520994B (zh) 在具有垂直位线的三维非易失性存储器中形成阶梯字线的方法
CN103370745B (zh) 具有带有垂直位线和选择器件的读/写元件的3d阵列的非易失性存储器及其方法
CN102971798B (zh) 具有含垂直位线和字线的有效解码的读/写元件的3d阵列的非易失性存储器
JP5722874B2 (ja) 垂直ビット線および片側ワード線アーキテクチャを有する再プログラミング可能な不揮発性メモリ素子の３次元アレイ
EP2965361B1 (en) 3d non-volatile memory having low-current cells and fabrication thereof
CN103855304B (zh) 可变电阻存储器件
US9773845B2 (en) Semiconductor memory device and method of manufacturing the same
WO2013192216A2 (en) Memories with cylindrical read/write stacks
CN103282965A (zh) 电阻变化型非易失性存储装置以及电阻变化型非易失性存储装置的访问方法
JP2015170852A (ja) 不揮発性記憶装置
CN109216542A (zh) 可变电阻存储器件及其制造方法
US9595564B1 (en) Semiconductor memory device and method of manufacturing the same
JP2016072534A (ja) 記憶装置
CN103915564B (zh) 可变电阻存储器件
JP5404674B2 (ja) 不揮発性半導体記憶装置
JP7309863B2 (ja) ３次元メモリアレイ
CN105023607A (zh) 电子设备
CN107170480A (zh) 电阻变化型存储装置及其驱动方法
CN115101667A (zh) 一种相变存储单元及相变存储器

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
CP01 Change in the name or title of a patent holder
CP01 Change in the name or title of a patent holder

Address after: Tokyo

Patentee after: Kaixia Co.,Ltd.

Address before: Tokyo

Patentee before: TOSHIBA MEMORY Corp.

Address after: Tokyo

Patentee after: TOSHIBA MEMORY Corp.

Address before: Tokyo

Patentee before: Pangea Co.,Ltd.

TR01 Transfer of patent right
TR01 Transfer of patent right

Effective date of registration: 20211027

Address after: Tokyo

Patentee after: Pangea Co.,Ltd.

Address before: Tokyo

Patentee before: TOSHIBA MEMORY Corp.