CN103227115B - 引线框及其制造方法和半导体装置及其制造方法 - Google Patents

引线框及其制造方法和半导体装置及其制造方法 Download PDF

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Abstract

本发明提供引线框及其制造方法和半导体装置及其制造方法，提高了芯片安装盘的背面设置的密封树脂的密合性。其中具有以下工序：通过第1冲压加工在芯片安装盘(10)的背面形成矩形状的第1凹部(D1)，该第1凹部在一方的相对的2边具有在深度方向上倾斜的第1倾斜侧面(S1)，在另一方的相对的2边具有在深度方向上直立的直立侧面(VS)；通过第2冲压加工，以在第1凹部(D1)的直立侧面(VS)的横向区域中配置具有在深度方向上倾斜的第2倾斜侧面(S2)的第2凹部(D2)的第2倾斜侧面(S2)的方式，在芯片安装盘(10)的背面形成第2凹部(D2)，由此使得第1凹部(D1)的直立侧面(VS)成为朝向与第1倾斜侧面(S1)相反的方向倾斜的反向倾斜侧面(Sx)，芯片安装盘的正面是半导体元件搭载面。

Description

引线框及其制造方法和半导体装置及其制造方法
技术领域
本发明涉及引线框及其制造方法和半导体装置及其制造方法。
背景技术
以往，在使用了引线框的半导体封装中，在芯片安装盘(die pad)上安装半导体元件，利用导线连接半导体元件和多个引线，并用密封树脂密封芯片安装盘的两面、半导体元件以及导线。
在这样的半导体封装中，为了提高芯片安装盘背面的密封树脂的密合性，在芯片安装盘的背面设置有多个凹部。芯片安装盘的背面设置的凹部是通过冲压加工按照四棱锥等形状形成的，所以芯片安装盘背面的密封树脂的密合性未必充分。
【专利文献1】
日本特开平7-161896号公报
【专利文献2】
日本特开平7-273270号公报
【专利文献3】
日本特开2009-260282号公报
发明内容
本发明的目的是提供能够提高芯片安装盘的背面设置的密封树脂的密合性的引线框及其制造方法和半导体装置及其制造方法。
根据以下公开的一个方面，提供如下这样的引线框的制造方法，该制造方法具有以下工序：通过第1冲压加工在芯片安装盘的背面形成矩形状的第1凹部，所述第1凹部在一方的相对的2边具有在深度方向上倾斜的第1倾斜侧面，在另一方的相对的2边具有在深度方向上直立的直立侧面；通过第2冲压加工，以在所述第1凹部的所述直立侧面的横向区域中配置具有在深度方向上倾斜的第2倾斜侧面的第2凹部的所述第2倾斜侧面的方式，在所述芯片安装盘的背面形成所述第2凹部，由此使得所述第1凹部的所述直立侧面成为朝向与所述第1倾斜侧面相反的方向倾斜的反向倾斜侧面，所述芯片安装盘的正面是半导体元件搭载面。
另外，根据所公开的另一方面，提供如下这样的引线框，其具备：芯片安装盘；第1凹部，其形成在所述芯片安装盘的背面；以及第2凹部，其形成在所述第1凹部的横向区域的所述芯片安装盘的背面，其中，所述第1凹部由横置梯形柱形状形成，该横置梯形柱形状具有：第1倾斜侧面，其设置在一方的相对的2边，且在深度方向上倾斜；以及反向倾斜侧面，其设置在另一方的相对的2边，且在深度方向上朝向与所述第1倾斜侧面相反的方向倾斜，所述反向倾斜侧面是由于所述第2凹部而使得在深度方向上垂直地直立的侧面发生变形而形成的，所述第2凹部具有与所述第1凹部的反向倾斜侧面相对地配置的第2倾斜侧面，所述芯片安装盘的正面是半导体元件搭载面。
根据以下的公开，在引线框的制造方法中，通过第1冲压加工，在芯片安装盘的背面形成矩形状的第1凹部，所述第1凹部在一方的相对的2边具有第1倾斜侧面，在另一方的相对的2边具有直立侧面。
接着，通过第2冲压加工，以在第1凹部的直立侧面的横向区域中配置具有第2倾斜侧面的第2凹部的第2倾斜侧面的方式，形成第2凹部。由此，第1凹部的直立侧面成为朝向与第1倾斜侧面相反的方向倾斜的反向倾斜侧面。
然后，在芯片安装盘的正面安装半导体元件，在芯片安装盘的两面侧形成树脂部，密封半导体元件。
此时，由于在芯片安装盘的背面设置有具备反向倾斜侧面的第1凹部，所以锚定效应增强，能够提高芯片安装盘背面侧的树脂部的密合性。
此外，第1凹部在矩形状的长度方向上具有倾斜侧面，所以，通过从第1凹部的长度方向流入密封树脂，能够将密封树脂顺畅地填充到第1凹部中。
附图说明
图1的(a)以及(b)是示出第1实施方式的引线框的制造方法的俯视图以及剖视图(之一)。
图2是示出第1实施方式的引线框的制造方法的剖视图以及立体图(之二)。
图3的(a)～(c)是示出第1实施方式的引线框的制造方法的俯视图以及剖视图(之三)。
图4是示出第1实施方式的引线框的制造方法的剖视图以及立体图(之四)。
图5的(a)～(c)是示出第1实施方式的引线框的制造方法的俯视图以及剖视图(之五)。
图6是示出第1实施方式的引线框的俯视图。
图7是示出第1实施方式的变形例的引线框的俯视图。
图8的(a)以及(b)是示出使用图6的引线框来制造半导体装置的方法的俯视图以及剖视图(之一)。
图9的(a)以及(b)是示出使用图6的引线框来制造半导体装置的方法的俯视图以及剖视图(之二)。
图10是示出第1实施方式的半导体装置的剖视图。
图11是示出第2实施方式的引线框的制造方法的剖视图以及立体图(之一)。
图12的(a)～(c)是示出第2实施方式的引线框的制造方法的俯视图以及剖视图(之二)。
图13是示出第2实施方式的引线框的制造方法的剖视图(之三)。
图14的(a)～(c)是示出第2实施方式的引线框的制造方法的俯视图以及剖视图(之四)。
图15是示出第2实施方式的引线框的俯视图。
图16是示出第2实施方式的变形例的引线框的俯视图。
符号说明
1x…引线框部件，1、1a、2、2a…引线框，5…半导体装置，8…外框，9…内框，10…芯片安装盘，12…支撑杆，16…内引线，18…堤坝(dam bar)，20…外引线，30…模具，32…按压部件，34…第1冲头，34a、36a、38a…倾斜侧面，34b、38b，VS…直立侧面，36…第2冲头，38…第3冲头，40…半导体元件，40a…连接电极，42…导线，50…树脂部，D1、D1x…第1凹部，D2…第2凹部，S1…第1倾斜侧面，S2…第2倾斜侧面，Sx…反向倾斜侧面。
具体实施方式
以下，参照附图对实施方式进行说明。
(第1实施方式)
图1～图5是示出第1实施方式的引线框的制造方法的图，图6是示出第1实施方式的引线框的图。
在第1实施方式的引线框的制造方法中，首先准备图1(a)的俯视图所示的引线框部件1x。引线框部件1x具有由平行延伸的一对外框8和与该一对外框8正交连接的一对内框9形成的框构造。
在该框构造的中央部配置有四边形的芯片安装盘10。此外，在芯片安装盘10的四个角处形成有与这些角相连且向外侧延伸的支撑杆12，支撑杆12与外框8连接。
这样，芯片安装盘10成为通过支撑杆12与外框8相连而得到支撑的状态。
并且，在芯片安装盘10的外侧，以与该芯片安装盘10分离的状态朝向外侧延伸地形成有多个内引线16。多个内引线16通过堤坝18连接在一起，分别与各个内引线16相连地形成了向外侧延伸的外引线20。堤坝18与外框8相连而得到支撑，外引线20与内框9相连而得到支撑。
这样，内引线16借助堤坝18以及外引线20支撑在外框8以及内框9上。
连接芯片安装盘10与外框8的支撑杆12在与芯片安装盘10的连接部处弯曲而倾斜。由此，如图1(b)所示，芯片安装盘10被配置在比内引线16以及外引线20靠下侧的位置处。图1(b)是沿着图1(a)的A-A’的剖视图。
图1(a)的引线框部件1x是通过利用了模具的冲压加工对铜(Cu)合金板等金属板进行冲裁加工而制造的。或者，还可以通过光刻以及湿刻蚀对金属板进行构图来进行制造。
引线框部件1x的厚度例如是0.125mm～0.25mm。
在接着说明的图2～图5中，局部地示出引线框部件1x的芯片安装盘10来进行说明。
如图2所示，准备具有按压部件32和第1冲头34的模具30。进一步参照图2的立体图，模具30的第1冲头34的形状是梯形柱横置的形状，梯形柱的宽度方向W两侧的面为朝向内部倾斜的倾斜侧面34a，梯形柱的高度方向H两侧的面为直立侧面34b。
然后，在使图1(a)的引线框部件1x的正反面反转而使芯片安装盘10的背面成为上侧的状态下，将芯片安装盘10配置在模具30的按压部件32上。接着，利用第1冲头34向下侧按压芯片安装盘10的背面来进行第1冲压加工。
由此，如图3(a)的俯视图所示，在芯片安装盘10的背面形成了与第1冲头34的形状对应的第1凹部D1。第1凹部D1在俯视中形成为矩形状。并且，第1凹部D1形成为梯形柱横置的形状的凹部。
图3(b)是沿着图3(a)的B-B’的剖视图。进一步参照图3(b)，第1凹部D1形成为，在宽度方向的相对的2边具有与第1冲头34的直立侧面34b对应地在深度方向上直立的直立侧面VS。
以从第1凹部D1的深部侧到表面侧，宽度方向的宽度W1大致相同的方式，直立地设置直立侧面VS。第1凹部D1的直立侧面VS优选为垂直面，但也可以略微倾斜。
图3(c)是沿着图3(a)的C-C’的剖视图。进一步参照图3(c)，第1凹部D1形成为，在长度方向的相对的2边具有与第1冲头34的倾斜侧面34a对应地在深度方向上倾斜的第1倾斜侧面S1。以随着从第1凹部D1的深部侧到表面侧，长度方向的宽度W2逐渐变宽的方式，倾斜地配置第1倾斜侧面S1。
这样，第1凹部D1形成为，在一方的相对的2边具有在深度方向上倾斜的第1倾斜侧面S1，在另一方的相对的2边具有在深度方向上直立的直立侧面VS。
在图3(a)的矩形状的第1凹部D1中，连接相对的两个第1倾斜侧面S1的方向为长度方向，连接相对的两个直立侧面VS的方向为宽度方向。
例如，在图3(a)中，第1凹部D1的长度方向的长度x为90μm左右，宽度y为50μm左右，在图3(b)中，深度d为25μm左右。
此外，在图3(a)的例子中，第1凹部D1的形状在俯视中为矩形状，但也可以在俯视中形成为正方形。
接着，如图4所示，准备模具30的第2冲头36。进一步参照图4的立体图，第2冲头36的形状是使四棱锥上下反转而成的形状，在下表面侧具有4个倾斜侧面36a。然后，在芯片安装盘10的背面，利用第2冲头36向下侧按压第1凹部D1的直立侧面VS的横向区域进行第2冲压加工。
由此，如图5(a)的俯视图所示，在芯片安装盘10的背面，在第1凹部D1的宽度方向两侧的直立侧面VS(图4)的横向区域中分别形成第2凹部D2。第2凹部D2具备与第2冲头36的倾斜侧面36a对应的第2倾斜侧面S2，并形成为使四棱锥上下反转而成的形状的凹部。第2凹部D2的开口尺寸例如形成为50μm见方。
图5(b)是沿着图5(a)的D-D’的剖视图。进一步参照图5(b)，第1凹部D1的直立侧面VS(图4)在形成第2凹部D2的第2倾斜侧面S2时，朝向第1凹部D1的内侧受到按压而变形，成为朝向与第1倾斜侧面S1相反的方向倾斜的反向倾斜侧面Sx。
在形成第2凹部D2时，在第2冲头36的倾斜侧面36a的作用下，随着从深部侧到表面侧，朝向内部对第1凹部D1的直立侧面VS(图4)按压的程度越大，因而直立侧面VS成为反向倾斜侧面Sx。
图5(c)是沿着图5(a)的E-E’的剖视图。进一步参照图5(c)，由于是在第1凹部D1的宽度方向的两侧形成第2凹部D2，所以第1凹部D1的长度方向的第1倾斜侧面S1未发生变形而以原来的状态保留下来。
这样，以在第1凹部D1的直立侧面VS的横向区域中配置第2凹部D2的第2倾斜侧面S2的方式，在芯片安装盘10的背面形成第2凹部D2。由此，能够使得第1凹部D1的直立侧面VS容易地变形为朝向与第1倾斜侧面S1相反的方向倾斜的反向倾斜侧面Sx。
由此，第1凹部D1成为表面侧的宽度W1比深部侧的宽度W2窄的形状，在利用密封树脂密封芯片安装盘10时能够获得显著的锚定效应。
可以像图5(a)的例子那样，使第1凹部D1的直立侧面VS的一部分成为反向倾斜侧面Sx，或者，也可以使直立侧面VS的整体成为反向倾斜侧面Sx。
在像图5(a)的例子那样，使第1凹部D1的直立侧面VS的中央部成为反向倾斜侧面Sx的情况下，成为在两侧的第1倾斜侧面S1的端部侧保留了直立侧面的状态。在此情况下，当向第1凹部D1内填充密封树脂时能够确保树脂的流入口较大，从这方面讲是有利的。
另外，第2凹部D2的形状只要是能够使得第1凹部D1的直立侧面VS成为反向倾斜侧面Sx的形状即可，可以采用各种形状。如上述方式那样，优选形成具有第2倾斜侧面S2的第2凹部D2。
基于以上的冲压加工方法，如图6所示，首先在芯片安装盘10的整个背面形成多个第1凹部D1，然后，在各第1凹部D1的横向区域的芯片安装盘10上形成第2凹部D2，在各第1凹部D1中形成反向倾斜侧面Sx。
由此，可获得第1实施方式的引线框1。如图5(a)以及图6所示，关于第1实施方式的引线框1，在芯片安装盘10的背面形成了矩形状的第1凹部D1。
第1凹部D1在一方的相对的2边具有在深度方向上倾斜的第1倾斜侧面S1，在另一方的相对的2边具有与第1倾斜侧面S1相反方向的在深度方向上倾斜的反向倾斜侧面Sx。
此外，在第1凹部D1的横向区域的芯片安装盘10上形成了第2凹部D2。第2凹部D2具有在深度方向上倾斜的第2倾斜侧面S2，该第2倾斜侧面S2与第1凹部D1的反向倾斜侧面Sx相对地进行配置。并且，芯片安装盘10的正面成为半导体元件搭载面。
在图6中，关注第1凹部D1的配置角度，配置于A部的第1凹部D1以其长度方向从横向H倾斜了45°的方式，朝着斜向右上进行配置。另一方面，配置于B部的第1凹部D1以其长度方向从横向H倾斜了45°的方式，朝着斜向左上进行配置。
这样，相邻的第1凹部D1被配置成：倾斜方向相互错开90°，它们的长度方向的朝向正交。
在本实施方式中，利用冲压加工压陷芯片安装盘10而形成第1、第2凹部D1、D2，所以，特别是在冲压加工的面积大的情况下，有时会导致芯片安装盘10发生变形，致使芯片安装盘10翘曲。
如图6那样，通过错开90°地设定相邻的第1凹部D1的配置角度，能够使得冲压加工时发生的变形相互抵消，减轻了芯片安装盘10的翘曲的发生。
在图6中，作为优选的例子，配置为各第1凹部D1的配置方向从横向H倾斜了45°，而且相邻的第1凹部D1的配置方向正交，不过，只要多个第1凹部D1彼此之间的配置角度不同即可。
图7示出了第1实施方式的变形例的引线框1a。如图7的变形例的引线框1a那样，在冲压加工所引起的变形的发生不构成问题的情况下，可以使第1凹部D1的长度方向朝向同一方向进行配置。
在图7的例子中，全部第1凹部D1的长度方向都从横向H倾斜了45°而朝着斜向右上进行配置。在变形例的引线框1a中，全部第1凹部D1的长度方向的配置方向只要朝向同一方向即可，可以配置为任意方向。
接着，对使用第1实施方式的图6的引线框1制造半导体装置的方法进行说明。
如图8(a)以及(b)所示，首先如上述图6所示，准备在芯片安装盘10的背面形成有第1、第2凹部D1、D2的引线框1。
在引线框1中，与形成有第1、第2凹部D1、D2的面相反的面(正面)为半导体元件搭载面。并且，使半导体元件40的连接电极40a成为上侧，利用粘结剂将半导体元件40固定安装到芯片安装盘10的部件搭载面上。
之后，利用导线接合方式中的导线42将半导体元件40的连接电极40a与内引线16分别相连。图8(b)是沿着图8(a)的A-A’的剖视图。
然后，如图9(a)所示，用模具的下模具以及上侧(未图示)夹着安装有半导体元件40的引线框1，从模具开口部向模具中流入密封树脂。由此，形成了密封芯片安装盘10的两面、半导体元件40、导线42和内引线16的树脂部50。
在图9(a)中以透视的方式描绘了树脂部50，该树脂部50形成在用粗线包围的四边形区域中。树脂部50形成为在其外侧露出了堤坝18以及外引线20。
图9(b)是示出图9(a)的芯片安装盘10的背面状态的放大剖视图。如图9(b)所示，在第1实施方式的引线框1中，如上所述，设置于芯片安装盘10背面的第1凹部D1具备反向倾斜侧面Sx。由此，树脂部50以沿着第1凹部D1的反向倾斜侧面Sx而侵入侧壁的方式进行填充。
这样，树脂部50以不会从第1凹部D1内脱落的方式得到固定，因此锚定效应增强，树脂部50以良好的密合性形成在芯片安装盘10的背面。
另外，在第1实施方式的图6的引线框1中，第1凹部D1的长度方向的侧面为正向锥度的第1倾斜侧面S1(图5(a)以及(c))。因此，当利用树脂部50密封芯片安装盘10的两面侧时，从与第1凹部D1的长度方向相同的方向流入密封树脂，由此能够使密封树脂顺畅地流入到第1凹部D1内。
在图6的引线框1中，相邻的第1凹部D1被配置成它们的长度方向正交，并且倾斜的方向错开90°。不过，存在这样的趋势：密封树脂在模具内蔓延至端部之后才流入内部，所以，即使在错开90°配置的第1凹部D1中，也能够使得密封树脂从第1倾斜侧面S1顺畅地流入。
如上所述，在图6的引线框1中，在多个长条状的第1凹部D1之间改变了配置方向，所以能够减轻冲压加工时芯片安装盘10的翘曲的发生。
除此之外，第1凹部D1具备用于使密封树脂顺畅地流入的第1倾斜侧面S1和用于增强锚定效应的反向倾斜侧面Sx。由此，能够使得密封树脂以良好的可靠性，稳定地填充到第1凹部D1内，所以能够获得充分的锚定效应，并且能够提高树脂部50的密合性。
接着，从引线框1上切掉外框8以及内框9，并且切断堤坝18，由此获得多个分离的内引线16以及外引线20。
由此，如图10所示，获得了第1实施方式的半导体装置5。
如图10所示，在第1实施方式的半导体装置5中具备由图6的引线框1得到的芯片安装盘10、内引线16以及外引线20。在芯片安装盘10上安装半导体元件40，半导体元件40的连接电极40a经由导线42分别连接至内引线16。此外，芯片安装盘10的两面、半导体元件40、导线42以及内引线16被树脂部50所密封。
关于第1实施方式的半导体装置5，如上所述，在芯片安装盘10的背面设置有具备反向倾斜侧面Sx的第1凹部D1。因此，锚定效应增强，芯片安装盘10背面的树脂部50的密合性提高，获得了较高的可靠性。
(第2实施方式)
图11～图14是示出第2实施方式的引线框的制造方法的图，图15是示出第2实施方式的引线框的图。第2实施方式与第1实施方式的不同点在于，芯片安装盘背面所形成的第1凹部的形状为横置三棱柱形状，而不是横置梯形柱形状。
在第2实施方式中，针对与第1实施方式相同的要素以及相同的工序标注同一符号而省略其详细的说明。
在第2实施方式的引线框的制造方法中，首先如图11所示，准备具有按压部件32和第3冲头38的模具30。如图11的立体图所示，模具30的第3冲头38的形状是三棱柱横置的形状。
第3冲头38的三棱柱的两个侧面朝向下侧成为两个倾斜侧面38a。并且，第3冲头38的三棱柱的高度方向H的两面为直立侧面38b。
然后，与第1实施方式相同，在使图1(a)的引线框部件1x的芯片安装盘10的背面成为上侧的状态下，将芯片安装盘10配置到模具30的按压部件32上。接着，利用第3冲头38向下侧按压芯片安装盘10的背面来进行第1冲压加工。
由此，如图12(a)的俯视图所示，在芯片安装盘10的背面形成与第3冲头38的形状对应的第1凹部D1x。第1凹部D1x在俯视中形成为矩形状。另外，第1凹部D1x形成为三棱柱横置的形状的凹部。
图12(b)是沿着图12(a)的F-F’的剖视图。进一步参照图12(b)，第1凹部D1x形成为，在宽度方向的相对的2边具有与第3冲头38的直立侧面38b对应的直立侧面VS。
图12(c)是沿着图12(a)的G-G’的剖视图。进一步参照图12(c)，第1凹部D1x形成为，在长度方向的相对的2边具备与第3冲头38的倾斜侧面38a对应的第1倾斜侧面S1。
这样，第1凹部D1x形成为，在一方的相对的2边具有在深度方向上倾斜的第1倾斜侧面S1，在另一方的相对的2边具有在深度方向上直立的直立侧面VS。
在第2实施方式中，第1凹部D1x的形状除了俯视时为矩形状的情况以外，还可以是俯视时为正方形。
接着，如图13所示，与第1实施方式的图4的工序相同，利用模具30的第2冲头36，在芯片安装盘10的背面，向下侧按压第1凹部D1x的直立侧面VS的横向区域的芯片安装盘10进行第2冲压加工。
由此，如图14(a)的俯视图所示，在芯片安装盘10的背面，在第1凹部D1x两侧的直立侧面VS(图13)的横向区域中分别形成第2凹部D2。第2凹部D2与第2冲头36的形状对应地形成为使四棱锥上下反转而成的形状的凹部。
图14(b)是沿着图14(a)的H-H’的剖视图。进一步参照图14(b)，与第1实施方式的图5(b)同样，第1凹部D1x的直立侧面VS(图13)在形成第2凹部D2的第2倾斜侧面S2时朝向第1凹部D1x的内侧受到按压而变形，成为反向倾斜侧面Sx。
这样，与第1实施方式同样，以在第1凹部D1x的直立侧面VS的横向区域中配置第2凹部D2的第2倾斜侧面S2的方式，在芯片安装盘10的背面形成第2凹部D2。由此，能够使得第1凹部D1x的直立侧面VS容易地变形为朝向与第1倾斜侧面S1相反的方向倾斜的反向倾斜侧面Sx。
由此，与第1实施方式同样，在第1凹部D1x的宽度方向的横向区域中形成第2凹部D2，由此第1凹部D1x的表面侧的宽度W1比深部侧的宽度W2窄。
图14(c)是沿着图14(a)的I-I’的剖视图。进一步参照图14(c)，由于是在第1凹部D1x的宽度方向的两侧形成第2凹部D2，所以第1凹部D1x的长度方向的第1倾斜侧面S1未发生变形而以原来的状态保留下来。
这样，与第1实施方式同样，能够在横置三棱柱形状的第1凹部D1x的宽度方向的两侧面的一部分中，容易地形成反向倾斜侧面Sx。
与第1实施方式同样，基于以上的冲压加工方法，如图15所示，在芯片安装盘10的整个背面形成多个第1凹部D1x，然后，在各第1凹部D1x的横向区域的芯片安装盘10上形成第2凹部D2，在各第1凹部D1x中形成反向倾斜侧面Sx。
由此，如图15所示，可获得第2实施方式的引线框2。如图14(a)以及图15所示，关于第2实施方式的引线框2，在芯片安装盘10的背面形成矩形状的第1凹部D1x。
第1凹部D1x在一方的相对的2边具有在深度方向上倾斜的第1倾斜侧面S1，在另一方的相对的2边具有与第1倾斜侧面S1相反方向的在深度方向上倾斜的反向倾斜侧面Sx。
此外，在第1凹部D1x的横向区域的芯片安装盘10上形成有第2凹部D2。第2凹部D2具有在深度方向上倾斜的第2倾斜侧面S2，该第2倾斜侧面S2与第1凹部D1x的反向倾斜侧面Sx相对地进行配置。并且，芯片安装盘10的正面成为半导体元件搭载面。
图15的引线框2与第1实施方式的图6的引线框1同样，相邻的第1凹部D1x被配置为，它们的长度方向正交，倾斜的方向错开90°。
第2实施方式的引线框2起到了与第1实施方式同样的效果。
图16示出了第2实施方式的变形例的引线框2a。如图16的变形例的引线框2a所示，与第1实施方式的图7同样，在冲压加工所引起的变形的发生不构成问题的情况下，可以使得第1凹部D1x的长度方向朝向同一方向进行配置。
在第2实施方式的引线框2、2a中，也可以通过执行第1实施方式的图8～图9的工序来制造同样的半导体装置。

Claims (10)

1.一种引线框，其特征在于，该引线框具备：
芯片安装盘；
第1凹部，其形成在所述芯片安装盘的背面；以及
第2凹部，其形成在所述第1凹部的宽度方向的外侧区域中，且位于所述芯片安装盘的背面，其中，
所述第1凹部由横置梯形柱形状形成，该横置梯形柱形状具有：
第1倾斜侧面，其设置在一方的相对的2边，且在深度方向上倾斜；以及
反向倾斜侧面，其设置在另一方的相对的2边，且在深度方向上朝向与所述第1倾斜侧面相反的方向倾斜，所述反向倾斜侧面是由于所述第2凹部而使得在深度方向上垂直地直立的侧面发生变形而形成的，
所述第2凹部具有与所述第1凹部的反向倾斜侧面相对地配置的第2倾斜侧面，
所述芯片安装盘的正面是半导体元件搭载面。
2.根据权利要求1所述的引线框，其特征在于，
相邻的多个所述第1凹部的长度方向被配置成朝向同一方向。
3.根据权利要求1所述的引线框，其特征在于，
在所述芯片安装盘上形成的多个所述第1凹部中，所述第1凹部的配置角度不同，相邻的所述第1凹部被配置成它们的长度方向的朝向正交，
所述长度方向是连接所述一方的相对的2边的方向。
4.根据权利要求1至3中任意一项所述的引线框，其特征在于，
所述第1凹部的所述反向倾斜侧面配置在所述另一方的相对的2边的一部分中，在所述另一方的相对的2边的端部侧配置了直立侧面。
5.一种半导体装置，其特征在于，该半导体装置具备：引线框、半导体元件、多个引线、导线以及树脂部，
其中，所述引线框具备：
芯片安装盘；
第1凹部，其形成在所述芯片安装盘的背面；以及
第2凹部，其形成在所述第1凹部的宽度方向的外侧区域中，且位于所述芯片安装盘的背面，其中，
所述第1凹部由横置梯形柱形状形成，该横置梯形柱形状具有：
第1倾斜侧面，其设置在一方的相对的2边，且在深度方向上倾斜；以及
反向倾斜侧面，其设置在另一方的相对的2边，且在深度方向上朝向与所述第1倾斜侧面相反的方向倾斜，所述反向倾斜侧面是由于所述第2凹部而使得深度方向上垂直地直立的侧面发生变形而形成的，
所述第2凹部具有与所述第1凹部的反向倾斜侧面相对地配置的第2倾斜侧面；
所述半导体元件安装在所述芯片安装盘的正面的半导体元件搭载面上；
所述多个引线并排地设置在所述芯片安装盘的外侧；
所述导线连接所述半导体元件与所述引线；
所述树脂部以露出所述引线的方式，密封所述芯片安装盘的两面、所述半导体元件以及所述导线。
6.一种引线框的制造方法，其特征在于，该制造方法具有以下工序：
通过第1冲压加工在芯片安装盘的背面形成矩形状的第1凹部，所述第1凹部在一方的相对的2边具有在深度方向上倾斜的第1倾斜侧面，在另一方的相对的2边具有在深度方向上直立的直立侧面；以及
通过第2冲压加工，以在所述第1凹部的宽度方向的所述直立侧面的外侧区域中配置具有在深度方向上倾斜的第2倾斜侧面的第2凹部的所述第2倾斜侧面的方式，在所述芯片安装盘的背面形成所述第2凹部，由此使得所述第1凹部的所述直立侧面成为朝向与所述第1倾斜侧面相反的方向倾斜的反向倾斜侧面，
所述芯片安装盘的正面是半导体元件搭载面。
7.根据权利要求6所述的引线框的制造方法，其特征在于，
所述第1凹部的形状是横置梯形柱形状或横置三棱柱形状，
所述第2凹部的形状是使四棱锥上下反转而成的形状。
8.根据权利要求7所述的引线框的制造方法，其特征在于，
在所述芯片安装盘上形成的多个所述第1凹部中，所述第1凹部的配置角度不同，相邻的所述第1凹部被配置成它们的长度方向的朝向正交，
所述长度方向是连接所述一方的相对的2边的方向。
9.根据权利要求6至8中任意一项所述的引线框的制造方法，其特征在于，
所述反向倾斜侧面是使所述直立侧面的一部分发生变形而形成的，并且形成于所述另一方的相对的2边的中央部。
10.一种半导体装置的制造方法，其特征在于，该制造方法具有以下工序：
获得引线框的工序，该引线框通过具有以下工序的方法获得：
通过第1冲压加工在芯片安装盘的背面形成矩形状的第1凹部，所述第1凹部在一方的相对的2边具有在深度方向上倾斜的第1倾斜侧面，在另一方的相对的2边具有在深度方向上直立的直立侧面；以及
通过第2冲压加工，以在所述第1凹部的宽度方向的所述直立侧面的外侧区域中配置具有在深度方向上倾斜的第2倾斜侧面的第2凹部的所述第2倾斜侧面的方式，在所述芯片安装盘的背面形成所述第2凹部，由此使得所述第1凹部的所述直立侧面成为朝向与所述第1倾斜侧面相反的方向倾斜的反向倾斜侧面；
在所述芯片安装盘的正面的半导体元件搭载面上安装半导体元件；
利用导线来连接所述半导体元件与所述引线框的引线；
以露出所述引线的方式，用树脂部密封所述芯片安装盘的两面、所述半导体元件以及所述导线；以及
从所述引线框的框部切掉所述芯片安装盘以及所述引线。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015125352A1 (ja) * 2014-02-24 2015-08-27 三菱電機株式会社 パワー半導体モジュールおよびパワーユニット
JP6408431B2 (ja) * 2015-06-11 2018-10-17 Ｓｈプレシジョン株式会社 リードフレーム、リードフレームの製造方法、および半導体装置
JP2017208486A (ja) * 2016-05-19 2017-11-24 株式会社ミスズ工業 表面に凹凸を有する金属部材、ヒートスプレッダ、半導体パッケージ及びそれらの製造方法
TWI623076B (zh) * 2016-11-02 2018-05-01 復盛精密工業股份有限公司 導線架製作方法
US10998255B2 (en) * 2018-07-12 2021-05-04 Nxp Usa, Inc. Overmolded microelectronic packages containing knurled flanges and methods for the production thereof
TWI690045B (zh) * 2018-08-03 2020-04-01 欣興電子股份有限公司 構裝結構、其接合方法及用於其的線路板
CN113169074A (zh) * 2018-09-11 2021-07-23 Rjr技术公司 具有改善的部件之间连接的气腔封装
JP2021034705A (ja) * 2019-08-29 2021-03-01 Ｊｘ金属株式会社 金属板、金属樹脂複合体、半導体デバイス及び、金属板の製造方法
WO2024090029A1 (ja) * 2022-10-25 2024-05-02 富士電機株式会社 半導体モジュール、半導体装置、及び車両

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04117454U (ja) * 1991-03-29 1992-10-21 サンケン電気株式会社 絶縁物被覆電子部品
JPH07161896A (ja) * 1993-12-02 1995-06-23 Hitachi Cable Ltd リードフレームとその製造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6378558A (ja) * 1986-09-22 1988-04-08 Hitachi Ltd 電子装置
JPS6442847A (en) * 1987-08-10 1989-02-15 Toshiba Corp Lead frame
JPH077122A (ja) * 1993-06-17 1995-01-10 Fujitsu Ltd Ｉｃパッケージ
JP3339173B2 (ja) 1994-04-01 2002-10-28 松下電器産業株式会社 リードフレーム及びその製造方法及びそれを用いた半導体装置
JPH0864739A (ja) * 1994-08-24 1996-03-08 Hitachi Cable Ltd ディンプル加工を施したリードフレームの製造方法及びそのディンプル加工金型
JPH0864749A (ja) * 1994-08-25 1996-03-08 Hitachi Cable Ltd リードフレーム
US6294409B1 (en) * 2000-01-27 2001-09-25 Siliconware Precisionware Industries Co., Ltd. Method of forming a constricted-mouth dimple structure on a leadframe die pad
US7091602B2 (en) * 2002-12-13 2006-08-15 Freescale Semiconductor, Inc. Miniature moldlocks for heatsink or flag for an overmolded plastic package
US7109570B2 (en) * 2003-09-08 2006-09-19 United Test And Assembly Test Center Ltd. Integrated circuit package with leadframe enhancement and method of manufacturing the same
US7476602B2 (en) * 2005-01-31 2009-01-13 Texas Instruments Incorporated N2 based plasma treatment for enhanced sidewall smoothing and pore sealing porous low-k dielectric films
JP2009260282A (ja) 2008-03-18 2009-11-05 Panasonic Corp パッケージ用リードフレーム
US7955954B2 (en) * 2008-04-14 2011-06-07 Infineon Technologies Ag Method of making semiconductor devices employing first and second carriers

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04117454U (ja) * 1991-03-29 1992-10-21 サンケン電気株式会社 絶縁物被覆電子部品
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