CN103125024B - 半导体装置及其制造方法 - Google Patents

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Abstract

本发明涉及半导体装置及其制造方法，以与活性区域（2）邻接的方式，形成了由比较低浓度地包含P型杂质的多个P型注入层构成的RESURF层（101）。RESURF层（101）从P型基底（2）侧依次包括以包围P型基底（2）的方式配置的第1RESURF层（11）、第2RESURF层（12）、第3RESURF层（13）、第4RESURF层（14）以及第5RESURF层（15）。第2RESURF层（12）构成为与第1RESURF层（11）相同的注入量的小区域（11ˊ）、和与第3RESURF层（13）相同的注入量的小区域（13ˊ）多重地交替排列。第4RESURF层（14）构成为与第3RESURF层（13）相同的注入量的小区域（13ˊ）、和与第5RESURF层（15）相同的注入量的小区域（15ˊ）多重地交替排列。

Description

半导体装置及其制造方法
技术领域
本发明涉及半导体装置，主要涉及具有千伏特以上的耐压的功率用的半导体装置。
背景技术
在以二极管、MOSFET（Metal－Oxide－SemiconductorField－Effect－Transistor，金属氧化物半导体场效应晶体管）、IGBT（InsulatedGateBipolarTransistor，绝缘栅双极晶体管）为代表的半导体装置中，以包围作为有源元件发挥功能的区域（活性区域）的方式，形成用于提高耐压性的终端区域。
作为半导体装置的耐压，有二极管的逆向耐压、晶体管的OFF（截止）耐压，但不论在哪一个的情况下，都是不作为有源元件发挥功能时的耐压，通过向半导体内扩展的耗尽层维持耐压。
此处，对于在活性区域中不具有终端区域的半导体装置的耐压，不仅耗尽层的扩展不充分，而且由于几何学的效果而电场集中到活性区域侧的耗尽层边界（通常，形成圆柱状），所以仅得到低的耐压。因此，采用了通过与活性区域的端缘部邻接地形成与半导体基板相逆的导电类型的注入层，扩大耗尽层，使活性区域端缘部处的电场集中缓和，提高半导体装置的耐压的结构。将用于提高在该活性区域的外侧设置的耐压的结构称为终端区域。
例如，由于电场集中到高浓度P型注入层的端缘部的圆柱状接合，由N型半导体基板和高浓度P型注入层构成的PN结的耐压降低。因此，如果与高浓度P型注入层的端缘部邻接地，形成低浓度P型注入层，则耗尽层向N型半导体基板（漂移层）和低浓度P型注入层这两方扩展，能够提高耐压。该低浓度P型注入层一般被称为RESURF（ReducedSurfaceField（降低表面电场））层、或者JTE（JunctionTerminationExtension，结终端扩展）。另外，将这样的终端区域的构造称为RESURF构造。
在RESURF构造中，通过耗尽层向漂移层和RESURF层这两方扩展而得到高耐压性。耗尽层的扩展由空间电荷量的平衡决定，所以RESURF层的最佳注入条件（得到最高的耐压的注入条件）并非由浓度规定而是由注入量（剂量）规定。在RESURF层整体的注入量是单一的情况下，最佳的注入量（注入面密度）不依赖于漂移层浓度，而在Si（硅）基板中是大致1×1012cm-2，在多型4H的SiC（碳化硅）基板中是大致1×1013cm-2（活性化率100%的情况）。它们被称为RESURF条件。
但是，作为RESURF构造的缺点，为了得到高耐压性，有时不得不使RESURF层最外周的电场变强。其结果，高耐压化被RESURF层最外周处的击穿电压（绝缘破坏）限制，击穿电压时的短路电流所致的热破坏以及闪络的风险也高。
这样的RESURF层最外周处的电场集中主要由于耗尽层内的空间电荷的偏置而产生。即，在RESURF层最外周，通过来自RESURF层的空间电荷（如果是P型则负电荷的受主离子）和漂移层的空间电荷（如果是N型则正电荷的施主离子）的电场的矢量和没有良好地抵消而产生。如果定性地说明，则漂移层内的耗尽层的深度从活性区域朝向RESURF层的外侧逐渐变浅。因此，如果使RESURF层的注入量如非专利文献1那样朝向外侧渐减，则能够避免RESURF层中的电场集中。
另外，避免RESURF层中的电场集中的结果，半导体针对绝缘破坏电场的余量（margin）变大，在同一宽度的终端区域中比较时，能够得到更高的耐压。从另一角度出发，能够减小为了得到某耐压而所需的终端区域的宽度。进而，通过这样使RESURF层的注入量朝向外侧渐减，还能够提高针对界面电荷、外部电场的耐性。
但是，如非专利文献1那样，通过改变了数值孔径的掩模注入杂质并通过热扩散使浓度均匀化来形成RESURF层的方法需要比杂质的热扩散长度更微细的掩模图案，所以无法应用于如MeV（Mega－Electron－Volt，兆电子伏）离子注入那样需要厚膜的抗蚀剂掩模的情况。另外，无法使用于如SiC那样杂质的热扩散非常小的半导体材料。
因此，实际上，使用如专利文献1、专利文献2那样，朝向外侧阶段性地降低了RESURF层的注入量的RESURF构造。在该情况下，除了活性区域的端缘部以外，电场还集中到具有不同的注入量的RESURF层的边界、以及RESURF层最外周，但在施加了相同的偏置电压的情况下，相比于整体是单一注入量的RESURF层，电场集中大幅缓和。
专利文献1：日本专利第3997551号
专利文献2：日本特表2000－516767号公报
非专利文献1：R.StenglandU.Gosele，“VARIATIONOFLATERALDOPING-ANEWCONCEPTTOAVOIDHIGHVOLTAGEBREAKDOWNOFPLANARJUNCTIONS，"IEDM85，p.154，1985.
发明内容
在以上说明那样的具备朝向外侧阶段性地降低了RESURF层注入量的RESURF构造的半导体装置中，通过增加RESURF层注入量的等级（level），能够使RESURF层中的电场集中进一步缓和。但是，存在如下问题：随着增加注入量的等级，用于掩模形成的照相制版工艺和杂质注入工艺的次数也相应地增加。
本发明是为了解决上述问题而完成的，其目的在于提供一种半导体装置，具备能够抑制照相制版工艺和杂质注入工艺的次数，同时增加RESURF层的注入量的等级的RESURF构造。
本发明的半导体装置的方式具备：活性区域，形成于第1导电类型的半导体层的表面内；以及多个电场缓和层，由第2导电类型的杂质区域规定，从所述活性区域的端缘部朝向外侧配设所述多个电场缓和层，以使所述多个电场缓和层包围所述活性区域，所述多个电场缓和层构成为杂质注入量随着从所述活性区域侧朝向外侧变少，所述多个电场缓和层具有：第1电场缓和层，其区域整体以第1面密度注入了第2导电类型的杂质；第2电场缓和层，其区域整体以第2面密度注入了第2导电类型的杂质；以及第1小区域和第2小区域分别交替配设了多个的第3电场缓和层，在所述第1小区域中，平面方向的宽度比所述第1电场缓和层窄，且以所述第1面密度注入了第2导电类型的杂质，在所述第2小区域中，平面方向的宽度比所述第2电场缓和层窄，且以所述第2面密度注入了第2导电类型的杂质，所述第3电场缓和层配置于所述第1电场缓和层与所述第2电场缓和层之间，所述第3电场缓和层的平均的面密度成为所述第1面密度与所述第2面密度之间的值。
根据本发明的半导体装置的方式，在多个电场缓和层中，具有平面方向的宽度比第1电场缓和层窄、且以第1面密度注入了第2导电类型的杂质的第1小区域、和平面方向的宽度比第2电场缓和层窄、且以第2面密度注入了第2导电类型的杂质的第2小区域分别交替配设了多个的第3电场缓和层。在第3电场缓和层的形成中，能够兼用第1、第2电场缓和层的形成工序，专用的照相制版工艺、杂质注入工艺变得不需要，能够抑制照相制版工艺、杂质注入工艺的次数增加，并且增加RESURF层的注入量的实效的等级。其结果，能够低成本地得到具备高耐压性和高可靠性的半导体装置。
附图说明
图1是示出将本发明应用于二极管的情况的结构的俯视图。
图2是示出将本发明应用于二极管的情况的结构的剖面图。
图3是示出本发明的实施方式1的半导体装置的制造工序的剖面图。
图4是示出本发明的实施方式1的半导体装置的制造工序的剖面图。
图5是示出本发明的实施方式1的半导体装置的制造工序的剖面图。
图6是示出本发明的实施方式1的半导体装置的结构的剖面图。
图7是示出本发明的实施方式1的半导体装置的变形例1的制造工序的剖面图。
图8是示出本发明的实施方式1的半导体装置的变形例1的制造工序的剖面图。
图9是示出本发明的实施方式1的半导体装置的变形例1的制造工序的剖面图。
图10是示出本发明的实施方式1的半导体装置的变形例2的结构的剖面图。
图11是示出本发明的实施方式1的半导体装置的变形例2的结构的剖面图。
图12是示出本发明的实施方式2的半导体装置的制造工序的剖面图。
图13是示出本发明的实施方式2的半导体装置的制造工序的剖面图。
图14是示出本发明的实施方式2的半导体装置的制造工序的剖面图。
图15是示出本发明的实施方式2的半导体装置的制造工序的剖面图。
图16是示出本发明的实施方式2的半导体装置的变形例1的制造工序的剖面图。
图17是示出本发明的实施方式2的半导体装置的变形例1的制造工序的剖面图。
图18是示出本发明的实施方式2的半导体装置的变形例2的结构的剖面图。
图19是示出本发明的实施方式2的半导体装置的变形例2的结构的剖面图。
图20是示出本发明的实施方式2的半导体装置的变形例3的结构的剖面图。
图21是示出本发明的实施方式2的半导体装置的变形例3的结构的剖面图。
图22是示出本发明的实施方式3的半导体装置的制造工序的剖面图。
图23是示出本发明的实施方式3的半导体装置的制造工序的剖面图。
图24是示出本发明的实施方式3的半导体装置的制造工序的剖面图。
图25是示出本发明的实施方式3的半导体装置的制造工序的剖面图。
图26是示出本发明的实施方式3的半导体装置的制造工序的剖面图。
图27是示出本发明的实施方式3的半导体装置的制造工序的剖面图。
图28是示出本发明的实施方式3的半导体装置的变形例1的制造工序的剖面图。
图29是示出本发明的实施方式3的半导体装置的变形例1的制造工序的剖面图。
图30是示出本发明的实施方式3的半导体装置的变形例1的制造工序的剖面图。
图31是示出本发明的实施方式3的半导体装置的变形例2的制造工序的剖面图。
图32是示出本发明的实施方式3的半导体装置的变形例2的制造工序的剖面图。
图33是示出本发明的实施方式3的半导体装置的变形例2的制造工序的剖面图。
图34是示出将本发明应用于肖特基势垒二极管的情况的结构的剖面图。
图35是示出将本发明应用于LDMOSFET的情况的结构的剖面图。
图36是示出本发明的实施方式2的半导体装置的仿真结果的图。
图37是示出本发明的实施方式2的半导体装置的仿真结果的图。
（符号说明）
1：半导体基板；2：活性区域；3：终端区域；4：阳极电极；5：阴极电极；81：肖特基电极；92：栅极氧化膜；93：栅电极；94：源极；96：漏极；97：漏电极；98：P型阱；101、101A、102、102A、102B、102C、103、104、121、121A、122、122A：RESURF层。
具体实施方式
将本发明应用于二极管的情况的整体结构.
图1是示出将本发明应用于二极管的情况的二极管100的结构的俯视图，图2是示出图1中的由箭头表示的A－A线处的剖面的剖面图。二极管100如图1以及图2所示，在比较低浓度地包含N型杂质的半导体基板1的表面内，形成了由比较高浓度地包含P型杂质的注入层构成的活性区域2，进而以包围活性区域2的方式，形成了具有浓度不同的多个P型注入层的终端区域3。然后，在活性区域2上配设阳极电极4，在与阳极电极4相反一侧的半导体基板1的主面（基板背面）上配设了阴极电极5。
在这样的结构中，通过对与活性区域2接触的阳极电极4和基板背面的阴极电极5之间施加偏置电压，二极管100作为PN结二极管发挥功能。
以下，作为本发明的半导体装置的实施方式，以终端区域的结构为中心而进行说明。
A.实施方式1.
使用图3～图5，说明本发明的实施方式1的终端区域的结构以及制造方法。
A－1.装置结构
图3～图5是依次示出终端区域的制造工序的剖面图，对于终端区域的最终的结构，在示出最终工序的图5中，表示为RESURF层101。
如图5所示，以与比较高浓度地包含P型杂质的活性区域（P型基底）2邻接的方式，形成了具有比较低浓度地包含P型杂质的多个P型注入层的RESURF层101。形成RESURF层101的区域成为终端区域。
RESURF层101从P型基底2侧依次包括以包围P型基底2的方式配置的第1RESURF层11、第2RESURF层12、第3RESURF层13、第4RESURF层14以及第5RESURF层15。这样，RESURF层101具有多个RESURF层（电场缓和层），其在其他实施方式中也是相同的。
第2RESURF层12是与第1RESURF层11相同的注入量的小区域11’、和与第3RESURF层13相同的注入量的小区域13’多重地交替排列而构成的。第4RESURF层14是与第3RESURF层13相同的注入量的小区域13’、和与第5RESURF层15相同的注入量的小区域15’多重地交替排列而构成的。
通过采用这样的结构，第2RESURF层12实效上可视为具有第1RESURF层11和第3RESURF层13的中间的注入量，第4RESURF层14实效上可视为具有第3RESURF层13和第5RESURF层15的中间的注入量。
此处，在RESURF层101中，设定成第1RESURF层11的注入量最多、第3RESURF层13的注入量比第1RESURF层11的注入量少、第5RESURF层15的注入量比第3RESURF层13的注入量少的情况下，成为RESURF层101的实效的注入量朝向二极管100的外侧阶段性地变少的结构。
通过采用这样的结构，能够缓和PN结二极管中的活性区域端缘部处的电场集中。
A－2.制造方法.
接下来，使用图3～图5，说明RESURF层101的形成方法。首先，使用离子注入，在半导体基板1的表面内，比较高浓度地注入P型杂质而形成了活性区域2的状态的半导体基板1中，如图3所示，在形成了活性区域2的一侧的主面上对例如由抗蚀剂材料构成的注入掩模M1进行构图。另外，在以下的说明中，设为注入掩模由抗蚀剂材料构成。
注入掩模M1具有与第1RESURF层11以及第2RESURF层12中的小区域11’对应的部分成为开口部的图案，通过从注入掩模M1上离子注入铝（Al）等P型杂质，形成第1RESURF层11整体以及第2RESURF层12中的小区域11’。
接下来，在去除了注入掩模M1之后，在图4所示的工序中对注入掩模M2进行构图。注入掩模M2具有与第2RESURF层12中的小区域13’、第3RESURF层13以及第4RESURF层14中的小区域13’对应的部分成为开口部的图案，通过从注入掩模M2上离子注入Al等P型杂质，形成第3RESURF层13整体、第2RESURF层12以及第4RESURF层14中的小区域13’。
接下来，在去除了注入掩模M2之后，在图5所示的工序中对注入掩模M3进行构图。
注入掩模M3具有与第5RESURF层15以及第4RESURF层14中的小区域15’对应的部分成为开口部的图案，通过从注入掩模M3上离子注入Al等P型杂质，形成第5RESURF层15整体以及第4RESURF层14中的小区域15’。
这样，能够通过3次的注入工艺形成实效上具有5个阶段的注入量的RESURF层101，能够抑制杂质注入工艺的次数增加，同时增加RESURF层的注入量的实效的等级。其结果，能够低成本地得到具备高耐压性和高可靠性的半导体装置。
此处，在如第2RESURF层12、第4RESURF层14那样，不同的2种注入量的区域多重地交替排列的区域中，将平均化了的注入量考虑为实效的注入量，所以交替排列的周期短是有效的。即，在假设了具有1个实效的注入量的区域的情况下，相对于其宽度（层的排列方向的长度），交替排列的周期优选为1/2以下（即，包括4个以上的小区域）。
另外，在图5的RESURF层101中，所有注入层不重叠地形成，但由于照相制版时的光的扩散所致的抗蚀剂掩模的遮蔽部的细化、杂质离子的散乱等，注入层的宽度稍微扩展，所以发生不向RESURF层101注入的区域的可能性低。另外，如果热扩散长度相比于掩模的对齐精度等同或者是其以上，则通过退火处理注入的杂质热扩散，所以发生不向RESURF层101注入的区域的可能性进一步变低。
即使由于掩模的对齐偏移，而产生了不向RESURF层101注入的区域，由于注入量自身相同，所以在区域内平均化了的注入量不变化。根据高耐压性的观点，RESURF层耗尽化是前提，所以重要的是空间电荷量（即，注入量）。即，即使发生掩模的对齐偏移，通过RESURF层101得到的电场集中缓和的效果也不变化。
但是，P型基底2和第1RESURF层11优选接触，实际上，注入掩模M1的第1RESURF层11用的开口部优选重叠于P型基底2。另外，即使该重叠量大，由于本来在P型基底2中耗尽层几乎不扩展，所以不产生问题。
另外，其他RESURF层的边界也可以在掩模的阶段与相邻的RESURF层重叠，但由于实效的注入量变化，所以优选的是重叠量尽可能小。
另外，在以上的说明中，设为在形成了P型基底2之后形成RESURF层101，但哪个先形成没有限制，在构成RESURF层101的注入层的形成顺序中也没有限制。不论是什么样的注入工艺的顺序，只要最终能够形成图5所示的RESURF层101，则在所得到的效果中没有差异。
另外，在图5所示的RESURF层101中，使第1～第5RESURF层11～15的宽度全部相同，但它们的宽度也可以不相同。它们的最佳的宽度由各个区域的注入量（或者实效的注入量）决定。
另外，在图5所示的RESURF层101中，使第1～第5RESURF层11～15的深度相同，但在使用图3～图5说明的3次的离子注入中，注入深度也可以不相同。它们的最佳的深度由包括P型基底2的注入层的相对的深度、注入轮廓决定。
另外，在图5所示的RESURF层101中，将平均化了的注入量定义为实效的注入量的区域有2个（第2RESURF层12和第4RESURF层14），但也可以在注入量单一的不同的区域（在图5中，第1RESURF层11、第3RESURF层13以及第5RESURF层15）之间，有不存在以实效的注入量定义的区域的部位。
例如，在图6所示的RESURF层101A中，第3RESURF层13和第5RESURF层15相邻，在两者之间未设置以实效的注入量定义的区域（图5中的第4RESURF层14）。
另外，也可以与一般的RESURF构造同样地，在RESURF层101的外侧的离开的位置设置延伸至切割线的比较高浓度地注入了N型杂质的N型注入层（沟道阻挡部（stopper）），也可以在RESURF层101的外侧的半导体基板1上，设置由布线层构成的与用于抑制几乎无电场缓和效果的耗尽层的延伸的沟道阻挡部相同电位的场板，也可以以覆盖P型基底2端缘部和第1RESURF层11的一部分的方式设置用于进一步缓和P型基底2端缘部的电场的与P型基底相同电位的场板。本发明不会损害这些效果。
A－3.变形例1.
以下，使用图7～图9，说明实施方式1的变形例1的终端区域的结构以及制造方法。
图7～图9是依次示出终端区域的制造工序的剖面图，对于终端区域的最终的结构，在示出最终工序的图9中表示为RESURF层102。
在图9所示的RESURF层102中，成为在图5所示的RESURF层101的第5RESURF层15的进一步外侧加上第6RESURF层16的结构。第6RESURF层16成为与第5RESURF层15相同的注入量的小区域15’、和完全未进行离子注入的小区域19’多重地交替排列的结构。通过这样的配置，第6RESURF层16实效上可以视为具有比第5RESURF层15少的注入量。
接下来，使用图7～图9，说明RESURF层102的形成方法。首先，如图7所示，在形成了活性区域2的一侧的主面上对注入掩模M11进行构图。
注入掩模M11具有与第1RESURF层11以及第2RESURF层12中的小区域11’对应的部分成为开口部的图案，通过从注入掩模M11上离子注入Al等P型杂质，形成第1RESURF层11整体以及第2RESURF层12中的小区域11’。
接下来，在去除了注入掩模M11之后，在图8所示的工序中对注入掩模M12进行构图。注入掩模M12具有与第2RESURF层12中的小区域13’、第3RESURF层13以及第4RESURF层14中的小区域13’对应的部分成为开口部的图案，通过从注入掩模M12上离子注入Al等P型杂质，形成第3RESURF层13整体、第2RESURF层12以及第4RESURF层14中的小区域13’。
接下来，在去除了注入掩模M12之后，在图9所示的工序中对注入掩模M13进行构图。
注入掩模M13具有与第4RESURF层14以及第6RESURF层16中的小区域15’和第5RESURF层15对应的部分成为开口部的图案，通过从注入掩模M13上离子注入Al等P型杂质，形成第5RESURF层15整体以及第4RESURF层14以及第6RESURF层16中的小区域15’。
这样，通过3次的注入工艺，能够形成实效上具有6个阶段的注入量的RESURF层102。
其中，相比于图5所示的RESURF层101，具有实效的注入量的RESURF层多1个阶段，能够进一步缓和电场集中。
另外，图9所示的RESURF层102相比于图5所示的RESURF层101，其宽度宽第6RESURF层19的宽度的量，但其是用于简化说明的方便的措施，实际上，无需变更RESURF层整体的宽度，对内部的区域进行6分割而设为图9所示那样的RESURF层102的构造即可。
此处，图5所示的RESURF层101与P型基底2连接，逆向电压偏置施加时的RESURF层101内的中性区域视为与P型基底2等电位。另一方面，在图9所示的RESURF层102中，第6RESURF层16的注入层（小区域15’）不与第5RESURF层15连接，即使在电压偏置是零时，由于扩散电位，在6RESURF层16的注入层内仍产生浮动电位的区域。其结果，即使施加逆向电压偏置而扩大了耗尽层，载流子仍被原样地封闭于第6RESURF层16的注入层内。但是，如果通过载流子的扩散、耗尽层内的再结合电流而载流子被吐出到外部，则第6RESURF层16也与第1～第5RESURF层11～15同样地耗尽化，作为RESURF构造发挥功能。另外，在第2RESURF层12和第4RESURF层14中，也考虑在注入量多的小区域中载流子被耗尽层包围而残留那样的状态，但即使在该情况下，通过与上述同样的机制，也作为RESURF构造发挥功能。
A－4.变形例2.
在图5以及图9分别示出的RESURF层101以及102中，构成以实效的注入量定义的RESURF层的各小区域的宽度构成为都相同，但也可以设为如图10所示的RESURF层103那样，在以实效的注入量定义的RESURF层中，使注入量多的一方的小区域的宽度成为恒定，使注入量少的一方的小区域的宽度朝向装置的外侧逐渐变宽的结构。
即，图10所示的RESURF层103从P型基底2侧依次包括以包围P型基底2的方式配置的第1RESURF层11、第2RESURF层120、第3RESURF层13、第4RESURF层140、第5RESURF层15以及第6RESURF层160。
第2RESURF层120是与第1RESURF层11相同的注入量的小区域11’、和与第3RESURF层13相同的注入量的小区域13’多重地交替排列而构成的，但小区域13’构成为与第1RESURF层11邻接的部分的宽度最窄、随着远离第1RESURF层11宽度变宽，小区域11’的宽度恒定。
第4RESURF层140是与第3RESURF层13相同的注入量的小区域13’、和与第5RESURF层15相同的注入量的小区域15’多重地交替排列而构成的，但小区域15’构成为与第3RESURF层13邻接的部分的宽度最窄、随着远离第3RESURF层13宽度变宽。小区域13’的宽度恒定。
另外，第6RESURF层160是与第5RESURF层15相同的注入量的小区域15’、和完全未进行离子注入的小区域19’多重地交替排列而构成的，但小区域19’构成为与第5RESURF层15邻接的部分的宽度最窄、随着远离第5RESURF层15宽度变宽，小区域15’的宽度恒定。
在这样的结构的RESURF层103中，相对存在于两端的单一注入量的区域（考虑为第6RESURF的外侧为注入量零的单一区域），能够使实效的注入量缓慢地变化，能够进一步缓和电场集中。
另外，也可以设为如图11所示的RESURF层104那样，在以实效的注入量定义的RESURF层中，注入量多的一方的小区域的宽度朝向装置的外侧逐渐变窄，注入量少的一方的小区域的宽度朝向装置的外侧逐渐变宽的结构。
即，图11所示的RESURF层104从P型基底2侧依次包括以包围P型基底2的方式配置的第1RESURF层11、第2RESURF层120A、第3RESURF层13、第4RESURF层140A、第5RESURF层15以及第6RESURF层160A。
第2RESURF层120A是与第1RESURF层11相同的注入量的小区域11’、和与第3RESURF层13相同的注入量的小区域13’多重地交替排列而构成的，但小区域11’的宽度构成为最接近第1RESURF层11的部分的宽度最宽、随着远离第1RESURF层11宽度变窄，小区域13’构成为与第1RESURF层11邻接的部分的宽度最窄、随着远离第1RESURF层11宽度变宽。
第4RESURF层140A是与第3RESURF层13相同的注入量的小区域13’、和与第5RESURF层15相同的注入量的小区域15’多重地交替排列而构成的，但小区域13’的宽度构成为最接近第3RESURF层13部分的宽度最宽、随着远离第3RESURF层13宽度变窄，小区域15’构成与第3RESURF层13邻接的部分的宽度最窄、随着远离第3RESURF层13宽度变宽。
另外，第6RESURF层160A是与第5RESURF层15相同的注入量的小区域15’、和完全未进行离子注入的小区域19’多重地交替排列而构成的，但小区域15’的宽度构成为最接近第5RESURF层15的部分的宽度最宽、随着远离第5RESURF层15宽度变窄，小区域19’构成为与第5RESURF层15邻接的部分的宽度最窄、随着远离第5RESURF层15宽度变宽。
在这样的结构的RESURF层104中，相对存在于两端的单一注入量的区域（考虑为第6RESURF的外侧为注入量零的单一区域），能够使实效的注入量更缓慢地变化，能够使电场集中进一步缓和。
B.实施方式2.
使用图12以及图13，说明本发明的实施方式2的终端区域的结构以及制造方法。
B－1.装置结构.
图12以及图13是依次示出终端区域的制造工序的剖面图，对于终端区域的最终的结构，在示出最终工序的图13中表示为RESURF层101。另外，在本实施方式中，最终得到的RESURF层的结构与实施方式1的图5所示的RESURF层101相同，但在制造方法中与实施方式1不同。
B－2.制造方法.
以下，使用图12以及图13，说明RESURF层101的形成方法。首先，如图12所示，在形成了活性区域2的一侧的主面上对注入掩模M21进行构图。
注入掩模M21具有与第1RESURF层11、第2RESURF层12以及第3RESURF层13对应的部分、以及与第4RESURF层14中的小区域13’对应的部分成为开口部的图案，通过从注入掩模M21上离子注入Al等P型杂质，在与第1～第3RESURF层11～13对应的部分中形成与第3RESURF层13相同的注入量的注入层，并且形成第4RESURF层14中的小区域13’。
接下来，在去除了注入掩模M21之后，在图13所示的工序中对注入掩模M22进行构图。注入掩模M22具有与第1RESURF层11、第2RESURF层12中的小区域11’、第4RESURF层14中的小区域15’以及第5RESURF层15对应的部分成为开口部的图案，通过从注入掩模M22上离子注入Al等P型杂质，形成第1RESURF层11、第2RESURF层12、第4RESURF层14以及第5RESURF层15。另外，通过利用注入掩模M22防止进一步的杂质注入，得到第3RESURF层13。
另外，如果使用了图13所示的注入掩模M22的注入工艺的注入量不少于使用了图12所示的注入掩模M21的注入工艺的注入量，则无法得到阶段性地减少了注入量的RESURF层101。
这样，能够通过2次的注入工艺形成实效上具有5个阶段的注入量的RESURF层101，相比于实施方式1的制造方法，能够将照相制版工艺以及杂质注入工艺的次数各减少1次。
另外，通过同样的方法，能够得到与图9所示的RESURF层102相同的结构。以下，使用图14以及图15，说明RESURF层102的形成方法。
首先，如图14所示，在形成了活性区域2的一侧的主面上对注入掩模M31进行构图。
注入掩模M31具有与第1RESURF层11、第2RESURF层12以及第3RESURF层13对应的部分、以及第4RESURF层14中的与小区域13’对应的部分成为开口部的图案，通过从注入掩模M31上离子注入Al等P型杂质，在与第1～第3RESURF层11～13对应的部分中形成与第3RESURF层13相同的注入量的注入层，并且形成第4RESURF层14中的小区域13’。
接下来，在去除了注入掩模M31之后，在图15所示的工序中对注入掩模M32进行构图。注入掩模M32具有与第1RESURF层11、第2RESURF层12中的小区域11’、第4RESURF层14中的小区域15’、第5RESURF层15所对应的部分以及第6RESURF层16中的小区域15’成为开口部的图案，通过从注入掩模M32上离子注入Al等P型杂质，形成第1RESURF层11、第2RESURF层12、第4RESURF层14以及第5RESURF层15。另外，通过利用注入掩模M32防止进一步的杂质注入，得到第3RESURF层13。
另外，如果使用了图15所示的注入掩模M32的注入工艺的注入量不少于使用了图14所示的注入掩模M31的注入工艺的注入量，则无法得到阶段性地减少了注入量的RESURF层102。
这样，能够通过2次的注入工艺形成实效上具有5个阶段的注入量的RESURF层102，相比于实施方式1的制造方法，能够将照相制版工艺以及杂质注入工艺的次数各减少1次。
在以上说明的制造方法中，注入量最多的第1RESURF层11的注入量由第3RESURF层13的注入量和第5RESURF层15的注入量的和决定，但该限制由于下述理由而不会成为问题。
以下，以使用图14以及图15而说明的方法为例子，说明第1～第6RESURF层11～16的注入量。
此处，将半导体基板1假设为多型是4H的SiC基板。如果使使用了注入掩模M32的注入工艺的注入量（注入面密度）成为0.5×1013cm-2、使使用了注入掩模M31的注入工艺的注入量成为1.0×1013cm-2，则第1～第6RESURF层11～19的注入量或者实效的注入量从第1RESURF层11依次成为1.5×1013cm-2、1.25×1013cm-2、1.0×1013cm- 2、0.75×1013cm-2、0.5×1013cm-2、0.25×1013cm-2。此处，如果第1～第6RESURF层11～16的宽度大致相等，则RESURF层102的注入量朝向外侧阶段性地线性地减少至零。
朝向外侧注入量阶段性地线性地减少至零的RESURF层对高耐压性以及器件动作的可靠性的提高是有效的。因此，第1RESURF层11的注入量由第3RESURF层13的注入量和第5RESURF层15的注入量的和决定所致的缺陷基本上没有。
例如，如果使SiC基板1的N型杂质的浓度成为3×1015cm-3，使具有上述注入量的第1～第6RESURF层11～16的宽度成为25μm（使RESURF层整体的宽度成为150μm），则能够将RESURF层的最表面的电场抑制为1MV/cm以下，同时得到4000V以上的耐压。
另外，在图13所示的RESURF层101中，通过在与上述同样的注入条件下，使第1～第4RESURF层11～14的宽度大致相等，使第5RESURF层15的宽度成为其他的1.5倍左右，能够近似地视为注入量朝向外侧阶段性地线性减少至零的RESURF层。
此处，图36以及图37示出对逆电压4000V下的电场强度分布进行仿真而得到的结果。图36示出基板的最表面（RESURF层的最表面）中的电场强度（V/cm），横轴取RESURF层、P型基底以及低浓度的N型半导体基板的平面方向的距离（μm），纵轴表示电场强度（V/cm）。图37的横轴取平面方向的距离（μm），纵轴表示电场强度（V/cm）。图37的平面方向的距离与图36相同，但图37示出从基板的最表面（RESURF层的最表面）深P型基底以及RESURF层的注入深度的量的位置（PN结深度）的电场强度分布。
另外，在图36以及图37中，用实线来表示在本发明的构造的RESURF层中得到的电场强度分布，用虚线来表示理想的构造（使第2RESURF层12、第4RESURF层14、第6RESURF层16成为单一的注入量的构造）中的电场强度分布。根据图36以及图37可以知道通过本发明的构造，RESURF层最表面的电场被有效地抑制。另外，可以知道如果对本发明的构造的电场强度分布进行平均化，则成为极其接近理想的构造的电场强度分布。
在逆电压4000V中，在本发明的构造和理想的构造中的任意一个中，都在P型基底端缘部的PN结深度发生最大电场。该部位与在未形成RESURF层的情况下电场集中的部位相同。
B－3.变形例1.
在以上说明的实施方式2中，使2次的注入工艺中的注入深度成为相同，但也可以根据注入工艺改变注入深度。以下，使用图16以及图17，说明实施方式2的变形例1的终端区域的结构以及制造方法。
图16以及图17是依次示出终端区域的制造工序的剖面图，对于终端区域的最终的结构，在示出最终工序的图17中表示为RESURF层102A。
RESURF层102A从P型基底2侧依次包括以包围P型基底2的方式配置的第1RESURF层11A、第2RESURF层12A、第3RESURF层13A、第4RESURF层14A、第5RESURF层15A以及第6RESURF层16A。
第1RESURF层11A构成为在与第3RESURF层13A相同的注入量、相同的深度的注入层中，具有比第3RESURF层13A浅的第1RESURF层内杂质层111。
第2RESURF层12A构成为在与第3RESURF层13A相同的注入量、相同的深度的注入层中，以规定间隔排列与第1RESURF层内杂质层111相同的注入量、相同的深度的小区域111’。
第4RESURF层14A构成为与第3RESURF层13A相同的注入量、相同的深度的小区域13’、和与第5RESURF层15A相同的注入量、相同的深度的小区域15’多重地交替排列。
第6RESURF层16A成为与第5RESURF层15A相同的注入量、相同的深度的小区域15’、和完全未进行离子注入的小区域19’多重地交替排列的结构。
通过采用这样的结构，能够使第1RESURF层11A和第2RESURF层12A的深度方向的浓度变化变得缓慢。其结果，能够使第1RESURF层11A和第2RESURF层12A中的电场集中缓和。
接下来，使用图16以及图17，说明RESURF层102A的形成方法。首先，如图16所示，在形成了活性区域2的一侧的主面上对注入掩模M31进行构图。
注入掩模M31具有与第1RESURF层11A、第2RESURF层12A以及第3RESURF层13A对应的部分、以及与第4RESURF层14A中的小区域13’对应的部分成为开口部的图案，通过从注入掩模M31上离子注入Al等P型杂质，在与第1～第3RESURF层11A～13A对应的部分中形成与第3RESURF层13A相同的注入量、相同的深度的注入层，并且形成第4RESURF层14A中的小区域13’。在该情况下，第3RESURF层13A的注入深度与P型基底2的注入深度等同。
接下来，在去除了注入掩模M31之后，在图17所示的工序中对注入掩模M32进行构图。注入掩模M32具有与第1RESURF层11A、第2RESURF层12A中的小区域111’、第4RESURF层14A中的小区域15’、第5RESURF层15A对应的部分以及第6RESURF层16A中的小区域15’成为开口部的图案。另外，通过从注入掩模M32上，以比注入掩模M31的注入工艺低的注入能量离子注入Al等P型杂质，形成第1RESURF层内杂质层111、小区域111’、小区域15’、第5RESURF层15A、小区域15’，而形成第1RESURF层11A、第2RESURF层12A、第4RESURF层14A、第5RESURF层15A以及第6RESURF层16A。另外，通过利用注入掩模M32防止进一步的杂质注入，得到第3RESURF层13A。
B－4.变形例2.
另外，作为通过注入工艺改变注入深度的方法，也可以使用图18以及图19所示的方法。
图18以及图19是依次示出终端区域的制造工序的剖面图，对于终端区域的最终的结构，在示出最终工序的图19中表示为RESURF层102B。
RESURF层102B从P型基底2侧依次包括以包围P型基底2的方式配置的第1RESURF层11B、第2RESURF层12B、第3RESURF层13B、第4RESURF层14B、第5RESURF层15B以及第6RESURF层16B。
第1RESURF层11B构成为在与第3RESURF层13B相同的注入量、相同的深度的注入层中，具有比第3RESURF层13B浅的第1RESURF层内杂质层111。
第2RESURF层12B构成为在与第3RESURF层13B相同的注入量、相同的深度的注入层中，以规定间隔排列与第1RESURF层内杂质层111相同的注入量、相同的深度的小区域111’。
第4RESURF层14B构成为与第3RESURF层13B相同的注入量、相同的深度的小区域13’、和与第5RESURF层15B相同的注入量、相同的深度的小区域15’多重地交替排列。
第6RESURF层16B成为与第5RESURF层15B相同的注入量、相同的深度的小区域15’、和完全未进行离子注入的小区域19’多重地交替排列的结构。
另外，在RESURF层102B中，第1RESURF层11B成为在宽度方向以及深度方向上重叠于P型基底2的结构，所以能够在P型基底2的第1RESURF层11B附近的角部中使深度方向的浓度变化变得缓慢。其结果，P型基底2的RESURF层11B附近的角部中的电场集中也能够缓和。
接下来，使用图18以及图19，说明RESURF层102B的形成方法。首先，如图18所示，在形成了活性区域2的一侧的主面上对注入掩模M51进行构图。
注入掩模M51具有与第1RESURF层11B、第2RESURF层12B以及第3RESURF层13B对应的部分以及与第4RESURF层14B中的小区域13’对应的部分成为开口部的图案，通过从注入掩模M51上离子注入Al等P型杂质，在与第1～第3RESURF层11B～13B对应的部分中形成与第3RESURF层13B相同的注入量、相同的深度的注入层，并且形成第4RESURF层14B中的小区域13’。在该情况下，以使与第3RESURF层13B相同的注入量、相同的深度的注入层的注入深度比P型基底2的注入深度更深的方式设定注入能量，以在宽度方向上重叠于P型基底2的方式形成注入掩模M51的开口部。
接下来，在去除了注入掩模M51之后，在图19所示的工序中对注入掩模M52进行构图。注入掩模M52具有与第1RESURF层内杂质层111、第2RESURF层12B中的小区域111’、第4RESURF层14B中的小区域15’、第5RESURF层15B对应的部分以及第6RESURF层16B中的小区域15’成为开口部的图案。在该情况下，用于形成第1RESURF层内杂质层111的开口部形成为在宽度方向上重叠于P型基底2，但形成为不超过在宽度方向上与第3RESURF层13B相同的注入量、相同的深度的注入层重叠于P型基底2的部分。
然后，通过从注入掩模M52上，以比注入掩模M51的注入工艺低的注入能量离子注入Al等P型杂质，形成第1RESURF层内杂质层111、小区域111’、小区域15’、第5RESURF层15B、小区域15’，而形成第1RESURF层11B、第2RESURF层12B、第4RESURF层14B、第5RESURF层15B以及第6RESURF层16B。另外，通过利用注入掩模M52防止进一步的杂质注入，得到第3RESURF层13B。在该情况下，以使第1RESURF层内杂质层111的注入深度比P型基底2更深的方式设定注入能量。
B－5.变形例3.
另外，如果是活性区域仅由图1所示那样的P型基底2构成的二极管100，则也可以在P型基底2整体中进行RESURF层的注入。使用图20以及图21说明该方法。
图20以及图21是依次示出终端区域的制造工序的剖面图，对于终端区域的最终的结构，在示出最终工序的图21中表示为RESURF层102C。
RESURF层102C从P型基底2侧依次包括以包围P型基底2的方式配置的第1RESURF层11C、第2RESURF层12C、第3RESURF层13C、第4RESURF层14C、第5RESURF层15C以及第6RESURF层16C，并且包括遍及P型基底2整体的活性区域RESURF层10。
第1RESURF层11C构成为在与第3RESURF层13C相同的注入量、相同的深度的注入层中，具有比第3RESURF层13C浅的第1RESURF层内杂质层111。
第2RESURF层12C构成为在与第3RESURF层13C相同的注入量、相同的深度的注入层中，以规定间隔排列与第1RESURF层内杂质层111相同的注入量、相同的深度的小区域111’。
第4RESURF层14C构成为与第3RESURF层13C相同的注入量、相同的深度的小区域13’、和与第5RESURF层15C相同的注入量、相同的深度的小区域15’多重地交替排列。
第6RESURF层16C成为与第5RESURF层15C相同的注入量、相同的深度的小区域15’、和完全未进行离子注入的小区域19’多重地交替排列的结构。
另外，在RESURF层102C中，第1RESURF层内杂质层111被设置为包含P型基底2整体，与第3RESURF层13C相同的注入量、相同的深度的注入层被设置为包含第1RESURF层内杂质层111，将包含P型基底2的区域称为活性区域RESURF层10。
通过采用这样的结构，P型基底2整体的深度方向的浓度变化变得缓慢，能够使PN二极管的开关特性变化。
接下来，使用图20以及图21，说明RESURF层102C的形成方法。首先，如图20所示，在形成了活性区域2的一侧的主面上对注入掩模M61进行构图。
注入掩模M61具有与P型基底2、第1RESURF层11C、第2RESURF层12C以及第3RESURF层13C对应的部分以及与第4RESURF层14C中的小区域13’对应的部分成为开口部的图案，通过从注入掩模M61上离子注入Al等P型杂质，在与活性区域RESURF层10、第1～第3RESURF层11C～13C对应的部分中形成与第3RESURF层13C相同的注入量、相同的深度的注入层，并且形成第4RESURF层14C中的小区域13’。在该情况下，以使与第3RESURF层13C相同的注入量、相同的深度的注入层的注入深度比P型基底2的注入深度更深的方式，设定注入能量。
接下来，在去除了注入掩模M61之后，在图21所示的工序中对注入掩模M62进行构图。注入掩模M62具有与第1RESURF层内杂质层111、第2RESURF层12C中的小区域111’、第4RESURF层14C中的小区域15’、第5RESURF层15C对应的部分以及第6RESURF层16C中的小区域15’成为开口部的图案。在该情况下，在P型基底2上整体上也形成用于形成第1RESURF层内杂质层111的开口部。
然后，通过从注入掩模M62上以比注入掩模M61的注入工艺低的注入能量离子注入Al等P型杂质，形成第1RESURF层内杂质层111、小区域111’、小区域15’、第5RESURF层15C、小区域15’，而形成活性区域RESURF层10、第1RESURF层11C、第2RESURF层12C、第4RESURF层14C、第5RESURF层15C以及第6RESURF层16C。另外，通过利用注入掩模M62防止进一步的杂质注入，得到第3RESURF层13C。在该情况下，以使第1RESURF层内杂质层111的注入深度比P型基底2更深的方式，设定注入能量。
以上说明的实施方式2的变形例1～3表示通过改变各注入工艺的注入深度来控制RESURF构造、进而活性区域的深度方向的轮廓的方法。该方法对使用如SiC基板那样杂质离子的散乱、扩散小的半导体基板的情况特别有效。另外，即使是如硅基板那样导致大的热扩散那样的半导体基板，在缩短退火处理时间、降低退火温度这样的情况也能够应用。
另外，在变形例2以及3中，示出了在根据注入工艺改变了注入深度的情况下，第1RESURF层11B在宽度方向以及深度方向上在P型基底2上重叠的结构以及以包含P型基底2整体的方式设置了第1RESURF层内杂质层111的结构，但在注入深度恒定的情况下，也可以如上述那样构成与P型基底2（活性区域）邻接的第1RESURF层的杂质区域。特别，在变形例3的情况下，也可以构成为省略P型基底层2的注入工艺，将第1RESURF层内杂质层111（即，活性区域RESURF层10和第1RESURF层11C）视为P型基底。此时，成为P型基底的区域的总注入量优选为以半导体材料的RESURF条件给出的值的1倍至2倍以上（P型基底不完全耗尽化那样的条件）。通过该结构，能够将用于制造PN结二极管的照相制版工艺以及杂质注入工艺减少1次。
C.实施方式3.
在实施方式2中，说明了通过2次的注入工艺，形成实效的注入量朝向半导体装置的外侧以5个阶段或者6个阶段渐减的RESURF层的结构以及制造方法，但其能够公式化为2次以上的n次的注入工艺。以下，作为本发明的实施方式3，说明通过n次的注入工艺形成RESURF层的结构以及制造方法。
在进行n次的注入工艺的情况下，注入量a1、a2、a3、···、an满足下述关系。
[式1]
a(k+1)＝ak/2(1≤k≤n-l)...(1)
上式（1）能够通过以下的公式（2）改写。
[式2]
am＝a1/2m-1(1≤m≤n)...(2)
能够通过该n次的注入工艺实现的注入量的种类、即能够通过a1、···、an中的1个以上的和表现的注入量的种类是（2n－1）。在现阶段中，尚未考虑实效的注入量。
然后，该注入量sj能够通过以下的公式（3）来表示。
[式3]
Sj＝a1×j/2n-1(1≤j≤2n-1)...(3)
换言之，能够得到在注入量s（2n－1）=a1×（2n－1）/2n－1至s1=a1/2n -1之间等间隔地离散的注入量。然后，如与P型基底2邻接地配置注入量s（2n－1）的区域，在其外侧邻接地配置注入量s（2n－2）的区域那样，朝向外侧逐渐减少注入量sj，最后配置注入量s1的区域。于是，能够通过n次的注入工艺，形成具有（2n－1）阶段的注入量的RESURF层。另外，如果使注入量sj的区域的宽度全部相同，则能够形成注入量朝向外侧阶段性地线性地减少至零的（2n－1）阶段的RESURF层。
C－1.装置结构1.
此处，使用图22～图24说明n=3的例子。根据上述理论，能够通过3次的注入工艺，形成具有7个阶段的注入量的RESURF层。
图22～图24是依次示出终端区域的制造工序的剖面图，对于终端区域的最终的结构，在示出最终工序的图24中表示为RESURF层121。
图24所示的RESURF层121从P型基底2侧依次包括以包围P型基底2的方式配置的第1RESURF层21、第2RESURF层22、第3RESURF层23、第4RESURF层24、第5RESURF层25、第6RESURF层26以及第7RESURF层27。
C－2.制造方法1.
接下来，使用图22～图24，说明RESURF层121的形成方法。首先，如图22所示，在形成了活性区域2的一侧的主面上对注入掩模M71进行构图。
注入掩模M71具有与第1RESURF层21、第2RESURF层22、第3RESURF层23以及第4RESURF层24对应的部分成为开口部的图案，通过从注入掩模M71上离子注入Al等P型杂质，在与第1～第4RESURF层21～24对应的部分中形成与第4RESURF层24相同的注入量、相同的深度的注入层。
接下来，在去除了注入掩模M71之后，在图23所示的工序中对注入掩模M72进行构图。注入掩模M72具有与第1RESURF层21、第2RESURF层22、第5RESURF层25以及第6RESURF层26对应的部分成为开口部的图案，通过从注入掩模M72上以与第6RESURF层26相同的杂质量离子注入Al等P型杂质，在与第1以及第2RESURF层21以及22对应的部分中形成与第2RESURF层22相同的注入量、相同的深度的注入层，在与第5以及第6RESURF层25以及26对应的部分中形成与第6RESURF层26相同的注入量、相同的深度的注入层。
接下来，在去除了注入掩模M72之后，在图24所示的工序中对注入掩模M73进行构图。注入掩模M73具有与第1RESURF层21、第3RESURF层23、第5RESURF层25以及第7RESURF层26对应的部分成为开口部的图案，通过从注入掩模M73上以与第7RESURF层27相同的杂质量离子注入Al等P型杂质，形成第1RESURF层21、第3RESURF层23、第5RESURF层25以及第7RESURF层27。另外，通过利用注入掩模M73防止进一步的杂质注入，得到第2RESURF层22、第4RESURF层24以及第6RESURF层26。
C－3.装置结构2
接下来，对在实施方式1以及2中说明的以下情况进行公式化：通过设置将不同的注入量的小区域多重地交替排列的区域来增加实效的注入量的等级。
在该情况下，在单一注入量的RESURF层的边界插入以实效的注入量定义的RESURF层，所以实效的注入量成为（2n－1）+{（2n－1）－1}={2×（2n－1）－1}阶段。
另外，如果在最外周设置将注入的小区域和未注入的小区域多重地交替配置的区域，则实效的注入量成为{2×（2n－1）}阶段。
在该情况下，实效的注入量（包括单一注入量）tj通过以下的公式（4）表示。
[式4]
tj＝a1×j/2n(1≤j≤2×(2n-1))...(4)
即，通过插入具有实效的注入量的RESURF层，即使是相同的注入工艺的次数，也能够使注入量的等级（阶段数）成为大致2倍。
换一个角度来说，通过插入具有实效的注入量的RESURF层，虽然是实效的注入量，但能够将为了得到某注入量的等级而所需的注入工艺的次数减少1次。
此处，使用图25～图27，说明n=3的例子。根据上述理论，能够通过3次的注入工艺，形成包括具有实效的注入量的RESURF层的具有14个阶段的注入量的RESURF层。
C－4.制造方法.
图25～图27是依次示出终端区域的制造工序的剖面图，对于终端区域的最终的结构，在示出最终工序的图27中表示为RESURF层122。
图27所示的RESURF层122从P型基底2侧依次包括以包围P型基底2的方式配置的第1RESURF层41、第2RESURF层42、第3RESURF层43、第4RESURF层44、第5RESURF层45、第6RESURF层46、第7RESURF层47、第8RESURF层48、第9RESURF层49、第10RESURF层50、第11RESURF层51、第12RESURF层52、第13RESURF层53以及第14RESURF层54。其中，第2RESURF层42、第4RESURF层44、第6RESURF层46、第8RESURF层48、第10RESURF层50、第12RESURF层52以及第14RESURF层54是具有实效的注入量的RESURF层。
第2RESURF层42构成为与第1RESURF层41相同的注入量的小区域41’、和与第3RESURF层43相同的注入量的小区域43’多重地交替排列。
第4RESURF层44构成为与第3RESURF层43相同的注入量的小区域43’、和与第5RESURF层45相同的注入量的小区域45’多重地交替排列。
第6RESURF层46构成为与第5RESURF层45相同的注入量的小区域45’、和与第7RESURF层47相同的注入量的小区域47’多重地交替排列。
第8RESURF层48构成为与第7RESURF层47相同的注入量的小区域47’、和与第9RESURF层49相同的注入量的小区域49’多重地交替排列。
第10RESURF层50构成为与第9RESURF层49相同的注入量的小区域49’、和与第11RESURF层51相同的注入量的小区域51’多重地交替排列。
第12RESURF层52构成为与第11RESURF层51相同的注入量的小区域51’、和与第13RESURF层53相同的注入量的小区域53’多重地交替排列。
第14RESURF层54构成为与第13RESURF层53相同的注入量的小区域53’、和完全未进行离子注入的小区域19’多重地交替排列。
接下来，使用图25～图27，说明RESURF层122的形成方法。首先，如图25所示，在形成了活性区域2的一侧的主面上对注入掩模M81进行构图。
注入掩模M81具有与第1～第7RESURF层41～47对应的部分以及与第8RESURF层48中的小区域47’对应的部分成为开口部的图案，通过从注入掩模M81上离子注入Al等P型杂质，在与第1～第7RESURF层41～47对应的部分中形成与第7RESURF层47相同的注入量的注入层，并且形成第8RESURF层18中的小区域47’。
接下来，在去除了注入掩模M81之后，在图26所示的工序中对注入掩模M82进行构图。注入掩模M82具有与第1RESURF层41、第2RESURF层42、第3RESURF层43、第9RESURF层49、第10RESURF层50以及第11RESURF层51对应的部分、与第4RESURF层44中的小区域43’对应的部分、与第8RESURF层48中的小区域49’对应的部分、以及与第12RESURF层52中的小区域51’对应的部分成为开口部的图案，通过从注入掩模M82上以与第11RESURF层51相同的杂质量离子注入Al等P型杂质，在与第1～第3RESURF层41～43对应的部分以及第8RESURF层48中的小区域49’中形成与第3RESURF层43相同的注入量的注入层，并且形成第4RESURF层44中的小区域43’。
另外，在与第9～第11RESURF层49～51对应的部分中形成与第11RESURF层51相同的注入量的注入层并且形成第12RESURF层52中的小区域51’。
接下来，在去除了注入掩模M82之后，在图27所示的工序中对注入掩模M83进行构图。注入掩模M83具有与第1RESURF层41、第5RESURF层45、第9RESURF层49以及第13RESURF层53对应的部分、与第2RESURF层42中的小区域41’对应的部分、与第4RESURF层44中的小区域45’对应的部分、与第6RESURF层46中的小区域45’对应的部分、与第8RESURF层48中的小区域49’对应的部分、与第10RESURF层50中的小区域49’对应的部分、与第12RESURF层52中的小区域53’对应的部分以及与第14RESURF层54中的小区域53’对应的部分成为开口部的图案。
通过从注入掩模M83上以与第13RESURF层53相同的杂质量离子注入Al等P型杂质，形成第1RESURF层41、第5RESURF层45、第9RESURF层49以及第13RESURF层53。另外，形成第2RESURF层42中的小区域41’、第4RESURF层44中的小区域45’、第6RESURF层46中的小区域45’、第8RESURF层48中的小区域49’、第10RESURF层50中的小区域49’、第12RESURF层52中的小区域53’以及第14RESURF层54中的小区域53’。另外，通过利用注入掩模M83防止进一步的杂质注入，得到第3RESURF层43、第7RESURF层47以及第11RESURF层51。
另外，图25～27所示的注入掩模M81～M83是一个例子，通过3次的注入工艺能够形成具有14个阶段的注入量的RESURF层的掩模不限于此。
但是，注入掩模M81～M83根据下述那样的法则开口，其还能够应用于n次的注入工艺的情况。
如果将具有单一的注入量或者实效的注入量的{2×（2n－1）}个区域各自的宽度设为w，则从P型基底侧依次以宽度{w×（2n-m+1-1）}的开口部、宽度w的一部分开口了的部分、宽度{w×（2n-m+1－1）}的掩模部、宽度w的一部分开口了的部分这样的反复形成注入量am=a1/2m-1（1≦m≦n）的注入中使用的掩模。
在RESURF构造的情况下，在a1是通过半导体材料的RESURF条件给出的值的1倍至2倍左右的情况下，得到良好的特性。
C－5.变形例1.
在以上说明的实施方式3中，使3次的注入工艺中的注入深度相同，但也可以根据注入工艺改变注入深度。以下，使用图28～图30，说明实施方式3的变形例1的终端区域的结构以及制造方法。
图28～图30是依次示出终端区域的制造工序的剖面图，对于终端区域的最终的结构，在示出最终工序的图30中表示为RESURF层121A。
RESURF层121A从P型基底2侧依次包括以包围P型基底2的方式配置的第1RESURF层21A、第2RESURF层22A、第3RESURF层23A、第4RESURF层24A、第5RESURF层25A、第6RESURF层26A以及第7RESURF层27A。
第1RESURF层21A构成为在与第2RESURF层22A中包含的第2RESURF层内杂质层221相同的注入量、相同的深度的注入层中，具有比第2RESURF层内杂质层221浅的第1RESURF层内杂质层211。
第2RESURF层22A构成为在与第4RESURF层24A相同的注入量、相同的深度的注入层中，具有比第4RESURF层24A浅的第2RESURF层内杂质层221。
第3RESURF层23A构成为在与第4RESURF层24A相同的注入量、相同的深度的注入层中，具有比第4RESURF层24A浅的第3RESURF层内杂质层231。
第5RESURF层25A构成为在与第6RESURF层26A相同的注入量、相同的深度的注入层中，具有比第6RESURF层26A浅的第5RESURF层内杂质层251。
通过采用这样的结构，能够使第1～第3RESURF层21A～23A的深度方向的浓度变化变得缓慢。其结果，能够缓和第1～第3RESURF层21A～23A中的电场集中。
接下来，使用图28～图30，说明RESURF层121A的形成方法。首先，如图28所示，在形成了活性区域2的一侧的主面上对注入掩模M91进行构图。
注入掩模M91具有与第1～第4RESURF层21A～24A对应的部分成为开口部的图案，通过从注入掩模M91上离子注入Al等P型杂质，在与第1～第4RESURF层21A～24A对应的部分中形成与第4RESURF层24A相同的注入量、相同的深度的注入层。
接下来，在去除了注入掩模M91之后，在图29所示的工序中对注入掩模M92进行构图。注入掩模M92具有与第1RESURF层21A、第2RESURF层22A、第5RESURF层25A以及第6RESURF层26A对应的部分成为开口部的图案，通过从注入掩模M92上以比注入掩模M91的注入工艺低的注入能量离子注入Al等P型杂质，形成与第2RESURF层内杂质层221以及第6RESURF层26A相同的注入量、相同的深度的注入层。
接下来，在去除了注入掩模M92之后，在图30所示的工序中对注入掩模M93进行构图。注入掩模M93具有与第1RESURF层21A、第3RESURF层23A、第5RESURF层25A以及第7RESURF层27A对应的部分成为开口部的图案，通过从注入掩模M93上以比注入掩模M92的注入工艺低的注入能量离子注入Al等P型杂质，在第2RESURF层内杂质层221内形成第1RESURF层内杂质层211，在与第4RESURF层24A相同的注入量、相同的深度的注入层中形成第3RESURF层内杂质层231，在与第6RESURF层26A相同的注入量、相同的深度的注入层中中形成第5RESURF层内杂质层251，在半导体基板1内形成第7RESURF层27A。
另外，通过利用注入掩模M93防止进一步的杂质注入，得到第2RESURF层22A、第4RESURF层24A以及第6RESURF层26A。
C－6.变形例2.
作为实施方式3的变形例2，使用图31～图33，说明在设置将不同的注入量的小区域多重地交替排列的区域而增加实效的注入量的等级的结构中，根据注入工艺改变了注入深度的情况的结构。
图31～图33是依次示出终端区域的制造工序的剖面图，对于终端区域的最终的结构，在示出最终工序的图33中表示为RESURF层122A。
图33所示的RESURF层122A从P型基底2侧依次包括以包围P型基底2的方式配置的第1RESURF层41A、第2RESURF层42A、第3RESURF层43A、第4RESURF层44A、第5RESURF层45A、第6RESURF层46A、第7RESURF层47A、第8RESURF层48A、第9RESURF层49A、第10RESURF层50A、第11RESURF层51A、第12RESURF层52A、第13RESURF层53A以及第14RESURF层54A。其中，第2RESURF层42A、第4RESURF层44A、第6RESURF层46A、第8RESURF层48A、第10RESURF层50A、第12RESURF层52A以及第14RESURF层54A是具有实效的注入量的RESURF层。
第1RESURF层41A构成为在与第3RESURF层43A中包含的第3RESURF层内杂质层431相同的注入量、相同的深度的注入层中，具有比第4RESURF层内杂质层431浅的第1RESURF层内杂质层411。
第3RESURF层43A构成为在与第7RESURF层47A相同的注入量、相同的深度的注入层中，具有比第7RESURF层47A浅的第3RESURF层内杂质层431。
第5RESURF层45A构成为在与第7RESURF层47A相同的注入量、相同的深度的注入层中，具有比第7RESURF层47A浅的第5RESURF层内杂质层451。
第9RESURF层49A构成为在与第11RESURF层51A相同的注入量、相同的深度的注入层中，具有比第11RESURF层51A浅的第9RESURF层内杂质层491。
第2RESURF层42A构成为与第1RESURF层41A中包含的第1RESURF层内杂质层411相同的注入量、相同的深度的小区域41’、和与第3RESURF层43中包含的第3RESURF层内杂质层431相同的注入量、相同的深度的小区域43’多重地交替排列。
第4RESURF层44A构成为与第3RESURF层43中包含的第3RESURF层内杂质层431相同的注入量、相同的深度的小区域43’、和与第5RESURF层45A中包含的第5RESURF层内杂质层451相同的注入量、相同的深度的小区域45’多重地交替排列。
第6RESURF层46A构成为与第5RESURF层45A中包含的第5RESURF层内杂质层451相同的注入量、相同的深度的小区域45’、和与第7RESURF层47A相同的注入量、相同的深度的小区域47’多重地交替排列。
第8RESURF层48A构成为与第7RESURF层47A相同的注入量、相同的深度的小区域47’、和与第9RESURF层49A中包含的第9RESURF层内杂质层491相同的注入量、相同的深度的小区域49’多重地交替排列。
第10RESURF层50A构成为与第9RESURF层49A中包含的第9RESURF层内杂质层491相同的注入量、相同的深度的小区域49’、和与第11RESURF层51A相同的注入量、相同的深度的小区域51’多重地交替排列。
第12RESURF层52A构成为与第11RESURF层51A相同的注入量、相同的深度的小区域51’、和与第13RESURF层53A相同的注入量、相同的深度的小区域53’多重地交替排列。
第14RESURF层54A构成为与第13RESURF层53A相同的注入量、相同的深度的小区域53’、和完全未进行离子注入的小区域19’多重地交替排列。
通过采用这样的结构，能够使第1～第3RESURF层41A～43A的深度方向的浓度变化变得缓慢。其结果，能够缓和第1～第3RESURF层41A～43A中的电场集中。另外，成为第1RESURF层41B在宽度方向以及深度方向上重叠于P型基底2的结构，所以能够在P型基底2的第1RESURF层41A附近的角部中使深度方向的浓度变化变得缓慢。其结果，也能够缓和P型基底2的RESURF层41A附近的角部中的电场集中。
接下来，使用图31～图33，说明RESURF层122A的形成方法。首先，如图31所示，在形成了活性区域2的一侧的主面上对注入掩模M101进行构图。
注入掩模M101具有与第1～第7RESURF层41A～47A对应的部分以及与第8RESURF层48A中的小区域47’对应的部分成为开口部的图案，通过从注入掩模M101上离子注入Al等P型杂质，在与第1～第7RESURF层41A～47A对应的部分中形成与第7RESURF层47A相同的注入量的注入层，并且形成第8RESURF层48A中的小区域47’。
接下来，在去除了注入掩模M101之后，在图32所示的工序中对注入掩模M102进行构图。注入掩模M102具有与第1RESURF层41A、第2RESURF层42A、第3RESURF层43A、第9RESURF层49A、第10RESURF层50A以及第11RESURF层51A对应的部分、与第4RESURF层44A中的小区域41’对应的部分、与第8RESURF层48A中的小区域49’对应的部分、以及与第12RESURF层52A中的小区域51’对应的部分成为开口部的图案，通过从注入掩模M102上以比注入掩模M101的注入工艺低的注入能量且以与第11RESURF层51A相同的杂质量离子注入Al等P型杂质，在与第1～第3RESURF层41A～43A对应的部分以及第8RESURF层48A中的小区域49’中形成与第3RESURF层43A相同的注入量的注入层，并且形成第4RESURF层44A中的小区域41’。
另外，在与第9～第11RESURF层49A～51A对应的部分中形成与第11RESURF层51A相同的注入量的注入层并且形成第12RESURF层52A中的小区域51’。
接下来，在去除了注入掩模M102之后，在图33所示的工序中对注入掩模M103进行构图。注入掩模M103具有与第1RESURF层41A、第5RESURF层45A、第9RESURF层49A以及第13RESURF层53A对应的部分、与第2RESURF层42A中的小区域41’对应的部分、与第4RESURF层44A中的小区域45’对应的部分、与第6RESURF层46A中的小区域45’对应的部分、与第8RESURF层48A中的小区域49’对应的部分、与第10RESURF层50A中的小区域49’对应的部分、与第12RESURF层52A中的小区域51’对应的部分以及与第14RESURF层54A中的小区域53’对应的部分成为开口部的图案。
通过从注入掩模M103上以比注入掩模M102的注入工艺低的注入能量且以与第13RESURF层53A相同的杂质量离子注入Al等P型杂质，形成第1RESURF层41A、第5RESURF层45A、第9RESURF层49A以及第13RESURF层53A。另外，形成第2RESURF层42A中的小区域41’、第4RESURF层44A中的小区域45’、第6RESURF层46A中的小区域45’、第8RESURF层48A中的小区域49’、第10RESURF层50A中的小区域49’、第12RESURF层52A中的小区域51’以及第14RESURF层54A中的小区域53’。另外，通过利用注入掩模M103防止进一步的杂质注入，得到第3RESURF层43A、第7RESURF层47A以及第11RESURF层51A。
根据以上说明的实施方式1～3，还能够期待以下的效果。即，通过以比较低的注入量形成使注入量平均地线性地从P型基底层朝向外侧渐减那样的RESURF层（例如，在SiC基板中，最大杂质浓度是1.5×1013cm-2），并使耗尽层在重叠多个离子注入的区域（第1RESURF层）中也扩展某种程度，能够扩大P型基底层侧的耗尽层边界的曲率半径，取得更优良的高耐压性。
另外，可以说能够通过RESURF层的水平方向的注入量的梯度来得到针对干扰的稳健性（robustness）。
另外，RESURF层的浓度比较低，并且能够使耗尽层在RESURF层的浓度最高的区域中也扩大某种程度，所以在P型基底层侧的耗尽层边界中不会产生过度的电场集中。因此，没有对具有不同的注入量（或者浓度）的注入层的深度的大的限制，通过例如如图17所示重叠深度不同的RESURF层的构造，还能够提高耐压。
另外，在基于不同的注入量的离子注入工艺中，通过设置不重复注入杂质而对个别区域交替注入杂质的区域，能够增加RESURF构造的阶段。在该情况下，如以上说明那样，即使发生掩模的对齐偏移，通过RESURF层得到的电场集中缓和的效果也不会变化（注入掩模对齐误差不会对耐压性能造成影响），所以不会发生问题。
另外，根据在实施方式1中说明的方法，通过3次的注入工艺，能够形成实效上具有5～6个阶段的注入量的RESURF层，根据在实施方式2中说明的方法，通过2次的注入工艺，能够形成实效上具有5～6个阶段的注入量的RESURF层，所以能够通过少的注入工艺，形成更多的RESURF层，能够提高耐压。
D.实施方式4.
在实施方式1～3中，说明了将本发明应用于PN二极管的情况，但当然能够应用于具有比较高浓度地包含P型杂质的P型注入层（P型阱）的MOSFET，还能够应用于肖特基势垒二极管的终端区域来缓和终端区域中的电场集中。
图34是示出应用了本发明的情况的肖特基势垒二极管200的终端区域的剖面图。
此处，肖特基势垒二极管200形成于比较低浓度地包含N型杂质的半导体基板1，以在半导体基板1的主面上设置的肖特基电极81的端缘部的下部配置第1RESURF层11的方式形成了RESURF层102。另外，RESURF层102具有与图9所示的RESURF层102相同的结构，省略重复的说明。
一般，在肖特基势垒二极管中，为了缓和肖特基电极的端部中的电场集中，在肖特基电极端缘部的下部，设置比较高浓度地包含P型杂质的P型注入层，但只要第1RESURF层11的注入量是通过半导体材料的RESURF条件给定的值的1倍至2倍以上（第1RESURF层11不完全耗尽化那样的条件），则无需特别设置其他P型注入层。
在图34所示的肖特基势垒二极管200中，应保护的部位是肖特基电极81的下部（该部分相当于活性区域）端缘部，所以第1RESURF层11构成为还延伸至肖特基电极81的端缘部下部。
在肖特基势垒二极管200中，电场还集中到第1RESURF层11的内侧端缘部。为了避免该电场集中向肖特基电极81的下部端缘部的影响，优选将肖特基电极81和第1RESURF层11的重叠设置为几μm以上。
另外，也可以在形成RESURF层102时，也同时注入到肖特基电极81的下部（活性区域）的一部分中，而设为JBS（JunctionBarrierSchottkydiode，结势垒肖特基二极管）或者MPS（MergedPN－Schottkydiode，混合PN-肖特基二极管）。
E.实施方式5.
在实施方式1～3中，说明了将本发明应用于PN二极管的情况，但即使应用于LDMOSFET（LaterallyDiffusedMOSFET，横向扩散MOSFET），也能够缓和高浓度注入层端缘部处的电场集中。
图35是示出应用了本发明的情况的LDMOSFET300的活性区域的剖面图。
此处，LDMOSFET300形成于比较低浓度地包含P型杂质的半导体基板91，具备：P型注入层（P型阱）98，设置于半导体基板91的主面内，且比较高浓度地包含P型杂质；栅电极93，在半导体基板91上隔着栅极氧化膜92设置；N型注入层94，设置于P型阱98的表面内，成为源极，比较高浓度地包含N型杂质；源电极95，设置于P型阱98以及N型注入层94上；N型注入层96，远离源极地设置，成为漏极，比较高浓度地包含N型杂质；漏电极97，设置于N型注入层96上；以及RESURF层101，设置于栅极－漏极之间，比较低浓度地包含N型杂质。
RESURF层101的N型注入层96侧成为第1RESURF层11，第5RESURF层15的终端与P型阱98的侧面相接。
另外，只要栅电极95稍微覆盖第5RESURF层15的终端，则在第5RESURF层15的终端与P型阱98之间也可以有未被注入的区域。另外，只要栅电极95的漏极侧端的下部成为N型杂质层，则第5RESURF层15和P型阱98也可以被重叠地注入。即使是这样的结构，只要P型阱98表面的沟道不开通（open），则LDMOSFET不成为ON（导通），所以栅极阈值电压不变化。
虽然在LDMOSFET300的栅极－漏极部和终端区域中电极的配置不同，但设置RESURF层的目的相同。为了缓和在半导体基板的背面、以及与半导体基板的背面大致相同的电位的区域（在LDMOSFET的活性区域中相当于源极以及P型阱、在纵型二极管的终端区域中相当于切割线以及沟道阻挡部）、和导电类型与半导体基板不同的高浓度注入层（在LDMOSFET的活性区域中相当于漏极、在纵型二极管的终端区域中相当于P基底）之间施加了高电压时发生的高浓度注入层端缘部处的电场集中，设置了RESURF层101。
F.其他应用例.
在实施方式1～3中示出了向纵型器件的应用例，但即使是横型器件，在需要在器件周缘部（终端区域）中保持耐压的机构的情况下，也能够应用同样的RESURF构造。
另外，在实施方式1～3中，说明了应用于由N型半导体基板和P型注入层构成的PN结二极管的结构，但即使这些导电类型完全相反，也得到同样的效果。
另外，不仅是应用于PN结二极管，即使应用于MOSFET、IGBT、BJT（BipolarJunctionTransistor，双极型结型晶体管）等晶体管，也能够得到同样的效果。当然，还能够用作实施方式5的横型LDMOSFET的终端构造。
另外，半导体基板不限于SiC，也可以使用由具有宽带隙的半导体、例如氮化镓系材料、金刚石构成的基板，也可以是Si基板。最佳的RESURF层的注入量主要由所使用的半导体材料的介电常数和绝缘破坏电场决定，最佳的RESURF层的宽度主要由半导体材料的绝缘破坏电场和所需的耐压决定。
由这样的宽带隙半导体构成的开关元件、二极管元件的耐电压性高，容许电流密度也高，所以能够比硅半导体小型化，通过使用这些小型化的开关元件、二极管元件，能够使嵌入了这些元件的半导体装置模块小型化。
另外，耐热性也高，所以能够使散热器的散热翼片小型化，还能够实现并非基于水冷而基于空冷的冷却，能够使半导体装置模块进一步小型化。
另外，对于注入中使用的杂质，只要是B（硼）、N（氮）、Al（铝）、P（磷）、As（砷）、In（铟）等与半导体材料的原子置换而活性化的物质，则可以是任意的物质。但是，在扩散长度大的杂质的情况下，在注入量不同的区域的界面中，注入量（或者浓度）的变化变得平滑，电场集中被缓和。因此，如果是N型半导体基板，则能够通过注入B（硼）、Al（铝）来形成P型注入层，而期待更佳的效果。

Claims (15)

1.一种半导体装置，其特征在于，具备：
活性区域(2)，形成于第1导电类型的半导体层(1)的表面内；以及
多个电场缓和层，由第2导电类型的杂质区域规定，从所述活性区域的端缘部朝向外侧配设所述多个电场缓和层，以使所述多个电场缓和层包围所述活性区域，
所述多个电场缓和层构成为杂质注入量随着从所述活性区域侧朝向外侧变少，
所述多个电场缓和层具有：
第1电场缓和层，其区域整体以第1面密度注入了第2导电类型的杂质；
第2电场缓和层，其区域整体以第2面密度注入了第2导电类型的杂质；以及
第3电场缓和层，其中分别交替配设了多个第1小区域和第2小区域，在所述第1小区域中，平面方向的宽度比所述第1电场缓和层窄，且以所述第1面密度注入了第2导电类型的杂质，在所述第2小区域中，平面方向的宽度比所述第2电场缓和层窄，且以所述第2面密度注入了第2导电类型的杂质，
在平面方向上，所述第3电场缓和层配置于所述第1电场缓和层与所述第2电场缓和层之间，所述第3电场缓和层的平均的面密度成为所述第1面密度与所述第2面密度之间的值。
2.根据权利要求1所述的半导体装置，其特征在于，
在所述多个电场缓和层中，
在以所述活性区域侧为开头的情况下，成为最终段的最终电场缓和层具有第3小区域和在所述半导体层中未注入第2导电类型的杂质的非注入区域分别交替配设了多个的结构，关于所述第3小区域，在所述第3小区域的平面方向的宽度比所述最终电场缓和层的前1个位置处的最终跟前电场缓和层窄，且以与所述最终跟前电场缓和层相同的面密度注入了第2导电类型的杂质。
3.根据权利要求1所述的半导体装置，其特征在于，
在所述第2电场缓和层中，
其杂质区域的注入深度比所述第1电场缓和层的杂质区域的注入深度深。
4.根据权利要求3所述的半导体装置，其特征在于，
与所述第2电场缓和层的所述杂质区域同时以相同的深度、相同的杂质浓度形成的杂质区域在剖面方向上包含与所述第1电场缓和层的所述杂质区域同时以相同的深度、相同的杂质浓度形成的杂质区域。
5.根据权利要求1所述的半导体装置，其特征在于，
在与所述活性区域邻接地设置了所述第1电场缓和层的情况下，以使构成所述第1电场缓和层的所述杂质区域覆盖所述活性区域的端缘部或者整体的方式，设定所述杂质区域的注入深度以及注入区域。
6.根据权利要求5所述的半导体装置，其特征在于，
由所述第1电场缓和层的一部分来形成所述活性区域。
7.根据权利要求1所述的半导体装置，其特征在于，
所述第3电场缓和层形成为：所述第1以及第2小区域中的注入量多的一方的平面方向的宽度恒定，注入量少的一方的平面方向的宽度朝向远离所述活性区域的方向逐渐变宽。
8.根据权利要求1所述的半导体装置，其特征在于，
所述第3电场缓和层形成为：所述第1以及第2小区域中的注入量多的一方的平面方向的宽度朝向远离所述活性区域的方向逐渐变窄，注入量少的一方的平面方向的宽度朝向远离所述活性区域的方向逐渐变宽。
9.根据权利要求1所述的半导体装置，其特征在于，
所述活性区域对应于PN结二极管的阳极区域。
10.根据权利要求1所述的半导体装置，其特征在于，
所述活性区域对应于肖特基势垒二极管的肖特基电极下部的区域。
11.根据权利要求1所述的半导体装置，其特征在于，
所述活性区域对应于包括MOSFET、IGBT、BJT的晶体管的一部分区域。
12.根据权利要求11所述的半导体装置，其特征在于，
所述活性区域相当于在所述半导体层的主面上在平面方向上配置了源电极(95)、栅电极(93)以及漏电极(97)的LDMOSFET即横向扩散MOSFET的漏极区域，
所述多个电场缓和层配设于所述漏极区域与包括源极区域的阱区域之间。
13.根据权利要求1所述的半导体装置，其特征在于，
所述半导体层由宽带隙半导体构成。
14.一种权利要求1所述的半导体装置的制造方法，其特征在于，包括：
(a)在所述半导体层上，形成第1注入掩模，以所述第1面密度离子注入第2导电类型的杂质而形成所述第1电场缓和层以及所述第1小区域的工序；以及
(b)在所述工序(a)之后，在所述半导体层上，形成第2注入掩模，以所述第2面密度离子注入第2导电类型的杂质而形成所述第2电场缓和层以及所述第2小区域的工序。
15.一种权利要求1所述的半导体装置的制造方法，其特征在于，包括：
(a)在所述半导体层上，形成第1注入掩模，以所述第2面密度离子注入第2导电类型的杂质而在所述第1电场缓和层的形成区域中形成与所述第2电场缓和层相同的杂质层，并且形成所述第2小区域的工序；
(b)在所述工序(a)之后，在所述半导体层上，形成至少覆盖所述第2电场缓和层之上的第2注入掩模，以加到所述第2面密度后成为所述第1面密度的面密度离子注入第2导电类型的杂质来形成所述第1电场缓和层以及所述第1小区域的工序。
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Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012195519A (ja) * 2011-03-18 2012-10-11 Kyoto Univ 半導体素子及び半導体素子の製造方法
CN104221151B (zh) * 2012-03-16 2017-02-22 三菱电机株式会社 半导体装置及其制造方法
WO2013179784A1 (ja) * 2012-05-28 2013-12-05 富士電機株式会社 半導体装置および半導体装置の製造方法
JP5972058B2 (ja) * 2012-06-13 2016-08-17 三菱電機株式会社 半導体装置の製造方法
JP2014038937A (ja) * 2012-08-16 2014-02-27 Mitsubishi Electric Corp 半導体装置
JP2014060361A (ja) * 2012-09-19 2014-04-03 Toshiba Corp 半導体装置
JP5800095B2 (ja) * 2012-09-21 2015-10-28 三菱電機株式会社 半導体装置
DE112013004981B4 (de) 2012-10-11 2024-05-29 Mitsubishi Electric Corporation Halbleiterbauteil und Verfahren zu dessen Herstellung
JP6090988B2 (ja) * 2013-03-05 2017-03-08 株式会社 日立パワーデバイス 半導体装置
JP2014241367A (ja) * 2013-06-12 2014-12-25 三菱電機株式会社 半導体素子、半導体素子の製造方法
JP2015032627A (ja) * 2013-07-31 2015-02-16 株式会社東芝 半導体装置
WO2015033463A1 (ja) * 2013-09-09 2015-03-12 株式会社日立製作所 半導体装置およびその製造方法、電力変換装置、３相モータシステム、自動車、ならびに鉄道車両
JP6091395B2 (ja) * 2013-10-07 2017-03-08 三菱電機株式会社 半導体装置およびその製造方法
KR101539880B1 (ko) 2014-01-02 2015-07-27 삼성전기주식회사 전력 반도체 소자
US9515136B2 (en) 2014-06-18 2016-12-06 Stmicroelectronics S.R.L. Edge termination structure for a power integrated device and corresponding manufacturing process
JP6200864B2 (ja) * 2014-07-24 2017-09-20 株式会社日立製作所 高耐圧半導体装置
WO2016043247A1 (ja) 2014-09-17 2016-03-24 富士電機株式会社 半導体装置
EP3012870A1 (en) * 2014-10-20 2016-04-27 ABB Technology AG Edge termination for high voltage semiconductor devices
JP6323570B2 (ja) 2014-12-25 2018-05-16 富士電機株式会社 半導体装置
CN106158584A (zh) * 2015-04-02 2016-11-23 北大方正集团有限公司 一种沟槽型功率器件及其制作方法
JP6592083B2 (ja) * 2015-06-05 2019-10-16 株式会社日立製作所 半導体装置およびその製造方法、並びにパワーモジュール
WO2017043606A1 (ja) 2015-09-09 2017-03-16 住友電気工業株式会社 炭化珪素半導体装置
JP6523886B2 (ja) * 2015-09-11 2019-06-05 株式会社東芝 半導体装置
JP2017063079A (ja) 2015-09-24 2017-03-30 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
JP6672764B2 (ja) * 2015-12-16 2020-03-25 富士電機株式会社 半導体装置および半導体装置の製造方法
JP6610786B2 (ja) * 2016-07-15 2019-11-27 富士電機株式会社 炭化珪素半導体装置
JP2019054170A (ja) * 2017-09-15 2019-04-04 株式会社東芝 半導体装置
JP7039937B2 (ja) 2017-11-07 2022-03-23 富士電機株式会社 半導体装置
JP7294467B2 (ja) * 2017-11-07 2023-06-20 富士電機株式会社 半導体装置
JP7297654B2 (ja) 2019-12-11 2023-06-26 株式会社東芝 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1111687A2 (en) * 1999-12-22 2001-06-27 Matsushita Electric Works, Ltd. FET and its manufacturing process
CN101794813A (zh) * 2009-02-02 2010-08-04 三菱电机株式会社 半导体装置
JP2010232335A (ja) * 2009-03-26 2010-10-14 Sanyo Electric Co Ltd 絶縁ゲートバイポーラトランジスタ

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE58907758D1 (de) 1988-09-20 1994-07-07 Siemens Ag Planarer pn-Übergang hoher Spannungsfestigkeit.
JP3997551B2 (ja) 1995-12-08 2007-10-24 株式会社日立製作所 プレーナ型半導体装置
US6002159A (en) * 1996-07-16 1999-12-14 Abb Research Ltd. SiC semiconductor device comprising a pn junction with a voltage absorbing edge
JP3708057B2 (ja) 2001-07-17 2005-10-19 株式会社東芝 高耐圧半導体装置
US8106451B2 (en) * 2006-08-02 2012-01-31 International Rectifier Corporation Multiple lateral RESURF LDMOST
JP2008103529A (ja) 2006-10-19 2008-05-01 Toyota Central R&D Labs Inc 半導体装置
JP4367508B2 (ja) 2007-03-13 2009-11-18 株式会社デンソー 炭化珪素半導体装置およびその製造方法
US9640609B2 (en) 2008-02-26 2017-05-02 Cree, Inc. Double guard ring edge termination for silicon carbide devices
JP4797203B2 (ja) * 2008-12-17 2011-10-19 三菱電機株式会社 半導体装置
JP5223773B2 (ja) 2009-05-14 2013-06-26 三菱電機株式会社 炭化珪素半導体装置の製造方法
US8120108B2 (en) * 2010-01-27 2012-02-21 Texas Instruments Incorporated High voltage SCRMOS in BiCMOS process technologies

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1111687A2 (en) * 1999-12-22 2001-06-27 Matsushita Electric Works, Ltd. FET and its manufacturing process
CN101794813A (zh) * 2009-02-02 2010-08-04 三菱电机株式会社 半导体装置
JP2010232335A (ja) * 2009-03-26 2010-10-14 Sanyo Electric Co Ltd 絶縁ゲートバイポーラトランジスタ

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Publication number Publication date
CN103125024A (zh) 2013-05-29
JP5554415B2 (ja) 2014-07-23
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WO2012049872A1 (ja) 2012-04-19

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