CN103066059A - 具有穿过衬底通路(tsv)的半导体结构及其形成方法 - Google Patents

具有穿过衬底通路(tsv)的半导体结构及其形成方法 Download PDF

Info

Publication number
CN103066059A
CN103066059A CN201210407786XA CN201210407786A CN103066059A CN 103066059 A CN103066059 A CN 103066059A CN 201210407786X A CN201210407786X A CN 201210407786XA CN 201210407786 A CN201210407786 A CN 201210407786A CN 103066059 A CN103066059 A CN 103066059A
Authority
CN
China
Prior art keywords
doped region
substrate
depth
degree
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201210407786XA
Other languages
English (en)
Other versions
CN103066059B (zh
Inventor
T·B·涛
J·E·卡亚斯
H·A·鲁尔达
P·W·桑德斯
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NXP USA Inc
Original Assignee
Freescale Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Freescale Semiconductor Inc filed Critical Freescale Semiconductor Inc
Publication of CN103066059A publication Critical patent/CN103066059A/zh
Application granted granted Critical
Publication of CN103066059B publication Critical patent/CN103066059B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/10—Inductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/4175—Source or drain electrodes for field effect devices for lateral devices where the connection to the source or drain region is done through at least one part of the semiconductor substrate thickness, e.g. with connecting sink or with via-hole
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66659—Lateral single gate silicon transistors with asymmetry in the channel direction, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/868—PIN diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5227—Inductive arrangements or effects of, or between, wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/66—High-frequency adaptations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H01L29/456—Ohmic electrodes on silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

一种半导体器件结构(10)包括衬底(12)，所述衬底具有第一浓度和第一导电类型的背景掺杂。穿过衬底通路(TSV)(46)穿过所述衬底。半导体器件(20-30)耦合到衬底上第一侧的TSV。掺杂区域具有大于第一浓度的第二浓度和第一导电类型的掺杂。

Description

具有穿过衬底通路(TSV)的半导体结构及其形成方法
技术领域
本发明一般涉及半导体工艺，更准确地，涉及具有穿过衬底通路(TSV)的半导体结构及其形成方法。
背景技术
在当前的半导体技术中，穿过衬底通路(TSV)可用于提供从集成电路衬底顶部到集成电路衬底背面的连接路径。这允许到集成电路的背面连接。例如，TSV可用于制造到地的背面连接。
附图说明
通过举例的方式示出了本发明，但本发明不限于附图，其中同样的标注符号表明相同的部件。为了简单和清晰而示出了附图的部件，其并不一定是按比例描绘的。
图1示出了根据本发明一个实施例的工艺最初阶段的半导体结构的截面图。
图2示出了根据本发明一个实施例的工艺随后阶段的图1的半导体结构的截面图。
图3示出了根据本发明一个实施例的工艺随后阶段的图2的半导体结构的截面图。
图4示出了根据本发明一个实施例的工艺随后阶段的图3的半导体结构的截面图。
图5示出了根据本发明一个实施例的工艺随后阶段的图4的半导体结构的截面图。
图6示出了根据本发明一个实施例的工艺随后阶段的图5的半导体结构的截面图。
图7示出了根据本发明一个实施例的工艺随后阶段的图6的半导体结构的截面图。
图8示出了根据本发明一个实施例的工艺随后阶段的图7的半导体结构的截面图。
图9示出了根据本发明一个实施例的工艺随后阶段的图8的半导体结构的截面图。
图10示出了根据本发明一个实施例的工艺随后阶段的图4的半导体结构的截面图。
图11示出了根据本发明一个实施例的工艺随后阶段的图10的半导体结构的截面图。
图12示出了根据本发明一个实施例的PIN结构的3维形式。
图13示出了根据本发明一个实施例的具有传输线的PIN结构的3维形式。
图14示出了根据本发明一个实施例的具有感应线圈的PIN结构的3维形式。
具体实施方式
在本发明的一个实施例中，TSV被用于提供从衬底顶部上的器件到衬底背面的路径，例如背面接地。该器件可以是用于高压应用的LDMOS器件，例如RF或者功率放大器应用。LDMOS器件由于其高击穿电压而可用于这样的高压应用。在一个实施例中，TSV用于提供到LDMOS器件的源极的背面接地连接。在一个实施例中，大于或等于20伏特的高电压被施加到LDMOS器件的漏极。然而，当高电压施加到器件的漏极并且源极接地，可以观察到大的漏极漏泄电流。该漏极漏泄电流取决于施加的漏极电压和LDMOS器件的漏极区到TSV的接近程度以及杂质浓度。在高密度设计中，要求LDMOS器件和TSV之间的间隔能够减少该漏极泄漏，但是这样的间隔很大。因此，在一个实施例中，沿着TSV的侧壁形成重掺杂区域，以便改变TSV和衬底之间金属-半导体接触分界面的物理性质，这导致了减小的漏极漏泄电流并且提前杜绝了反偏压漏极-源极结击穿。用这样的方式，不必改变现有的TSV间隔要求。
此外，其他类型的器件(除LDMOS器件之外)可以使用这些TSV用于背面连接(例如背面接地连接)。例如，沿着TSV侧壁形成的重掺杂区域允许建立类似于PIN二极管的本征区(“I”区)的大的耗尽区。可以利用该PIN结构形成用于各种类型器件(例如高频无源器件)的低损耗衬底，如果利用适当的阴极设计(其中阴极设计包括与沿着TSV侧壁的重掺杂区域的导电类型相反的导电类型的掺杂区域)。
图1示出了具有衬底12和形成在衬底12的顶表面中和顶表面上的LDMOS器件16的半导体结构10的横截面图。注意，LDMOS器件16还可以称为LDMOS晶体管。LDMOS器件16包括形成在衬底12顶表面上的栅极14，其中栅极14具有第一侧壁和与第一侧壁相对的第二侧壁。LDMOS器件16包括衬底12顶表面中的掺杂区域18，其横向地从栅极14下的栅极14第二侧壁延伸并且继续从栅极14的第一侧壁在第一方向上横向地延伸。LDMOS器件16还包括衬底12顶表面中的掺杂区域20，其从栅极14的第二侧壁在第二方向上横向地延伸。LDMOS器件16还包括衬底12顶表面中的掺杂区域24和衬底12顶表面中横向邻近掺杂区域24的掺杂区域22，其中掺杂区域24从栅极14的第一侧壁在第一方向上横向地延伸(不在栅极14下延伸)。掺杂区域22和24位于掺杂区域18中，其中掺杂区域18比掺杂区域24延伸更深入衬底12以及掺杂区域22比掺杂区域18延伸更深入衬底12。LDMOS器件16还包括衬底12顶表面中掺杂区域20中的掺杂区域26。掺杂区域20比掺杂区域26延伸更深入衬底12。掺杂区域26与栅极14的第二侧壁横向地间隔开。在一个实施例中，其与栅极14的距离范围为1到6微米。与栅极14的横向距离是决定LDMOS器件16击穿电压的其中一个因素。LDMOS器件16的源区30包括掺杂区域18和24，并且与栅极14的一侧对准，LDMOS器件16的漏极区28包括掺杂区域20和26。掺杂区域22可以被称为LDMOS器件16的体连接。
在一个实施例中，衬底12是硅。衬底12具有第一浓度和第一导电类型的背景掺杂。在一个实施例中，利用P型掺杂剂很轻地掺杂衬底12，因此具有背景掺杂P--。在一个实施例中，LDMOS器件16是形成在P型衬底中的N型器件。在本实施例中，掺杂区域24和26可以具有N+导电性，掺杂区域18可以具有P导电性，以及掺杂区域22可以具有P+导电性。掺杂区域20可以被称为轻掺杂漏极延伸区或者漂移区。掺杂区域18可以被称为横向扩散的P阱或PHV区域。此外，在一个实施例中，代替P--，衬底12可以具有N--的导电性。因为衬底12是很轻掺杂的，所以衬底12具有高的电阻率。
图2示出了在形成层间电介质材料层(ILD)32和掩模层34之后的图1的半导体结构的横截面图。在一个实施例中，ILD层32是毯式沉积在衬底12顶表面上并且随后被平坦化(例如通过化学机械抛光CMP)的电介质层。掩模层34可以是硬掩模层，例如氮化物层，以及可以毯式沉积在ILD层32上。
图3示出了形成穿过掩模层34和ILD层32的开口36之后的图2的半导体结构10的横截面图。在一个实施例中，在掩模层34上形成图案化的掩模层，例如图案化的光致抗蚀剂层，利用图案化的掩模层进行蚀刻以形成开口36。可以随后去除图案化的掩模层。
图4示出了开口36延伸进入衬底12的图3的半导体结构10的横截面图。在一个实施例中，利用作为掩模的掩模层34中的开口36进行蚀刻，以延伸开口36穿过大部分衬底12。例如，在一个实施例中，开口36至少延伸进入衬底1270微米。注意，开口36还没有延伸全部穿到衬底12的背面。此外，开口36是将用于形成TSV的开口。
图5示出了图4的半导体结构10的如下横截面图，其中进行有角度注入38以得到沿着开口36侧壁的掺杂区域40。注入区域40可以被称为TSV耗尽势垒层。在所示的实施例中，有角度注入38可以包括一系列有角度注入，以将掺杂剂引入开口36的侧壁。掺杂区域40的进入开口36的深度和沿着开口36侧壁的厚度取决于注入的参数，例如掺杂剂类型、掺杂剂剂量和掺杂能量。在一个实施例中，从衬底12顶表面起测量，掺杂区域40延伸进入衬底12至少20微米。在一个实施例中，掺杂区域40沿着开口36侧壁的厚度范围为0.1到0.2微米，并且随着其延伸更深地进入开口36呈锥形。掺杂区域40是重掺杂的P型区域(例如P+区域)，具有大于衬底12的背景掺杂浓度的掺杂浓度。例如，掺杂区域40的掺杂浓度可以超过衬底12的掺杂浓度大于一百倍或者大于一万倍。在一个实施例中，例如当衬底12是P--时，掺杂区域40可以具有P+掺杂。例如，使用诸如硼的P型掺杂剂。在该实例中，可以使用80keV的能量和1e15的剂量，注入角为距垂直方向7度以形成注入区域40。注意，P+掺杂区域40的存在还可以允许衬底12以N型掺杂剂(例如N--)被很轻的掺杂。
在一个实施例中，有角度注入被分为多个独立的步骤，其中在每一步骤中引入总注入的一部分。在每一步骤之间，旋转晶片以将注入引导进入开口36的每一个侧面。在本实施例中，在晶片零度旋转处晶片被注入总剂量的四分之一(1/4)。晶片随后被旋转90度并且注入总剂量的另一个四分之一。晶片随后再被旋转90度并且注入总剂量的另一个四分之一。晶片随后再被旋转90度并且注入总剂量的最后四分之一。
图6示出了在掩模层34上和开口36内形成金属层42之后的图5的半导体结构10的横截面图。在一个实施例中，金属层42被毯式沉积，以及由于掩模层34和ILD层32在衬底12中开口36上的悬垂，因此导致封闭开口36。在一个实施例中，金属层42包括钛层、钛层上的氮化钛层、氮化钛层上的钨层。用这样的方式，沿着开口36侧壁邻近掺杂区域40形成钛层，随后邻近钛层形成氮化钛层，随后邻近氮化钛层形成钨层。可选的，可以使用材料的其他层叠，其中可以使用其他金属。
图7示出了在进行金属回蚀刻之后的图6的半导体结构10的横截面图。金属回蚀刻去除了大部分掩模层34并且重新打开了之前被金属层42封闭的开口36。
图8示出了在掩模层34的剩余部分上和开口36内邻近金属层42形成金属层44之后的图7的半导体结构10的横截面图。在一个实施例中，金属层44是毯式沉积的并且与金属层42相同。例如，金属层44也可以是钛、氮化钛和钨的层叠。因此，在开口36内，金属层42和金属层44形成组合金属填充，其可以包括沿着开口36对置侧壁的金属层之间的单个接缝。
图9示出了在进行金属回蚀刻之后的图8的半导体结构10的横截面图。因此，在金属回蚀刻之后，开口36中的金属被平坦化，导致初始形成TSV 46，其中掺杂区域40直接地接触TSV 46(直接接触TSV 46的金属)。注意，没有完成TSV的形成直到进行了后续加工。例如，可以在ILD 32上形成任意数目的互连层并且可以在互连层上形成最后的钝化层。在形成最后的钝化层之后，可以在衬底12背面继续加工。例如，进行背面研磨以暴露衬底12背面处的TSV46。然后，可以在衬底12的背面上进行进一步加工以完成半导体结构10。例如，TSV 46允许源极30在衬底12背面处耦合到地。
如图9所示，掺杂区域40围绕TSV 46并且充分地延伸深入衬底12以防止通过对漏极28施加高电压而引入的漏极漏泄电流。例如，深度50表示漏极区(或者漂移区)从衬底12顶表面延伸进入衬底12多远，其范围可以为0.5-2微米，而深度52表示掺杂区域40从衬底12顶表面沿着TSV 46的侧壁延伸进入衬底12多远，其可以为10微米或以上，20微米或以上或者25微米或以上或者30微米或以上。在一个实施例中，深度52不小于深度50的十倍。在一个实施例中，深度52在10和30微米之间。在一个实施例中，深度52大于深度50至少5倍。
在一个实施例中，掺杂区域40导致了TSV 46的金属和高电阻性的衬底12之间的重掺杂区域，其形成了缓冲区域，当向漏极区施加高电压时由于耗尽区从漏极区伸展，因此该缓冲区域供给电荷载流子。因此，由于有重掺杂区域40的存在，防止了TSV 46的欧姆接触从漏极耗尽区的击穿，并且与没有掺杂区域40的情况下的漏极漏泄电流相比，减少了漏极漏泄电流。由于掺杂区域40存在而变化的TSV 46的性质，漏极泄漏不取决于TSV 46和漂移区20之间的距离48。因此，不必改变TSV和器件之间的当前间隔要求。
图10示出了根据可选实施例的图4的半导体结构10的横截面图，其中在图案化的掩模层34和开口36内形成原位掺杂的多晶硅层60。在一个实施例中，多晶硅层60被毯式沉积在衬底12上，以使得其沿着开口36的侧壁形成。类似于也形成沿着开口36侧壁的重掺杂区域的已描述的掺杂区域40，多晶硅层60形成沿着开口36侧壁的重掺杂区域。因此，开口36内的多晶硅层60可以被称为掺杂区域60。掺杂区域60是重掺杂区域，其可以具有与衬底12掺杂相同导电类型的掺杂，但是其掺杂浓度大于衬底12的掺杂浓度。例如，掺杂区域60的掺杂浓度可以超过衬底12的掺杂浓度大于一百倍或者大于一万倍。在一个实施例中，可以利用P+导电类型的原位掺杂形成掺杂区域60。例如，可以使用诸如硼的P型掺杂剂。在原位掺杂多晶硅的情况下，不注入掺杂剂，而是在多晶硅沉淀期间引入掺杂。掺杂水平可以为1e15到1e20。此外，在本实施例中，衬底12可以可选的是N--。
图11示出了在利用金属填充开口36以形成TSV 62之后的图10的半导体结构10的横截面图。注意，在这里可以重复用于形成TSV 46的相同加工(例如附图6-9中所述的步骤)以形成TSV 62。此外，注意，掺杂区域40提供的效果也由沿着TSV 62的掺杂区域60提供(其围绕TSV 62并且直接接触TSV 62的金属)。也就是说，重掺杂区域60的存在，TSV 62说明了被保护的欧姆接触的性质并且漏极漏泄电流被减少了。此外，不必改变TSV和器件之间的现有间隔要求。
在如图11所示的加工阶段之后，可以继续加工以在ILD 32上形成任意数目的互连层并且可以在互连层上形成最终钝化层。在形成最终钝化层之后，可以在衬底12背面继续加工。例如，进行背面研磨以暴露衬底12背面处的TSV 62。然后，可以在衬底12的背面上进行进一步加工以完成半导体结构10。例如，TSV 62允许源极30在衬底12背面处耦合到地。还注意，不同于掺杂区域40，掺杂区域62延伸TSV 62的全部长度。因此，掺杂区域62比掺杂区域40延伸更深入衬底12。
参考图9或者11，注意具有围绕的重掺杂区域(诸如P+掺杂区域40或者60)的TSV建立了PIN结构的阳极，其中N型漂移区20建立了PIN结构的阴极，阴极和阳极之间的衬底12对应于″I″区域。因此，在反偏压之下，阳极和阴极之间的衬底12将免于载流子波及(并且因此大体上耗尽)，以使得建立了极低导电性的区域并且允许最小的与邻近器件的相互作用。用这样的方式，减少了图1-11的LDMOS器件的漏极漏泄电流。
图12示出了PIN结构100的3维形式，其包括衬底110，形成在衬底110顶表面中的TSV 102，延伸深入衬底110。结构100包括掺杂区域104，其完全围绕TSV 102并且接触TSV 102。注意，可以如同上述关于TSV 46和掺杂区域40或者TSV 62和掺杂区域60一样的方式形成TSV 102和掺杂区域104。结构100还包括形成在衬底110的顶表面中的掺杂区域108，其横向地从TSV 102和掺杂区域104间隔开。可以利用已知的图案化和掺杂技术形成掺杂区域108。结构100还包括衬底110上的电介质层106。在一个实施例中，衬底110具有第一导电类型和第一浓度(诸如P--)的背景掺杂，掺杂区域104具有第一导电类型的掺杂但是具有大于衬底110的浓度(诸如P+)，掺杂区域108具有与第一导电类型相反的第二导电类型(诸如N+)的掺杂。例如，在一个实施例中，掺杂区域104的浓度超过衬底110的浓度大于一百倍或者大于一万倍。围绕TSV 102的掺杂区域104形成PIN结构的阳极，掺杂区域108形成PIN结构的阴极，阴极和阳极之间的衬底区域对应于PIN的本征区。如上所述，低于反偏压，阳极和阴极之间的衬底110将被完全耗尽，并且因此相当于电介质。该完全耗尽的区域因此可以被用作增强的衬底以形成低损耗的高频器件。
例如，在一个实施例中，掺杂区域108可以对应于如上所述图1-11的LDMOS器件16的掺杂区域20或者26。因此，上述掺杂区域40和漂移区20之间提供的尺寸和尺寸比较也分别适用于掺杂区域104和掺杂区域108。例如，掺杂区域108可以从衬底110顶表面延伸进入衬底110 0.5-2微米，掺杂区域104可以沿着TSV 192的侧壁从衬底110顶表面延伸进入衬底11010微米或以上。可选的，掺杂区域104可以延伸进入衬底110 20微米或以上，25微米或以上或者30微米或以上。在一个实施例中，掺杂区域104比掺杂区域108多延伸进入衬底110十倍或以上。在可选实施例中，可以形成具有N型掺杂区域的其他类型的器件，其使用TSV102用于接地，以使得该N型掺杂区域可以建立PIN结构的阴极，以得到完全耗尽的衬底。
在一个实施例中，可以形成掺杂区域108以围绕或者环绕TSV102，其中器件可以形成在掺杂区域104和108之间的衬底110(PIN结构的完全耗尽区域)中。在一个实施例中，掺杂区域108形成围绕TSV 102的环形。图13和14示出了图12的PIN结构100，其中电抗性无源器件形成在PIN结构的完全耗尽区域上。在图13和14的例子中，掺杂区域108环绕TSV 102和电抗性无源器件。注意，同样的数字用于指明同样的元件。
图13示出了PIN结构100，其中传输线112形成在掺杂区域104和108之间的衬底110的完全耗尽区域上以及该区域之内。图14示出了PIN结构100，其中电感器114位于衬底100的完全耗尽区域上和该完全耗尽区域内。在图14中，电感器114的第一端连接到TSV 102以便接地。此外，在图14中，掺杂区域108形成围绕TSV102的环形，其中TSV 102可以位于环的中心。
因此，至此应该理解，提供了具有位于TSV的金属和半导体衬底之间的重掺杂区域的改进的TSV。相反导电类型的掺杂区域和围绕TSV的重掺杂区域一起可以形成PIN结构。相反导电类型的掺杂区域例如可以对应于LDMOS器件的漂移区或者对应于其中可以形成器件的围绕TSV的环。用这样的方式，当被反向偏置时可以在衬底中形成完全耗尽区域，如此允许改进的操作，诸如施加高电压和高频。
尽管关于特定导电类型或者电位的极性描述了本发明，尽管本领域技术人员理解导电类型和电位极性可以相反。
此外，说明书和权利要求书中的术语“前面”、“后面”、“顶部”、“底部”、“上”、“下”等等(如果有)用于描述目的而并非必定描述固定的相对位置。应当理解，如此使用的术语在适当的环境下是可互换的，以使得此处描述的本发明的实施例例如能够以所说明的内容或者此处描述的其他内容不同的方向操作。
尽管在这里参考特定实施例描述了本发明，然而可以在不背离以下权利要求书所阐述的本发明保护范围的情况下作出各种修改和变化。例如，TSV可以被形成为对于任何类型的器件或者晶体管提供背面连接。因此，关心的说明和特征是说明性的，而不是限制性的，并且这样的修改被认为包括在本发明范畴内。此处描述的关于特定实施例的任何益处、优点或者问题的解决方案并不意在被认为是任何或全部权利要求的关键性的、必要的或者必不可少的特征或者元素。
此处使用的术语“耦合”不意指限于直接耦合或者机械耦合。
此外，此处使用的术语“一个”或“一种”被规定为一或多个，而不是一个或一种。此外，权利要求书中使用的引导性短语(诸如“至少一个”或者“一个或多个”)不应被认为是暗示由不定冠词″一个″或者″一种″引入的另一权利要求元素将任何包含这样的引入权利要求要素的特定权利要求限制到本发明仅仅包含一个这样的要素，即使相同的权利要求包括引导性短语″一或多个″或者″至少一个″和不定冠词诸如″一个″或者″一种″。这也适用于定冠词的使用。
除非另有说明，诸如“第一”和“第二”的术语被用于任意地区别这种术语描述的要素。因此，这些术语不必然地意指这种要素的时间性或其他的优先级。
以下是本发明的各种实施例。
第1项包括一种半导体器件结构，包括衬底，所述衬底具有第一浓度和第一导电类型的背景掺杂，所述半导体器件结构包括：穿过衬底通路TSV，其穿过所述衬底；位于衬底的第一侧上的器件，其中所述器件具有第二导电类型的第一掺杂区域；围绕所述TSV的第二掺杂区域，其中所述第二掺杂区域具有大于第一浓度的第二浓度和第一导电类型的掺杂。第2项包括如第1项的半导体器件结构，其中所述器件是耦合到所述TSV的横向扩散MOS(LDMOS)晶体管。第3项包括如第2项的半导体器件结构，其中所述LDMOS晶体管具有耦合到所述TSV的第一导电类型的体连接。第4项包括如第3项的半导体器件结构，其中所述第二掺杂区域在所述衬底中延伸到的深度位于所述体连接的深度之下。第5项包括如第4项的半导体器件结构，其中所述第一掺杂区域是邻近所述体连接的LDMOS晶体管的源极。
第6项包括如第5的半导体器件结构，其中所述LDMOS晶体管具有栅极并且所述源极对准所述栅极的一侧。第7项包括如第1的半导体器件结构，其中所述第二掺杂区域直接接触所述TSV。第8项包括如第1的半导体器件结构，其中所述第一掺杂区域包括延伸到低于所述衬底第一侧的第一深度的LDMOS晶体管的漂移区，所述第二掺杂区域延伸到低于所述衬底第一侧的第二深度，所述第二深度大于所述第一深度。第9项包括如第8的半导体器件结构，其中所述第二深度不小于第一深度的十倍。第10项包括如第1项的半导体器件结构，其中所述第一掺杂区域环绕所述TSV。第11项包括如第1项的半导体器件结构，其中所述第二浓度超过第一浓度大于一百倍。第12项包括如第11项的半导体器件结构，其中所述第二浓度超过第一浓度大于一万倍。第13项包括如第12项的半导体器件结构，其中所述LDMOS晶体管具有延伸到低于所述衬底第一侧的第一深度的漂移区，所述掺杂区域延伸到低于所述衬底第一侧的第二深度，所述第二深度大于所述第一深度至少5倍。
第14项包括一种半导体器件结构，包括：半导体衬底，具有从第一侧到第二侧穿过所述半导体衬底的通路；位于所述第一侧上的器件，具有第一掺杂区域；围绕并且与所述通路接触的第二掺杂区域；以及其中：所述衬底具有第一浓度的背景掺杂水平；所述衬底具有第一导电类型；所述第一掺杂区域具有第二导电类型并且具有低于所述衬底的第一深度；所述第二掺杂区域具有低于所述衬底的第二深度；所述第二深度大于所述第一深度；所述第二掺杂区域具有第二浓度的掺杂水平；以及所述第二浓度大于所述第一浓度。第15项包括如第14项的半导体器件结构，其中所述第一掺杂区域包括LDMOS器件的漂移区。第16项包括如第14项的半导体器件结构，其中所述第一掺杂区域环绕所述第二掺杂区域。
第17项包括一种利用具有第一浓度和第一导电类型的背景掺杂的半导体衬底形成半导体器件结构的方法，所述方法包括：在半导体衬底的第一侧上和该第一面中形成器件，所述器件具有第二导电类型的第一掺杂区域，其中所述第二掺杂区域具有低于所述第一侧的第一深度；形成穿过衬底在所述衬底的第一侧和第二侧之间延伸的开口；形成第二掺杂区域，其中所述第二掺杂区域位于所述开口中从所述第一侧延伸到大于第一深度的第二深度，所述第二掺杂区域具有大于所述第一浓度的第二浓度以及具有第一导电类型；以及利用金属填充所述开口，其中所述金属接触所述第二掺杂区域。第18项包括如第17项的方法，其中形成第二掺杂区域包括在所述开口中沉积原位掺杂的多晶硅。第19项包括如第17项的方法，其中形成第二掺杂区域包括执行注入以将掺杂剂施加到所述开口的侧壁至所述第二深度。第20项包括如第17项的方法，其中形成器件包括形成如下中的一个：具有漂移区作为第一掺杂区域的横向扩散MOS(LDMOS)晶体管和围绕所述开口位于所述第一侧上的环，其中所述环是所述第一掺杂区域。

Claims (20)

1.一种半导体器件结构，包括衬底，所述衬底具有第一浓度和第一导电类型的背景掺杂，所述半导体器件结构包括：
穿过衬底通路TSV，其穿过所述衬底；
位于衬底的第一侧上的器件，其中所述器件具有第二导电类型的第一掺杂区域；
围绕所述TSV的第二掺杂区域，其中所述第二掺杂区域具有大于第一浓度的第二浓度和第一导电类型的掺杂。
2.如权利要求1的半导体器件结构，其中所述器件是耦合到所述TSV的横向扩散MOS(LDMOS)晶体管。
3.如权利要求2的半导体器件结构，其中所述LDMOS晶体管具有耦合到所述TSV的第一导电类型的体连接。
4.如权利要求3的半导体器件结构，其中所述第二掺杂区域在所述衬底中延伸到的深度位于所述体连接的深度之下。
5.如权利要求3的半导体器件结构，其中所述第一掺杂区域是邻近所述体连接的LDMOS晶体管的源极。
6.如权利要求5的半导体器件结构，其中所述LDMOS晶体管具有栅极并且所述源极对准所述栅极的一侧。
7.如权利要求1的半导体器件结构，其中所述第二掺杂区域直接接触所述TSV。
8.如权利要求1的半导体器件结构，其中所述第一掺杂区域包括延伸到低于所述衬底第一侧的第一深度的LDMOS晶体管的漂移区，所述第二掺杂区域延伸到低于所述衬底第一侧的第二深度，所述第二深度大于所述第一深度。
9.如权利要求8的半导体器件结构，其中所述第二深度不小于第一深度的十倍。
10.如权利要求1的半导体器件结构，其中所述第一掺杂区域环绕所述TSV。
11.如权利要求1的半导体器件结构，其中所述第二浓度超过第一浓度大于一百倍。
12.如权利要求11的半导体器件结构，其中所述第二浓度超过第一浓度大于一万倍。
13.如权利要求12的半导体器件结构，其中所述LDMOS晶体管具有延伸到低于所述衬底第一侧的第一深度的漂移区，所述掺杂区域延伸到低于所述衬底第一侧的第二深度，所述第二深度大于所述第一深度至少5倍。
14.一种半导体器件结构，包括：
半导体衬底，具有从第一侧到第二侧穿过所述半导体衬底的通路；
位于所述第一侧上的器件，具有第一掺杂区域；
围绕并且与所述通路接触的第二掺杂区域；以及
其中：
所述衬底具有第一浓度的背景掺杂水平；
所述衬底具有第一导电类型；
所述第一掺杂区域具有第二导电类型并且具有低于所述衬底的第一深度；
所述第二掺杂区域具有低于所述衬底的第二深度；
所述第二深度大于所述第一深度；
所述第二掺杂区域具有第二浓度的掺杂水平；以及
所述第二浓度大于所述第一浓度。
15.如权利要求14的半导体器件结构，其中所述第一掺杂区域包括LDMOS器件的漂移区。
16.如权利要求14的半导体器件结构，其中所述第一掺杂区域环绕所述第二掺杂区域。
17.一种利用具有第一浓度和第一导电类型的背景掺杂的半导体衬底形成半导体器件结构的方法，所述方法包括：
在半导体衬底的第一侧上和该第一面中形成器件，所述器件具有第二导电类型的第一掺杂区域，其中所述第二掺杂区域具有低于所述第一侧的第一深度；
形成穿过衬底在所述衬底的第一侧和第二侧之间延伸的开口；
形成第二掺杂区域，其中所述第二掺杂区域位于所述开口中从所述第一侧延伸到大于第一深度的第二深度，所述第二掺杂区域具有大于所述第一浓度的第二浓度以及具有第一导电类型；以及
利用金属填充所述开口，其中所述金属接触所述第二掺杂区域。
18.如权利要求17的方法，其中形成第二掺杂区域包括在所述开口中沉积原位掺杂的多晶硅。
19.如权利要求17的方法，其中形成第二掺杂区域包括执行注入以将掺杂剂施加到所述开口的侧壁至所述第二深度。
20.如权利要求19的方法，其中形成器件包括形成如下中的一个：具有漂移区作为第一掺杂区域的横向扩散MOS(LDMOS)晶体管和围绕所述开口位于所述第一侧上的环，其中所述环是所述第一掺杂区域。
CN201210407786.XA 2011-10-24 2012-10-24 具有穿过衬底通路(tsv)的半导体结构及其形成方法 Active CN103066059B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/279,776 US8518764B2 (en) 2011-10-24 2011-10-24 Semiconductor structure having a through substrate via (TSV) and method for forming
US13/279,776 2011-10-24

Publications (2)

Publication Number Publication Date
CN103066059A true CN103066059A (zh) 2013-04-24
CN103066059B CN103066059B (zh) 2018-05-22

Family

ID=48108619

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201210407786.XA Active CN103066059B (zh) 2011-10-24 2012-10-24 具有穿过衬底通路(tsv)的半导体结构及其形成方法

Country Status (3)

Country Link
US (1) US8518764B2 (zh)
JP (1) JP6222800B2 (zh)
CN (1) CN103066059B (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104752395A (zh) * 2013-12-31 2015-07-01 天工方案公司 使用穿通效应的放大器电压限制
CN106104770A (zh) * 2014-03-12 2016-11-09 株式会社晶磁电子日本 层叠半导体集成电路装置
CN107887341A (zh) * 2016-09-29 2018-04-06 英飞凌科技股份有限公司 包括 ldmos 晶体管、单片微波集成电路的半导体器件和方法

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9275933B2 (en) 2012-06-19 2016-03-01 United Microelectronics Corp. Semiconductor device
US9196671B2 (en) * 2012-11-02 2015-11-24 International Business Machines Corporation Integrated decoupling capacitor utilizing through-silicon via
KR101968351B1 (ko) * 2013-01-28 2019-08-13 서울대학교산학협력단 반도체 장치 및 그 제조 방법
US8927427B2 (en) * 2013-04-29 2015-01-06 International Business Machines Corporation Anticipatory implant for TSV
JP6219140B2 (ja) * 2013-11-22 2017-10-25 ルネサスエレクトロニクス株式会社 半導体装置
JP6305067B2 (ja) 2014-01-09 2018-04-04 株式会社東芝 半導体装置の製造方法
CN104392993A (zh) * 2014-12-08 2015-03-04 江苏博普电子科技有限责任公司 一种基于高阻硅衬底的ldmos mmic芯片
US9960229B2 (en) 2016-06-24 2018-05-01 Infineon Technologies Ag Semiconductor device including a LDMOS transistor
US9875933B2 (en) 2016-06-24 2018-01-23 Infineon Technologies Ag Substrate and method including forming a via comprising a conductive liner layer and conductive plug having different microstructures
US10242932B2 (en) 2016-06-24 2019-03-26 Infineon Technologies Ag LDMOS transistor and method
US10622284B2 (en) 2016-06-24 2020-04-14 Infineon Technologies Ag LDMOS transistor and method
US10050139B2 (en) 2016-06-24 2018-08-14 Infineon Technologies Ag Semiconductor device including a LDMOS transistor and method
WO2018004662A1 (en) * 2016-07-01 2018-01-04 Intel Corporation Methods and apparatus to prevent through-silicon-via shorting
JP7341927B2 (ja) 2020-03-12 2023-09-11 キオクシア株式会社 半導体記憶装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002343968A (ja) * 2001-05-14 2002-11-29 Toshiba Corp 半導体装置、半導体装置の製造方法
CN101183683A (zh) * 2006-11-16 2008-05-21 国际商业机器公司 用于减小mosfet器件中的浮体效应的方法和结构
US20100059814A1 (en) * 2008-09-08 2010-03-11 Loechelt Gary H Semiconductor device having vertical charge-compensated structure and sub-surface connecting layer and method
CN102037562A (zh) * 2008-02-27 2011-04-27 先进模拟科技公司 隔离的晶体管和二极管、用于半导体管芯的隔离和终端结构
CN102148251A (zh) * 2011-01-10 2011-08-10 电子科技大学 Soi横向mosfet器件和集成电路

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4070485B2 (ja) * 2001-05-09 2008-04-02 株式会社東芝 半導体装置
US6521923B1 (en) * 2002-05-25 2003-02-18 Sirenza Microdevices, Inc. Microwave field effect transistor structure on silicon carbide substrate
US6949445B2 (en) 2003-03-12 2005-09-27 Micron Technology, Inc. Method of forming angled implant for trench isolation
US7102184B2 (en) 2003-06-16 2006-09-05 Micron Technology, Inc. Image device and photodiode structure
US7087959B2 (en) * 2004-08-18 2006-08-08 Agere Systems Inc. Metal-oxide-semiconductor device having an enhanced shielding structure
US7843064B2 (en) 2007-12-21 2010-11-30 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and process for the formation of TSVs
JP2009170747A (ja) * 2008-01-18 2009-07-30 Toshiba Corp 半導体装置及びその製造方法
US7884016B2 (en) 2009-02-12 2011-02-08 Asm International, N.V. Liner materials and related processes for 3-D integration
JP2011009595A (ja) * 2009-06-29 2011-01-13 Renesas Electronics Corp 半導体装置および半導体装置の製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002343968A (ja) * 2001-05-14 2002-11-29 Toshiba Corp 半導体装置、半導体装置の製造方法
CN101183683A (zh) * 2006-11-16 2008-05-21 国际商业机器公司 用于减小mosfet器件中的浮体效应的方法和结构
CN102037562A (zh) * 2008-02-27 2011-04-27 先进模拟科技公司 隔离的晶体管和二极管、用于半导体管芯的隔离和终端结构
US20100059814A1 (en) * 2008-09-08 2010-03-11 Loechelt Gary H Semiconductor device having vertical charge-compensated structure and sub-surface connecting layer and method
CN102148251A (zh) * 2011-01-10 2011-08-10 电子科技大学 Soi横向mosfet器件和集成电路

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104752395A (zh) * 2013-12-31 2015-07-01 天工方案公司 使用穿通效应的放大器电压限制
CN104752395B (zh) * 2013-12-31 2019-02-15 天工方案公司 使用穿通效应的放大器电压限制
CN106104770A (zh) * 2014-03-12 2016-11-09 株式会社晶磁电子日本 层叠半导体集成电路装置
CN106104770B (zh) * 2014-03-12 2019-02-15 株式会社晶磁电子日本 层叠半导体集成电路装置
CN107887341A (zh) * 2016-09-29 2018-04-06 英飞凌科技股份有限公司 包括 ldmos 晶体管、单片微波集成电路的半导体器件和方法
CN107887341B (zh) * 2016-09-29 2021-03-09 英飞凌科技股份有限公司 包括ldmos晶体管、单片微波集成电路的半导体器件和方法

Also Published As

Publication number Publication date
US8518764B2 (en) 2013-08-27
JP2013093579A (ja) 2013-05-16
CN103066059B (zh) 2018-05-22
US20130099312A1 (en) 2013-04-25
JP6222800B2 (ja) 2017-11-01

Similar Documents

Publication Publication Date Title
CN103066059A (zh) 具有穿过衬底通路(tsv)的半导体结构及其形成方法
CN103247681B (zh) 沟槽底部氧化物屏蔽以及三维p-本体接触区的纳米mosfet
US8415711B2 (en) Semiconductor device and method for manufacturing the same
CN103811549B (zh) 横向mosfet
CN107316899B (zh) 半超结器件及其制造方法
US10163680B1 (en) Sinker to buried layer connection region for narrow deep trenches
US20060108634A1 (en) Semiconductor apparatus and method for manufacturing the same
TW201426881A (zh) 利用耗盡ｐ－屏蔽的低輸出電容的高頻開關ｍｏｓｆｅｔ
KR20020082482A (ko) 트렌치 게이트 전계 효과 트랜지스터 및 그의 제조 방법
US11664449B2 (en) LDMOS architecture and method for forming
CN103022094A (zh) 半导体器件及其制造方法
US9640611B2 (en) HV complementary bipolar transistors with lateral collectors on SOI with resurf regions under buried oxide
KR20110108256A (ko) 반도체장치와 그 제조방법
CN106298935A (zh) Ldmos器件及其制造方法
US10475885B2 (en) Semiconductor substrate structures and semiconductor devices
US8492221B2 (en) Method for fabricating power semiconductor device with super junction structure
EP3509102A1 (en) Component integrated with depletion-mode junction field-effect transistor and method for manufacturing component
CN103000533B (zh) 自对准超结功率晶体管的制作方法
CN104282762B (zh) 射频横向双扩散场效应晶体管及其制作方法
CN103094343B (zh) 具有t形外延硅沟道的mosfet结构
CN102723304B (zh) 用于直接驱动功率器件的n阱高压栅驱动芯片的制备方法
CN102637731A (zh) 一种沟槽功率mos器件的终端结构及其制造方法
CN104821334B (zh) N型ldmos器件及工艺方法
CN104966732B (zh) GaAs基pHEMT器件及其制备方法
CN104282763B (zh) 射频横向双扩散场效应晶体管制作方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
CB02 Change of applicant information

Address after: Texas in the United States

Applicant after: NXP America Co Ltd

Address before: Texas in the United States

Applicant before: Fisical Semiconductor Inc.

CB02 Change of applicant information
GR01 Patent grant
GR01 Patent grant