JP2002343968A

JP2002343968A - 半導体装置、半導体装置の製造方法

Info

Publication number: JP2002343968A
Application number: JP2001143380A
Authority: JP
Inventors: Masanobu Tsuchiya; 政信土谷; Noboru Matsuda; 昇松田; Keiko Kawamura; 圭子河村; Akihiko Osawa; 明彦大澤
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2001-05-14
Filing date: 2001-05-14
Publication date: 2002-11-29

Abstract

(57)【要約】（修正有）【課題】表面のソース層から裏面のソース電極への電
流経路を有する横型ＤＭＯＳにおいて、構造を見直して
オン抵抗を低減し、ゲート印加電圧に対する特性ばらつ
きを抑制する。【解決手段】高濃度不純物含有のＰ型半導体基板１上
に低濃度不純物含有のＰ型エピタキシャル層２を存在さ
せ、Ｐ型エピタキシャル層２の表面に、Ｐ型の拡散層３
を存在させ、Ｐ型拡散層３に内包してＮ型の拡散層（ソ
ース層）８を存在させる。そしてＮ型拡散層８、Ｐ型拡
散層３、Ｐ型エピタキシャル層２を貫いてＰ型半導体基
板１に達する金属体１９を設け、Ｎ型拡散層８と金属体
１９とを電気導通体で導通させる。これによりソース層
８から外部に流れる電流は、電気導通体から金属体を通
過し、Ｐ型半導体基板１を経て外部導線に導かれ、その
分オン抵抗を低減する。またＮ型拡散層８に内包してＰ
型の第２拡散層を存在させ、ゲート印加電圧のばらつき
なくす。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、横型ＤＭＯＳのよ
うな構造を有する半導体装置およびその製造方法に係
り、特に、オン抵抗の低減に好適な半導体装置およびそ
の製造方法に関する。

【０００２】

【従来の技術】ＤＭＯＳ（double diffused ＭＯＳ）セ
ルはプレーナ構造であるため、通常、チャネルがゲート
膜の下に水平方向に形成される（横型ＤＭＯＳ）。よっ
て、一般的には、セルの高密度化という点で、チャネル
が垂直方向に形成されるＵ−ＭＯＳ（U-groove ＭＯ
Ｓ）などに比べ不利である。また、高密度化の困難性に
より、特にパワー系用途で必要なオン抵抗の低減が難し
いという性質がある。

【０００３】しかしながら、オン抵抗の低減という意味
では、このような高密度化を進める以外にもＤＭＯＳに
は課題が存在する。ある種の横型ＤＭＯＳにおいては、
ドレイン電極とソース電極と間のオン時の抵抗を決定づ
ける要素に、主として、ＬＤＤ抵抗（lightly doped dr
ain 抵抗）にチャネル抵抗を加えたもの、ソース層の存
在する表面からサブストレートに達して形成されたＰ^＋
拡散層の抵抗、サブストレートの抵抗の３者がある。

【０００４】図６は、このような横型ＤＭＯＳにおける
これらの抵抗を説明するための断面構造図である。同図
において、この横型ＤＭＯＳデバイスは横方向にはさら
に同一の構造が繰り返されて、微細な横型ＤＭＯＳセル
が例えば数万個の数並んでいる。また紙面垂直の方向に
は、いずれの断面も構造が変化しないように（すなわち
セルとしてはひとつ）形成されている。したがって、横
型ＤＭＯＳセルそれぞれは、一方向に長い形状を有して
いる。これらの横型ＤＭＯＳセルそれぞれのドレイン、
ソース、ゲートはおのおのひとつにまとめられて電気的
接続し、この横型ＤＭＯＳデバイス全体としては、３端
子のデバイスとして機能する。

【０００５】同図に示すように、Ｐ型半導体基板（サブ
ストレート）１０１上に形成されたＰ型エピタキシャル
層１０２には、ベース層１０３とソース層１０８とが２
重拡散で形成されている。ソース層１０８は、酸化膜で
あるゲート膜１０４、例えばポリシリコンからなるゲー
ト電極１０５の図上左右方向の端部をマスクとして利用
してイオンが注入されさらにこれを拡散させてゲート膜
１０４の下側に延びるように形成される。

【０００６】また、ＬＤＤ層１０６も、ゲート膜１０
４、ゲート電極１０５の図上左右方向の端部をマスクに
利用して同様にゲート膜１０４の下側に延びるように形
成される。なお、上記のソース層１０８の形成は、この
ＬＤＤ層１０６の形成を行ったあと、ドレイン層１０７
の形成と同時に行うことができる。

【０００７】ソース層１０８、ベース層１０３、Ｐ型エ
ピタキシャル層１０２を貫く深いＰ ^＋拡散層１０９は、
ソース層１０８から外部への電流経路をなすものである
が、Ｐ型半導体基板１０１に達して形成される。深いＰ
^＋拡散層１０９の形成は、Ｐ型不純物濃度を増すように
ソース層１０８側から多量のイオン注入を行ったあとこ
れを拡散させて行う。

【０００８】アルミニウム層１１１は、ソース層１０８
にコンタクトする電極であり、さらに、深いＰ^＋拡散層
１０９とのコンタクトを仲介するものである。すなわ
ち、ソース層１０８からデバイス外部に向かう電流は、
ソース層１０８、アルミニウム層１１１、深いＰ^＋拡散
層１０９、Ｐ型半導体基板１０１、裏面ソース電極１１
４の経路で流れる。

【０００９】ドレイン層１０７は、ドレイン電極１１３
にコンタクトし、ドレイン電極１１３からドレイン電流
が供給可能にされている。また、ドレイン層１０７、ゲ
ート電極１０５、ソース層１０８およびアルミニウム層
１１１は、互いに常圧ＣＶＤ膜１１０と層間絶縁膜１１
２とにより絶縁される。アルミニウム層１１１、ドレイ
ン電極１１３、常圧ＣＶＤ膜１１０、層間絶縁膜１１２
の形成は、それぞれの全面堆積と選択エッチングを繰り
返すことによりなされる。

【００１０】なお、各ゲート電極１０５同士の接続は、
図示していないが、図上紙面垂直方向の端部においてな
される。

【００１１】

【発明が解決しようとする課題】以上説明のようにこの
ような横型ＤＭＯＳセルは、本来は、ソース、ゲート、
ドレインを同一のデバイス面からコンタクトし得るもの
であるが、Ｐ^＋拡散層１０９を形成することによってソ
ース電流を裏面に導きソース電極１１４を裏面に設ける
ようにしたものである。このような横型ＤＭＯＳでは、
前述したように、主として、ＬＤＤ抵抗にチャネル抵抗
を加えた抵抗１１５、ソース層１０８の存在する表面か
らＰ型半導体基板１０１に達して形成されたＰ^＋拡散層
１０９の抵抗１１６、Ｐ型半導体基板１０１の抵抗１１
７の３者がオン抵抗として存在する。

【００１２】このうちＬＤＤ抵抗にチャネル抵抗を加え
た抵抗１１５は、耐圧確保のため形成されているＬＤＤ
層１０６において、その耐圧仕様から求められるＬＤＤ
層１０６の長さと不純物濃度により決定され、その意味
で低減する余地がない。また、Ｐ型半導体基板１０１の
抵抗１１７は、その厚さをより薄くすれば低抵抗化が可
能であるが、もともと比抵抗が小さいことから抵抗減の
程度として大きくはなく、また機械的強度の確保のうえ
でもあまり薄くすることは好ましくない。これに対し、
Ｐ^＋拡散層１０９の抵抗１１６については、その形成方
法や構造自体を見直すことで低抵抗化の可能性がある。

【００１３】本発明は、上記したような事情を考慮して
なされたもので、表面（ソース層）から裏面（ソース電
極）への電流経路を有する横型ＤＭＯＳのような半導体
装置およびその製造方法において、その構造を見直しオ
ン抵抗を低減することが可能な半導体装置およびその製
造方法を提供することを目的とする。

【００１４】また、そのようにオン抵抗を低減した上
で、ゲート印加電圧に対する特性ばらつきを抑制する半
導体装置およびその製造方法を提供することを目的とす
る。

【００１５】

【課題を解決するための手段】上記の課題を解決するた
め、本発明に係る半導体装置は、ある高濃度の不純物を
含有する第１導電型の半導体基板と、前記半導体基板上
に形成され、ある低濃度の不純物を含有する第１導電型
のエピタキシャル層と、前記エピタキシャル層の表面か
らそのある深さまでかつ位置選択的に形成された第１導
電型の拡散層と、前記拡散層の表面からそのある深さま
でかつ位置的に前記拡散層に内包されて形成されている
第２導電型の拡散層と、前記第２導電型の拡散層と前記
第１導電型の拡散層と前記エピタキシャル層を貫くよう
にこれらの層に代えて前記第２導電型の拡散層の表面か
ら前記半導体基板まで存在する金属体とを有することを
特徴とする（請求項１）。

【００１６】第１導電型は例えばＰ型であり、高濃度不
純物含有のＰ型半導体基板上に低濃度不純物含有のＰ型
エピタキシャル層が存在する。Ｐ型エピタキシャル層の
表面には、Ｐ型の拡散層（ベース層と呼ばれる層）があ
り、このＰ型拡散層に内包してＮ型の拡散層（ソース
層）がある。そして、Ｎ型拡散層、Ｐ型拡散層、Ｐ型エ
ピタキシャル層を貫いてＰ型半導体基板に達する金属体
を設ける。したがって、ソース層から外部に流れる電流
は、この金属体を通過し、Ｐ型半導体基板を経て外部導
線に導かれる。よって、ソース層から外部に電流を導く
ためＰ^＋拡散層を用いず代わりに金属体を電流路として
設けたので、その分オン抵抗を低減することが可能にな
る。

【００１７】金属体には、Ａｌ、Ｃｕ、Ｗ、Ｒｕ、Ａｕ
などを用いることができる。これらの材料であれば、比
抵抗が１００μΩ・ｃｍ以下であり、Ｐ^＋拡散層の比抵
抗に比較して１０分の１程度以下である。よって、オン
抵抗に占めるＰ^＋拡散層の抵抗分は、ほぼ無視し得るま
での金属の抵抗値で置きかえることができる。例えば、
これにより、オン抵抗全体の比較で３割程度はこれを小
さくし得る。

【００１８】なお、比抵抗とは、単位断面積、単位長当
りの電気抵抗値のことであり、材料に固有の物性値であ
る。

【００１９】また、ある高濃度の不純物を含有する第１
導電型の半導体基板と、前記半導体基板上に形成され、
ある低濃度の不純物を含有する第１導電型のエピタキシ
ャル層と、前記エピタキシャル層の表面からそのある深
さまでかつ位置選択的に形成された第１導電型の拡散層
と、前記拡散層の表面からそのある深さまでかつ位置的
に前記拡散層に内包されて形成され、前記拡散層より濃
度の高い不純物を含有する第１導電型の第２拡散層と、
前記拡散層の表面から多くとも前記第２拡散層の深さま
でかつ位置的に前記拡散層に内包され前記第２拡散層を
取り囲んで形成されている第２導電型の拡散層と、前記
第１導電型の第２拡散層と前記第１導電型の拡散層と前
記エピタキシャル層を貫くようにこれらの層に代えて前
記第１導電型の第２拡散層の表面から前記半導体基板ま
で存在する金属体と、前記第２導電型の拡散層と前記金
属体と第１導電型の前記第２拡散層とに電気的接続する
電気導通体とを有することを特徴とする（請求項２）。

【００２０】この場合も、オン抵抗低減の作用は、上記
の請求項１の場合とほぼ同様である。すなわち、第１導
電型は例えばＰ型であり、高濃度不純物含有のＰ型半導
体基板上に低濃度不純物含有のＰ型エピタキシャル層が
存在する。Ｐ型エピタキシャル層の表面には、Ｐ型の拡
散層（ベース層と呼ばれる層）があり、このＰ型拡散層
に内包してＰ型の第２拡散層がある。また、多くともＰ
型の第２拡散層の深さまでかつＰ型拡散層に内包しＰ型
第２拡散層を取り囲むようにＮ型拡散層（ソース層）が
存在する。そして、Ｐ型第２拡散層、Ｐ型拡散層、Ｐ型
エピタキシャル層を貫いてＰ型半導体基板に達する金属
体を設け、Ｎ型拡散層と金属体とは電気導通体で導通さ
れる。したがって、ソース層から外部に流れる電流は、
電気導通体からこの金属体を通過し、Ｐ型半導体基板を
経て外部導線に導かれる。よって、ソース層から外部に
電流を導くためＰ^＋拡散層を用いず代わりに金属体を電
流路として設けたので、その分オン抵抗を低減すること
が可能になる。

【００２１】また、この場合は、第１導電型の第２拡散
層の存在により、金属体、電気導通体、第１導電型の第
２拡散層を経由してベース層（第１導電型の拡散層）に
ソース電位を確実に伝えることができる。これにより、
ゲートに印加した電圧をばらつきなくベース層に対して
作用させることが可能になり、その特性ばらつきを低減
できる。

【００２２】また、請求項１または２記載の半導体装置
は、前記金属体と前記第１導電型の拡散層との間にこれ
らに接触して存在する、ある高濃度の不純物を含有する
第１導電型の拡散層をさらに有してもよい。これによ
り、金属体、高濃度の第１導電型拡散層を介して前記第
１導電型拡散層（ベース層）にソース電位を伝えること
ができる。よって、ゲートに印加した電圧をばらつきな
くベース層に対して作用させることが可能になり、その
特性ばらつきを低減できる。

【００２３】また、請求項１または２記載の半導体装置
において、前記金属体は、前記第２導電型の拡散層また
は前記第１導電型の第２拡散層と前記第１導電型の拡散
層と前記エピタキシャル層と接触する面側に存在する第
１の導電体と、前記第１の導電体以外の部位に存在する
第２の導電体とを具備するようにしてもよい。第１の導
電体の存在により、第２の導電体の材料選択の幅を広げ
ることができる。すなわち、第１の導電体として、第２
導電型の拡散層、第１導電型の第２拡散層、第１導電型
の拡散層、エピタキシャル層と反応しないものを選択し
た上で、第２の導電体として、これらの半導体との反応
性を除外して、導電率が高い、扱いやすいなどの要素に
より材料選択ができる。

【００２４】また、請求項１または２記載の半導体装置
において、前記金属体は、その側面の形成角度が前記半
導体基板の主面に対して９０度ないし１１０度とすると
都合がよい。これは、金属体の形成をウエハの上面から
溝に金属材料を満たして行う場合に、上面側の方が広く
空隙の発生を抑制できるからである。

【００２５】また、請求項２記載の半導体装置は、前記
金属体と、前記第１導電型の第２拡散層、前記第１導電
型の拡散層、および前記エピタキシャル層との間にこれ
らに接触して存在する絶縁層をさらに有してもよい（請
求項７）。この絶縁層の存在により、金属体の材料選択
の幅を広げることができる。すなわち、金属体として、
第１導電型の第２拡散層、第１導電型の拡散層、および
エピタキシャル層との反応性のいかんを除外して、導電
率が高い、扱いやすいなどの要素により材料選択ができ
る。

【００２６】また、請求項７記載の半導体装置におい
て、前記金属体は、前記第１導電型の第２拡散層と前記
第１導電型の拡散層と前記エピタキシャル層とに接触す
る面側に存在する第１の導電体と、前記第１の導電体以
外の部位に存在する第２の導電体とを具備してもよい。
この場合は、第１の導電体と絶縁層とにより、第２の導
電体として、第１導電型の第２拡散層、第１導電型の拡
散層、エピタキシャル層との反応性のいかんを除外し
て、導電率が高い、扱いやすいなどの要素により材料選
択ができる。

【００２７】また、請求項７記載の半導体装置におい
て、前記金属体は、その側面の形成角度が前記半導体基
板の主面に対して９０度ないし１００度であると都合が
よい。これは、金属体の形成をウエハの上面から溝に金
属材料を満たして行う場合に、上面側の方が広く空隙の
発生を抑制できるからである。

【００２８】また、本発明に係る半導体装置の製造方法
は、半導体基板上にある低濃度の不純物を含有する第１
導電型のエピタキシャル層を形成する工程と、前記エピ
タキシャル層の表面からそのある深さまでにかつ位置選
択的に第１導電型の拡散層を形成する工程と、前記拡散
層の表面からそのある深さにまでかつ位置的に前記拡散
層に内包して第２導電型の拡散層を形成する工程と、前
記第２導電型の拡散層と前記第１導電型の拡散層と前記
エピタキシャル層を貫くように前記第２導電型の拡散層
の表面から前記半導体基板まで達するトレンチを形成す
る工程と、前記トレンチ内に金属を埋め込み導電体を形
成する工程とを有することを特徴とする（請求項１
０）。

【００２９】この製造方法を基本にすれば、請求項１ま
たは２に記載の半導体装置を製造することができる。

【００３０】

【発明の実施の形態】以下、本発明の実施形態を図面を
参照しながら説明する。

【００３１】図１は、本発明の一実施形態に係る半導体
装置の構成を示す断面構造図である。このうち図１
（ａ）は、この半導体装置の製造における途中経過を示
しており、図１（ｂ）は、最終的な構造を示している。

【００３２】この半導体装置は横型ＤＭＯＳデバイスで
あり、横方向にはさらに同一の構造が繰り返されて、微
細な横型ＤＭＯＳセルが例えば数万個の数並んでいる。
また紙面垂直の方向には、いずれの断面も構造が変化し
ないように（すなわちセルとしてはひとつ）形成されて
いる。したがって、セルそれぞれは、一方向に長い形状
を有している。これらの横型ＤＭＯＳセルそれぞれのド
レイン、ソース、ゲートはおのおのひとつにまとめられ
て電気的接続し、この横型ＤＭＯＳデバイス全体として
は、３端子のデバイスとして機能する。以下、製造工程
に沿ってこの半導体装置の構造を説明する。

【００３３】まず、Ｐ型半導体基板１（比抵抗ρ＝１ｍ
Ω・ｃｍ）を用意し、この基板１にＰ型エピタキシャル
層２（ρ＝５Ω・ｃｍ）を厚さ３μｍ程度に形成する。
次に、Ｐ型エピタキシャル層２の表面に選択的にベース
層３を形成する。ベース層３の形成は、イオン注入と拡
散とを順次適用して行う。イオン注入条件は、例えばイ
オン種をＢ、加速電圧を６０ｋｅＶ、ドーズ量を１×１
０^１３ｃｍ^−２とし、拡散条件は、例えば拡散温度を１
０００℃、拡散時間を１２０分、拡散雰囲気を窒素とす
ることができる。

【００３４】次に、ゲート酸化膜４を例えば厚さ１００
ｎｍ程度を形成し、さらにこのゲート酸化膜４の上に選
択的にゲート電極５を例えばポリシリコンにより形成す
る。

【００３５】次に、このゲート電極５の図上左右方向の
一方の端部をマスクとして利用してイオン注入を行い、
さらに拡散を行ってＬＤＤ層６を形成する。このイオン
注入条件は、例えば、イオン種をＰ、加速速度を６０ｋ
ｅＶ、ドーズ量を１×１０^１ ^２ｃｍ^−２とすることがで
き、拡散条件は、例えば、拡散温度１０００℃、拡散時
間３０分、拡散雰囲気を窒素とすることができる。

【００３６】次に、ゲート電極５の図上左右方向の他方
の端部をマスクとして利用してイオン注入を行い、さら
に拡散を行ってソース層８を形成する。なお、ソース層
８の形成と同時にドレイン層７の形成も行うことができ
る。イオン注入条件は、例えばイオン種をＡｓ、加速電
圧を４０ｋｅＶ、ドーズ量を１×１０^１５ｃｍ^−２とす
ることができ、拡散条件は、例えば、拡散温度を１００
０℃、拡散時間を２０分、拡散雰囲気を酸素とすること
ができる。

【００３７】次に、ソース層８、ベース層３、Ｐ型エピ
タキシャル層２を貫きＰ型半導体基板１まで到達するト
レンチ（溝）を例えば異方性エッチングにより形成す
る。さらに、この形成されたトレンチ内に斜め方向から
イオン注入を行いトレンチ側壁にＰ^＋拡散層１８を形成
する。

【００３８】次に、例えばスパッタあるいはＣＶＤ（ch
emical vapor deposition）によりトレンチ側壁に例え
ばＴｉＮのバリアメタル層を形成する。さらに、トレン
チを埋めるように、例えばスパッタ、ＣＶＤ、またはメ
ッキにより金属を堆積する。このとき、特にスパッタ、
ＣＶＤによる金属の堆積の場合では、トレンチ以外の表
面にも金属が堆積するのでこれを例えば異方性エッチン
グまたはケミカルドライエッチングによりエッチバック
して除去する。この状態が図１（ａ）に示す構造にな
る。これは、トレンチメタルプラグ１９によるＰ型半導
体基板１への電流路を有する構造である。なお、メタル
プラグ１９とＰ^＋拡散層１８との接合面は、Ｐ^＋拡散層
１８の不純物濃度により障壁のないオーミック接合にす
ることができる。

【００３９】次に、全面に常圧ＣＶＤ法により厚さ例え
ば０．２μｍの酸化膜１０と厚さ例えば０．５μｍのＢ
ＰＳＧ（boro-phospho silicate glass）を生成する。
そして、この酸化膜１０に対して、ソース層８・メタル
プラグ１９とソース電極１１との接触部位、ドレイン層
７とドレイン電極１３との接触部位を形成するために選
択エッチングを行う。次に、これらの接触をアルミニウ
ムを用いて行う。なお、このとき、図では示されていな
いが、ゲート電極５それぞれを接続するゲート配線も同
時に形成することができる。このゲート配線は、図上紙
面垂直方向の端部においてなされる。

【００４０】さらに、層間絶縁膜１２を例えばプラズマ
ＣＶＤを用いて形成し、この層間絶縁膜１２に対して、
ドレイン電極１３と前記アルミニウムとの接触部位を形
成するために選択エッチングを行う。そして、ドレイン
電極１３の残り部分を形成する。最後に裏面ソース電極
１４をＰ型半導体基板１の裏面に形成する。これにより
図１（ｂ）に示す構造の半導体装置が製造される。

【００４１】このような構造の半導体装置によれば、ソ
ース層８から外部に導かれる電流は、メタルプラグ１
９、Ｐ型半導体基板１、裏面ソース電極１４の経路で流
れ、メタルプラグ１９の低抵抗性によりオン抵抗の低減
をもたらす。また、裏面ソース電極１４電位を、オーミ
ック接合のメタルプラグ１９とＰ^＋拡散層１８との接合
面を介してベース層３に伝えることができる。これによ
り、ゲート電極５に印加した電圧をばらつきなくベース
層３に対して作用させることが可能になる。

【００４２】次に、本発明に係る半導体装置における実
施形態の他の例について図２を参照して説明する。図２
は、本発明の他の実施形態に係る半導体装置の構成を示
す断面構造図である。同図において、すでに説明した構
成要素と同一の機能または材料を表わす部位には同一の
番号を付してある。図２（ａ）は、この半導体装置の製
造における途中経過を示しており、図２（ｂ）は、最終
的な構造を示している。

【００４３】この半導体装置は、図１と同様に横型ＤＭ
ＯＳデバイスであり、横方向に繰り返される構造および
紙面垂直の方向の構造については、すでに図１において
説明したデバイスと同様である。また、横型ＤＭＯＳセ
ルそれぞれのドレイン、ソース、ゲートがおのおのひと
つにまとめられて電気的接続し、この横型ＤＭＯＳデバ
イス全体として、３端子のデバイスとして機能すること
も、図１に示した実施形態と同様である。以下、製造工
程に沿って図２に示す半導体装置の構造を説明する。

【００４４】まず、基板１にＰ型エピタキシャル層２の
形成、ベース層３の形成、ゲート酸化膜４の形成、ゲー
ト電極５の形成、ＬＤＤ層６の形成、ソース層８の形
成、ドレイン層７の形成を、図１に示した実施の形態と
同様にして行う。

【００４５】次に、全面に常圧ＣＶＤ法により厚さ例え
ば０．２μｍの酸化膜１０と厚さ例えば０．５μｍのＢ
ＰＳＧを生成する。そして、ソース層８上の常圧ＣＶＤ
膜による酸化膜１０を選択エッチングし、このエッチン
グに引き続き、ソース層８、ベース層３、Ｐ型エピタキ
シャル層２を貫きＰ型半導体基板１まで到達するトレン
チを例えば異方性エッチングにより形成する。さらに、
この形成されたトレンチ内に斜め方向からイオン注入を
行いトレンチ側壁にＰ^＋拡散層１８を形成する。

【００４６】次に、酸化膜１０に対して、ソース層８上
のエッチング壁を後退させ、かつドレイン層７とドレイ
ン電極１３との接触部位を形成するために、選択エッチ
ングを行う。なお、このとき、図では示されていない
が、ゲート電極５それぞれを接続するゲート配線形成の
ための酸化膜１０のエッチングも同時に行うことができ
る。このエッチングは、図上紙面垂直方向の端部におい
てなされる。

【００４７】次に、例えばスパッタあるいはＣＶＤによ
りトレンチ側壁に例えばＴｉＮのバリアメタル層を形成
する。引き続き、トレンチを埋めるように、例えばスパ
ッタ、ＣＶＤ、またはメッキにより金属を堆積するとと
もに、ソース電極１１、ドレイン電極の一部を形成す
る。

【００４８】なお、このとき、図では示されていない
が、ゲート電極５それぞれを接続するゲート配線も同時
に形成することができる。このゲート配線は、図上紙面
垂直方向の端部においてなされる。また、ソース電極１
１とドレイン電極の一部とは、最終的に分離するように
形成される。この状態が図２（ａ）に示す構造になる。
この構造は、トレンチメタルプラグ（ソース電極）１１
によるＰ型半導体基板１への電流路を有する構造であ
る。なお、メタルプラグ１１とＰ^＋拡散層１８との接合
面は、Ｐ^＋拡散層１８の不純物濃度により障壁のないオ
ーミック接合にすることができる。

【００４９】図２（ａ）に示す状態から、さらに、層間
絶縁膜１２を例えばプラズマＣＶＤを用いて形成し、こ
の層間絶縁膜１２に対して、ドレイン電極１３と前記一
部ドレイン電極との接触部位を形成するために選択エッ
チングを行う。そして、ドレイン電極１３の残り部分を
形成する。最後に裏面ソース電極１４をＰ型半導体基板
１の裏面に形成する。これにより図２（ｂ）に示す構造
の半導体装置が製造される。

【００５０】このような構造の半導体装置によっても、
ソース層８から外部に導かれる電流は、ソース電極（と
メタルプラグ）１１、Ｐ型半導体基板１、裏面ソース電
極１４の経路で流れ、メタルプラグ１１の低抵抗性によ
りオン抵抗の低減をもたらす。また、裏面ソース電極１
４電位を、オーミック接合のメタルプラグ１１とＰ^＋拡
散層１８との接合面を介してベース層３に伝えることが
できる。これにより、ゲート電極５に印加した電圧をば
らつきなくベース層３に対して作用させることが可能に
なる。また、メタルプラグ１１の形成をソース電極の形
成と同時に行うので、図１に示す実施形態に比較して工
程数を減らす効果がある。

【００５１】次に、本発明に係る半導体装置における実
施形態のさらに他の例について図３を参照して説明す
る。図３は、本発明のさらに他の実施形態に係る半導体
装置の構成を示す断面構造図である。同図において、す
でに説明した構成要素と同一の機能または材料を表わす
部位には同一の番号を付してある。図３（ａ）は、この
半導体装置の製造における途中経過を示しており、図３
（ｂ）は、最終的な構造を示している。

【００５２】この半導体装置は、図１、図２と同様に横
型ＤＭＯＳデバイスであり、横方向に繰り返される構造
および紙面垂直の方向の構造については、すでに図１に
おいて説明したデバイスと同様である。また、横型ＤＭ
ＯＳセルそれぞれのドレイン、ソース、ゲートがおのお
のひとつにまとめられて電気的接続し、この横型ＤＭＯ
Ｓデバイス全体として、３端子のデバイスとして機能す
ることも、図１に示した実施形態と同様である。以下、
製造工程に沿って図３に示す半導体装置の構造を説明す
る。

【００５３】Ｐ型半導体基板１にＰ型エピタキシャル層
２を形成、およびＰ型エピタキシャル層２の表面に選択
的にベース層３を形成については、すでに図１において
説明したのと同様に行うことができる。

【００５４】次にベース層３に囲まれた浅いＰ^＋拡散層
２０（ここで「浅い」とは、従来例である図６に示した
深いＰ^＋拡散層１０９ほどに縦方向に深くないの意味）
をイオン注入と拡散を順次適用して選択的に形成する。
イオン注入条件は、例えば、イオン種をＢ、加速電圧を
６０ｋｅＶ、ドーズ量を１×１０^１５ｃｍ^−２とするこ
とができ、拡散条件は、例えば、拡散温度１０００℃、
拡散時間６０分、拡散雰囲気窒素とすることができる。

【００５５】次に、ゲート酸化膜４の形成、ゲート電極
５の形成、ＬＤＤ層６の形成を、それぞれ、図１に示し
た実施の形態と同様に行い、さらに、ソース層８の形
成、ドレイン層７の形成を同時に行う。ソース層８の形
成も基本的には図１に示した実施の形態と同様である
が、この実施の形態ではソース層８の形成は浅いＰ^＋拡
散層２０を残すように行う。

【００５６】次に、Ｐ^＋拡散層２０、ベース層３、Ｐ型
エピタキシャル層２を貫きＰ型半導体基板１まで到達す
るトレンチを例えば異方性エッチングにより形成する。
さらに、この形成されたトレンチ内に斜め方向からイオ
ン注入を行いトレンチ側壁にＰ^＋拡散層１８を形成す
る。

【００５７】次に、例えばスパッタあるいはＣＶＤによ
りトレンチ側壁に例えばＴｉＮのバリアメタル層を形成
する。さらに、トレンチを埋めるように、例えばスパッ
タ、ＣＶＤ、またはメッキにより金属を堆積する。この
とき、特にスパッタ、ＣＶＤによる金属の堆積の場合で
は、トレンチ以外の表面にも金属が堆積するのでこれを
例えば異方性エッチングまたはケミカルドライエッチン
グによりエッチバックして除去する。この状態が図３
（ａ）に示す構造になる。これは、トレンチメタルプラ
グ１９によるＰ型半導体基板１への電流路を有する構造
である。

【００５８】この後は、図１に示した実施形態と同様に
して、最終的に図３（ｂ）に示す構造を得ることができ
る。その工程の内容は、すでに図１に示した実施の形態
で説明したものと基本的に同様である。ただし、図１に
示した実施形態では、ソース層８とメタルプラグ１９と
が接続するようにソース電極１１を形成したが、この実
施の形態では、ソース層８、メタルプラグ１９、浅いＰ
^＋拡散層２０が接続するようにソース電極１１を形成す
る。

【００５９】このような構造の半導体装置によっても、
ソース層８から外部に導かれる電流は、ソース電極１
１、メタルプラグ１９、Ｐ型半導体基板１、裏面ソース
電極１４の経路で流れ、メタルプラグ１９の低抵抗性に
よりオン抵抗の低減をもたらす。また、裏面ソース電極
１４電位を、メタルプラグ１９とＰ^＋拡散層１８との接
合面を介することなく、メタルプラグ１９、ソース電極
１１、Ｐ^＋拡散層２０、Ｐ^＋拡散層１８を介してベース
層３に伝えることができる。これにより、斜めイオン注
入によって形成されるＰ^＋拡散層１８のメタルプラグ１
９との接合品質によらず（すなわち、この接合に例え障
壁が生じる場合であっても）、ゲート電極５に印加した
電圧をよりばらつきなくベース層３に対して作用させる
ことが可能になる。

【００６０】なお、この実施の形態は、浅いＰ^＋拡散層
２０をさらに有することによる図１に示した実施形態の
変形例と言えるものであるが、図２に示した実施の形態
においても同様に浅いＰ^＋拡散層２０をさらに有するよ
うに構成して、この浅いＰ^＋拡散層２０の効果を得るこ
ともできる。

【００６１】次に、本発明に係る半導体装置における実
施形態のさらに他の例について図４を参照して説明す
る。図４は、本発明のさらに他の実施形態に係る半導体
装置の構成を示す断面構造図である。同図において、す
でに説明した構成要素と同一の機能または材料を表わす
部位には同一の番号を付してある。図４（ａ）は、この
半導体装置の製造における途中経過を示しており、図４
（ｂ）は、最終的な構造を示している。

【００６２】この半導体装置は、図１、図２、図３と同
様に横型ＤＭＯＳデバイスであり、横方向に繰り返され
る構造および紙面垂直の方向の構造については、すでに
図１において説明したデバイスと同様である。また、横
型ＤＭＯＳセルそれぞれのドレイン、ソース、ゲートが
おのおのひとつにまとめられて電気的接続し、この横型
ＤＭＯＳデバイス全体として、３端子のデバイスとして
機能することも、図１に示した実施形態と同様である。
以下、製造工程に沿って図４に示す半導体装置の構造を
説明する。

【００６３】Ｐ型半導体基板１にＰ型エピタキシャル層
２を形成、およびＰ型エピタキシャル層２の表面に選択
的にベース層３を形成、については、図１に示した実施
形態と同様に行うことができる。

【００６４】次にベース層３に囲まれたＰ^＋拡散層３０
をベース層３内に収まるようにイオン注入と拡散を順次
適用して選択的に形成する。イオン注入条件は、例え
ば、イオン種をＢ、加速電圧を６０ｋｅＶ、ドーズ量を
１×１０^１５ｃｍ^−２とすることができ、拡散条件は、
例えば、拡散温度１０００℃、拡散時間６０分、拡散雰
囲気窒素とすることができる。

【００６５】次に、ゲート酸化膜４の形成、ゲート電極
５の形成、ＬＤＤ層６の形成を、それぞれ、図１に示し
た実施の形態と同様に行い、さらに、ソース層８の形
成、ドレイン層７の形成を同時に行う。ソース層８の形
成も基本的には図１に示した実施の形態と同様である
が、この実施の形態ではソース層８の形成はＰ^＋拡散層
３０を残すように行う。

【００６６】次に、Ｐ^＋拡散層３０、ベース層３、Ｐ型
エピタキシャル層２を貫きＰ型半導体基板１まで到達す
るトレンチを例えば異方性エッチングにより形成する。
さらに、この形成されたトレンチ内に、酸化温度９５０
℃、Ｈ_２／Ｏ_２雰囲気で例えば厚さ５０ｎｍの酸化膜３
１を形成し、このうちトレンチ底部の酸化膜のみ選択的
に除去する。

【００６７】次に、例えばスパッタによりトレンチ側壁
に例えばＴｉＮのバリアメタル層１９ａを形成し、さら
に、トレンチを埋めるように、例えばスパッタにより金
属を堆積する。このとき、トレンチ以外の表面にも金属
が堆積するのでこれを例えば異方性エッチングまたはケ
ミカルドライエッチングによりエッチバックして除去す
る。この状態が図４（ａ）に示す構造になる。これは、
トレンチメタルプラグ１９ａ、１９ｂによるＰ型半導体
基板１への電流路を有する構造である。

【００６８】この後は、図１に示した実施形態と同様に
して、最終的に図４（ｂ）に示す構造を得ることができ
る。その工程の内容は、すでに図１に示した実施の形態
で説明したものと基本的に同様である。ただし、図１に
示した実施形態では、ソース層８とメタルプラグ１９と
が接続するようにソース電極１１を形成したが、この実
施の形態では、ソース層８、メタルプラグ１９ｂ、Ｐ^＋
拡散層３０が接続するようにソース電極１１を形成す
る。

【００６９】このような構造の半導体装置によっても、
ソース層８から外部に導かれる電流は、ソース電極１
１、メタルプラグ１９ｂ、Ｐ型半導体基板１、裏面ソー
ス電極１４の経路で流れ、メタルプラグ１９ｂの低抵抗
性によりオン抵抗の低減をもたらす。また、裏面ソース
電極１４電位を、メタルプラグ１９ｂ、ソース電極１
１、Ｐ^＋拡散層３０を介してベース層３に伝えることが
できる。これにより、ゲート電極５に印加した電圧をよ
りばらつきなくベース層３に対して作用させることが可
能になる。

【００７０】また、バリアメタル層１９ａの形成がトレ
ンチ側壁において一定せず必要な程度まで厚くならない
場合であっても、酸化膜３１がシリコン層とメタルプラ
グ１９ｂとの間に存在しこれらの間の避けるべき反応を
引き起こすことがない。これによりデバイスとして安定
に動作する。また、見方を変えるとメタルプラグ１９ｂ
の材料を、シリコン層との反応性のいかんを除外して、
導電率が高い、扱いやすいなどの要素により適切に選択
することができる。

【００７１】次に、以上説明した図１ないし図４に示し
た本発明の実施の形態における変形例について図５を参
照して説明する。図５は、トレンチの形成を９０度とは
異なる角度により行った場合の断面構造を示す図であっ
て、図１（ａ）におけるＰ^＋拡散層１８とメタルプラグ
１９の形成前に相当する構造を示すものである。

【００７２】図５に示すように、トレンチ５０をＰ型半
導体基板１に対して９０度を下回る角度で形成すると、
上斜め方向からのイオン注入によるＰ^＋拡散層１８形成
の確実性を増すことができる。これは、側壁に対してイ
オンが注入される角度がより深くなるからである。ま
た、トレンチ５０の上開口部が広いので金属を埋め込み
形成する場合にも、より空隙の発生を抑制するように作
用する。

【００７３】なお、上記の意味からはトレンチ形成角度
はより鋭角が好ましいが、あまり鋭角にし過ぎると図上
左右方向の低密度化を招く。このことから実際的には、
９０度ないし８０度あるいは７０度程度が好ましいとい
える。これは、図２ないし図４に示した実施形態におい
ても同様である。

【００７４】

【発明の効果】以上詳述したように、本発明によれば、
第２導電型拡散層、第１導電型拡散層、第１導電型エピ
タキシャル層を貫いて第１導電型半導体基板に達する金
属体を設けたので、ソース層から外部に流れる電流は、
この金属体を通過し第１導電型半導体基板を経て外部導
線に導かれる。よって、ソース層から外部に電流を導く
ためＰ^＋拡散層を用いず代わりに金属体を電流路とした
ので、その分オン抵抗を低減することが可能になる。

【００７５】また、第１導電型の第２拡散層を第２導電
型拡散層の内側に形成することにより、金属体、第１導
電型の第２拡散層を経由してベース層（第１導電型の拡
散層）にソース電位を確実に伝えることができる。これ
により、ゲートに印加した電圧をばらつきなくベース層
に対して作用させることが可能になり、その特性ばらつ
きを低減できる。

【図面の簡単な説明】

【図１】本発明の一実施形態に係る半導体装置の構成を
示す断面構造図。

【図２】本発明の他の実施形態に係る半導体装置の構成
を示す断面構造図。

【図３】本発明のさらに他の実施形態に係る半導体装置
の構成を示す断面構造図。

【図４】本発明のさらに他の実施形態に係る半導体装置
の構成を示す断面構造図。

【図５】図１中のトレンチの形成を９０度とは異なる角
度により行った場合の断面構造を示す図。

【図６】従来の横型ＤＭＯＳにおけるオン抵抗を説明す
るための断面構造図。

【符号の説明】

１…Ｐ型半導体基板２…Ｐ型エピタキシャル層３…
ベース層４…ゲート酸化膜５…ゲート電極６…Ｌ
ＤＤ層７…ドレイン層８…ソース層１０…常圧Ｃ
ＶＤ膜１１…ソース電極またはメタルプラグ１２…
層間絶縁膜１３…ドレイン電極１４…裏面ソース電
極１８…Ｐ^＋拡散層１９…メタルプラグ１９ａ…
バリアメタル層１９ｂ…メタルプラグ２０…Ｐ^＋拡
散層３０…Ｐ^＋拡散層３１…酸化膜５０…トレン
チ

フロントページの続き (72)発明者河村圭子神奈川県川崎市幸区小向東芝町１番地株式会社東芝マイクロエレクトロニクスセンター内 (72)発明者大澤明彦神奈川県川崎市幸区小向東芝町１番地株式会社東芝マイクロエレクトロニクスセンター内Ｆターム(参考） 4M104 BB02 BB04 BB09 BB18 BB30 CC01 FF02 GG09 GG18 HH16 5F033 HH01 HH08 JJ07 JJ08 JJ11 JJ13 JJ19 MM30 NN07 PP06 PP15 PP27 PP28 QQ16 WW00 XX10

Claims

【特許請求の範囲】

【請求項１】ある高濃度の不純物を含有する第１導電
型の半導体基板と、前記半導体基板上に形成され、ある低濃度の不純物を含
有する第１導電型のエピタキシャル層と、前記エピタキシャル層の表面からそのある深さまでかつ
位置選択的に形成された第１導電型の拡散層と、前記拡散層の表面からそのある深さまでかつ位置的に前
記拡散層に内包されて形成されている第２導電型の拡散
層と、前記第２導電型の拡散層と前記第１導電型の拡散層と前
記エピタキシャル層を貫くようにこれらの層に代えて前
記第２導電型の拡散層の表面から前記半導体基板まで存
在する金属体とを有することを特徴とする半導体装置。
【請求項２】ある高濃度の不純物を含有する第１導電
型の半導体基板と、前記半導体基板上に形成され、ある低濃度の不純物を含
有する第１導電型のエピタキシャル層と、前記エピタキシャル層の表面からそのある深さまでかつ
位置選択的に形成された第１導電型の拡散層と、前記拡散層の表面からそのある深さまでかつ位置的に前
記拡散層に内包されて形成され、前記拡散層より濃度の
高い不純物を含有する第１導電型の第２拡散層と、前記拡散層の表面から多くとも前記第２拡散層の深さま
でかつ位置的に前記拡散層に内包され前記第２拡散層を
取り囲んで形成されている第２導電型の拡散層と、前記第１導電型の第２拡散層と前記第１導電型の拡散層
と前記エピタキシャル層を貫くようにこれらの層に代え
て前記第１導電型の第２拡散層の表面から前記半導体基
板まで存在する金属体と、前記第２導電型の拡散層と前記金属体と第１導電型の前
記第２拡散層とに電気的接続する電気導通体とを有する
ことを特徴とする半導体装置。
【請求項３】前記金属体と前記第１導電型の拡散層と
の間にこれらに接触して存在する、ある高濃度の不純物
を含有する第１導電型の拡散層をさらに有することを特
徴とする請求項１または２記載の半導体装置。
【請求項４】前記金属体は、前記第２導電型の拡散層
または前記第１導電型の第２拡散層と前記第１導電型の
拡散層と前記エピタキシャル層と接触する面側に存在す
る第１の導電体と、前記第１の導電体以外の部位に存在
する第２の導電体とを具備することを特徴とする請求項
１または２記載の半導体装置。
【請求項５】前記金属体は、その側面の形成角度が前
記半導体基板の主面に対して９０度ないし１１０度であ
ることを特徴とする請求項１または２記載の半導体装
置。
【請求項６】前記金属体は、その比抵抗が１００μΩ
・ｃｍ以下であることを特徴とする請求項１または２記
載の半導体装置。
【請求項７】前記金属体と、前記第１導電型の第２拡
散層、前記第１導電型の拡散層、および前記エピタキシ
ャル層との間にこれらに接触して存在する絶縁層をさら
に有することを特徴とする請求項２記載の半導体装置。
【請求項８】前記金属体は、前記第１導電型の第２拡
散層と前記第１導電型の拡散層と前記エピタキシャル層
とに接触する面側に存在する第１の導電体と、前記第１
の導電体以外の部位に存在する第２の導電体とを具備す
ることを特徴とする請求項７記載の半導体装置。
【請求項９】前記金属体は、その側面の形成角度が前
記半導体基板の主面に対して９０度ないし１００度であ
ることを特徴とする請求項７記載の半導体装置。
【請求項１０】半導体基板上にある低濃度の不純物を
含有する第１導電型のエピタキシャル層を形成する工程
と、前記エピタキシャル層の表面からそのある深さまでにか
つ位置選択的に第１導電型の拡散層を形成する工程と、前記拡散層の表面からそのある深さにまでかつ位置的に
前記拡散層に内包して第２導電型の拡散層を形成する工
程と、前記第２導電型の拡散層と前記第１導電型の拡散層と前
記エピタキシャル層を貫くように前記第２導電型の拡散
層の表面から前記半導体基板まで達するトレンチを形成
する工程と、前記トレンチ内に金属を埋め込み導電体を形成する工程
とを有することを特徴とする半導体装置の製造方法。