JP6222800B2 - 基板貫通バイアを有する半導体構造および製造方法 - Google Patents
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Description
図1は、基板12と、基板12の上面の中および上に形成されるLDMOSデバイス16とを有する半導体構造10の断面図を示す。なお、LDMOSデバイス16はLDMOSトランジスタとも称される場合がある。LDMOSデバイス16は、基板12の上面上に形成されるゲート14を含み、ゲート14は第1の側壁と、第1の側壁の反対側にある第2の側壁とを有する。LDMOSデバイス16は、基板12の上面の中に、ゲート14の下で、ゲート14の第2の側壁から側方に延在し、続いてゲート14の第1の側壁から第1の方向において側方に延在するドープ領域18を含む。LDMOSデバイス16は、基板12の上面の中に、ゲート14の第2の側壁から第2の方向において側方に延在するドープ領域20も含む。LDMOSデバイス16は、基板12の上面の中に、ゲート14の第1の側壁から第1の方向において側方に延在する(かつ、ゲート14の下には延在しない)ドープ領域24と、基板12の上面の中でドープ領域24に側方に隣接するドープ領域22も含む。ドープ領域22および24はドープ領域18内に位置しており、ドープ領域18はドープ領域24と比較して基板12内により深く延在しており、ドープ領域22はドープ領域18と比較して基板12内により深く延在している。LDMOSデバイス16は、基板12の上面の中で、ドープ領域20内にドープ領域26も含む。ドープ領域20は、ドープ領域26と比較して基板12内により深く延在している。ドープ領域26は、ゲート14の第2の側壁から側方に離間している。1つの実施形態では、当該領域はゲート14から1〜6マイクロメートルの範囲内の距離をおいて位置している。このゲート14からの側方の距離は、LDMOSデバイス16の絶縁破壊電圧を決定する要因の1つである。LDMOSデバイス16のソース領域30はドープ領域18および24を含み、ゲート14の一方の側面に対して整列しており、LDMOSデバイス16のドレイン領域28はドープ領域20および26を含む。ドープ領域22はLDMOSデバイス16の本体接続と称される場合がある。
その上、本明細書および特許請求の範囲における「正面(front)」、「裏(back)」、「上部(top)」、「底(bottom)」、「上(over)」、「下(under)」などの用語は、存在する場合、説明を目的として使用されており、必ずしも永久的な相対位置を記述するために使用されてはいない。このように使用される用語は、本明細書に記載されている本発明の実施形態が例えば、本明細書において例示または他の様態で記載されている以外の方向で動作することが可能であるように、適切な状況下で置き換え可能であることが理解される。
さらに、本明細書において使用される場合、「1つ(“a” or “an”)」という用語は、1つまたは2つ以上として定義される。さらに、特許請求の範囲における「少なくとも1つの」および「1つまたは複数の」のような前置きの語句の使用は、不定冠詞「1つの (狽# or 狽≠飼)」による別の請求項要素の導入が、このように導入された請求項要素を含む任意の特定の請求項を、たとえ同じ請求項が前置きの語句「1つまたは複数の」または「少なくとも1つの」および「1つの (狽# or 狽≠飼)」のような不定冠詞を含む場合であっても、1つだけのこのような要素を含む発明に限定することを暗示するように解釈されるべきではない。同じことが、定冠詞の使用についても当てはまる。
項目1は、半導体デバイス構造であって、第1の濃度および第1の導電型のバックグラウンドドーピングを有する基板を含み、当該基板を貫通する基板貫通バイア(TSV)と、基板の第1の面上のデバイスであって、当該デバイスは、第2の導電型の第1のドープ領域を有する、デバイスと、TSVの周りの第2のドープ領域であって、当該第2のドープ領域は、第1の濃度よりも高い第2の濃度および第1の導電型であるドーピングを有する、第2のドープ領域とを含む、半導体デバイス構造を含む。項目2は、デバイスが、TSVに結合される側方拡散MOS(LDMOS)トランジスタである、項目1の半導体デバイス構造を含む。項目3は、LDMOSトランジスタが、TSVに結合される第1の導電型の本体接続を有する、項目2の半導体デバイス構造を含む。項目4は、第2のドープ領域が、本体接続の深さを下回る、基板内のある深さまで延在する、項目3の半導体デバイス構造を含む。項目5は、第1のドープ領域が、本体接続に隣接するLDMOSトランジスタのソースである、項目3の半導体デバイス構造を含む。項目6は、LDMOSトランジスタがゲートを有し、ソースがゲートの1つの側面に整列する、項目5の半導体デバイス構造を含む。項目7は、第2のドープ領域がTSVと直接接触する、項目1の半導体デバイス構造を含む。項目8は、第1のドープ領域が、基板の第1の面の下で第1の深さまで延在する、LDMOSトランジスタのドリフト領域を含み、第2のドープ領域が基板の第1の面の下で第2の深さまで延在し、第2の深さは第1の深さよりも大きい、項目1の半導体デバイス構造を含む。項目9は、第2の深さが第1の深さの十倍以上大きい、項目8の半導体デバイス構造を含む。項目10は、第1のドープ領域がTSVを取り巻いている、項目1の半導体デバイス構造を含む。項目11は、第2の濃度が第1の濃度の百倍よりも大きい、項目1の半導体デバイス構造を含む。項目12は、第2の濃度が第1の濃度の一万倍よりも大きい、項目11の半導体デバイス構造を含む。項目13は、LDMOSトランジスタが、基板の第1の面の下で第1の深さまで延在するドリフト領域を有し、ドープ領域が基板の第1の面の下で第2の深さまで延在し、第2の深さは第1の深さよりも少なくとも5倍大きい、項目12の半導体デバイス構造を含む。
Claims (5)
- 第1の濃度にて第1の導電型のバックグラウンドドーピングがされている基板を含んでなる半導体デバイス構造において、
前記基板を貫通している、基板貫通バイアと、
前記基板の第1の面に設けられ、第2の導電型の第1のドープ領域を有するデバイスと、
前記基板貫通バイアの周りに設けられる第2のドープ領域とを備え、前記第2のドープ領域は前記第1の濃度よりも高い第2の濃度にて前記第1の導電型にドープされ、
前記デバイスは前記基板貫通バイアに結合する横方向拡散MOS(LDMOS)トランジスタであり、前記LDMOSトランジスタのドレイン領域はゲート領域から1〜6マイクロメートルの距離をおいて設けられ、および、前記ドレイン領域と前記ゲート領域の間に延伸するドリフト領域が設けられ、前記LDMOSトランジスタは前記基板貫通バイアに結合する前記第1の導電型の本体接続を有し、前記第2のドープ領域は前記本体接続よりも深い深さまで延伸している、半導体デバイス構造。 - 第1の濃度にて第1の導電型のバックグラウンドドーピングがされている基板を含んでなる半導体デバイス構造において、
前記基板を貫通している、基板貫通バイアと、
前記基板の第1の面に設けられ、第2の導電型の第1のドープ領域を有するデバイスと、
前記基板貫通バイアの周りに設けられる第2のドープ領域とを備え、前記第2のドープ領域は前記第1の濃度よりも高い第2の濃度にて前記第1の導電型にドープされ、
前記デバイスは前記基板貫通バイアに結合する横方向拡散MOS(LDMOS)トランジスタであり、前記LDMOSトランジスタのドレイン領域はゲート領域から1〜6マイクロメートルの距離をおいて設けられ、および、前記第1のドープ領域は前記基板の前記第1の面の下方の第1の深さまで延伸する、前記LDMOSトランジスタのドリフト領域であって前記ドレイン領域と前記ゲート領域の間に延伸するドリフト領域を備え、前記第2のドープ領域は前記基板の前記第1の面の下方の第2の深さまで延伸し、前記第2の深さは前記第1の深さよりも大きく、前記第2の深さは前記第1の深さの10倍以上である、半導体デバイス構造。 - 第1の濃度にて第1の導電型のバックグラウンドドーピングがされている基板を含んでなる半導体デバイス構造において、
前記基板を貫通している、基板貫通バイアと、
前記基板の第1の面に設けられ、第2の導電型の第1のドープ領域を有するデバイスと、
前記基板貫通バイアの周りに設けられる第2のドープ領域とを備え、前記第2のドープ領域は前記第1の濃度よりも高い第2の濃度にて前記第1の導電型にドープされ、前記第2の濃度は前記第1の濃度の10000倍よりも高く、前記デバイスは前記基板貫通バイアに結合する横方向拡散MOS(LDMOS)トランジスタであり、前記LDMOSトランジスタのドレイン領域はゲート領域から1〜6マイクロメートルの距離をおいて設けられ、および、前記LDMOSトランジスタは、前記基板の前記第1の面の下方の第1の深さまで延伸するドリフト領域であって前記ドレイン領域と前記ゲート領域の間に延伸するドリフト領域を備え、前記第2のドープ領域は前記基板の前記第1の面の下方の第2の深さまで延伸し、前記第2の深さは前記第1の深さよりも少なくとも5倍大きい、半導体デバイス構造。 - 第1の面から第2の面まで貫通するバイアを有した半導体基板と、
第1の面に設けられ、第1のドープ領域を有するデバイスと、
前記バイアの周りに前記バイアに接触するように設けられた第2のドープ領域とを備えた半導体デバイス構造において、
前記基板は第1の濃度のバックグラウンドドーピングレベルを有し、
前記基板は第1の導電型を有し、
前記第1のドープ領域は前記第2の導電型を有して前記基板の表面から第1の深さまで延伸しており、
前記第2のドープ領域は前記基板から第2の深さまで延伸しており、
前記第2の深さは前記第1の深さよりも大きく、
前記第2のドープ領域は第2のドーピングレベルを有し、かつ、
前記第2の濃度は前記第1の濃度よりも高く、
前記デバイスのドレイン領域はゲート領域から1〜6マイクロメートルの距離をおいて設けられ、および、前記第1のドープ領域は前記ドレイン領域と前記ゲート領域の間に延伸するドリフト領域を備え、半導体デバイス構造。 - 第1の濃度にて第1の導電型をバックグラウンドドーピングしてなる半導体基板を用いた半導体デバイス構造の製造方法において、
前記半導体基板の第1の面であって、前記第1の面の下方の第1の深さまで延びる第2の導電型の第1のドープ領域を有し、ドレイン領域はゲート領域から1〜6マイクロメートルの距離をおいて設けられ、および、前記ドレイン領域と前記ゲート領域の間に延伸するドリフト領域を備えたデバイスを、前記第1の面の上、及び内部に形成する工程と、
前記半導体基板の前記第1の面と第2の面の間に延びて前記基板を貫通する開口を形成する工程と、
第2のドープ領域を形成する工程であって、前記第2のドープ領域は前記第1の深さよりも深く前記第1の面から延びる第2の深さまで前記開口の内部に設けられ、前記第1の濃度よりも高い第2の濃度を有し、かつ、前記第1の導電型を有している、前記第2のドープ領域を形成する工程と、
前記開口に金属を充填する工程であって、前記金属は前記第2のドープ領域に接触している、前記開口に金属を充填する工程とを備える、半導体デバイス構造の製造方法。
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