CN104752395B - 使用穿通效应的放大器电压限制 - Google Patents

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Abstract

在此公开的是用于在半导体电路中使用硅通孔(TSV)定位来电压钳位的系统和方法。公开了一种半导体裸芯，其包含硅基底、具有置于所述基底上的集电极区、发射极区、基极区和子集电极区的双极型晶体管、和硅通孔(TSV)，该硅通孔位于所述子集电极区的35μm内，以便将所述双极型晶体管的峰值电压钳位在电压极限电平处。

Description

使用穿通效应的放大器电压限制
相关申请
本申请要求于2013年12月31日提交的题为"AMPLIFIER VOLTAGE LIMITING USINGPUNCH-THROUGH EFFECT"的美国临时申请第61/922,618号的优先权，通过整体引用该临时申请的公开将其合并于此。
技术领域
本公开总体涉及半导体器件。
背景技术
某些半导体器件易受过电压状况影响，这种过电压状况会导致对器件和/或周围电路的损坏以及/或者对其产生其他不期望的影响。
发明内容
在一些实施方式中，本公开涉及半导体裸芯，其包含硅基底(substrate)、具有布置在所述基底上的集电极区、发射极区、基极区和子集电极区的双极型晶体管、和硅通孔(through-silicon via，TSV)，该硅通孔位于所述子集电极区的35μm内，以便将所述双极型晶体管的峰值电压钳位于电压极限电平处。
该TSV可以布置为与所述双极型晶体管的子集电极区的距离在大约15-25μm之间。在某些实施例中，该TSV被布置为与所述双极型晶体管的子集电极区的距离为大约20μm。在某些实施例中，该TSV被布置为与所述双极型晶体管的子集电极区的距离在大约10-15μm之间。
在某些实施例中，该电压极限电平在大约4-9伏特之间。该双极型晶体管可以是具有硅或硅锗合金基极的双极型晶体管。该硅基底可以包含高电阻率部分。另外，双极型晶体管可以被布置在所述高电阻率部分之上。该高电阻率部分可以具有大于500Ohm*cm(欧姆*厘米)的电阻率值。例如，该高电阻率部分可以具有大约1k Ohm*cm的电阻率。在某些实施例中，该双极型晶体管是功率放大器的组件。
在此公开的某些实施例提供制造半导体裸芯的工艺，包含提供硅基底；在所述基底上形成具有集电极区、发射极区和基极区的双极型晶体管；以及在所述基底上形成硅通孔(TSV)，其位于所述子集电极区的35μm内，以便将所述双极型晶体管的峰值电压钳位于电压极限电平处。
该TSV可以被形成为与所述双极型晶体管的子集电极区的距离在大约15-25μm之间。在某些实施例中，该TSV被形成为与所述双极型晶体管的子集电极区的距离为大约20μm。在某些实施例中，该TSV形成为与所述双极型晶体管的子集电极区的距离在大约10-15μm之间。该电压极限电平在大约4-9伏特之间。
在此公开的某些实施例提供一种射频(RF)模块，包含：封装基底，被配置为容纳多个组件；以及安装在所述封装基底上的裸芯，所述裸芯包含功率放大器，所述功率放大器包含双极型晶体管，所述双极型晶体管具有集电极区、发射极区、基极区和子集电极区，所述裸芯还包含硅通孔(TSV)，其位于所述子集电极区的35μm内，以便将所述双极型晶体管的峰值电压钳位于电压极限电平处。该RF模块还可以包含多个连接器，被配置为提供所述裸芯和所述封装基底之间的电连接。
该TSV可以被布置为与所述双极型晶体管的子集电极区的距离在大约15-25μm之间。在某些实施例中，该TSV被布置为与所述双极型晶体管的子集电极区的距离为大约20μm。在某些实施例中，该TSV被布置为与所述双极型晶体管的子集电极区的距离在大约10-15μm之间。
附图说明
为了例示目的而在附图中绘出了各种实施例，且这些实施例决不应该被理解为限制本发明的范围。另外，不同的公开的实施例的各种特征可以被组合以形成额外附加的实施例，这些可以是本公开的部分。贯穿这些附图，可以重复使用参考标记来指示参考元件之间的关系。
图1是图示根据一个或多个实施例的无线通信设备的方框图。
图2提供根据一个或多个实施例的功率放大器的示意图。
图3图示根据一个或多个实施例的双极型晶体管的一个实施例的截面图。
图4图示根据一个或多个实施例的一个或多个双极型晶体管的俯视图，该一个或多个双极型晶体管具有置于其附近的一个或多个过电压保护TSV。
图5是根据一个或多个实施例的用于制造具有硅通孔过电压保护的放大器器件的工艺的流程图。
图6A图示了示出根据一个或多个实施例的在块硅(bulk silicon)电阻率和耗尽宽度之间的可能的关系的图。
图6B图示了示出根据一个或多个实施例的在基底掺杂水平和电阻率之间的可能的关系的图。
图7A-7D是示出根据一个或多个实施例的与一个或多个电压钳位TSV相关联的晶体管的潜在的穿通表现(punch-through behavior)的图。
图8A-8B图示了具有在此描述的一个或多个特征的裸芯。
图9示意性地描述了根据一个或多个实施例的示例无线通信设备。
具体实施方式
虽然描述了某些实施例，但是这些实施例仅通过示例来呈现，而不意图限制保护范围。事实上，在此描述的新颖的方法和系统可以以各种其他形式来实施。另外，可以在不脱离保护范围的情况下进行在此描述的方法和系统的形式的各种省略、替换和改变。
无线发送器可以包含功率放大电路，其被配置为放大感兴趣的信号到可接受的输出功率电平，以用于其传输。在某些实施例中，以相对高的线性输出功率电平操作的功率放大器可能经受增加的对过电压状况的易感性，该过电压状况会潜在地损坏该放大器。另外，在例如发送天线和相关联的传输线之间的阻抗失配会有助于过电压易感性。鉴于与过电压状况相关联的潜在的负面影响，可能期望存在与功率放大器器件有关的一个或多个电压限制元件来至少部分地防止或减轻这种影响。
可以实施各种解决方案来防御功率放大器器件中的过电压。例如，可以使用利用例如二极管堆叠的电压驻波比(VSWR)传感器来感测过电压状况，其中，然后可以以某种方式(诸如通过减少电压偏压)来限制这种状况。作为另一示例，可以使用诸如砷化镓(GaAs)或其他III-V化合物半导体技术的某些化合物半导体技术来构造功率放大器，与硅放大器相比，这些技术可以具有相对高的集电极-发射极击穿电压特性。但是，这种技术可能在某些应用中是相对昂贵或不期望的。
在此公开的某些实施例提供功率放大器器件中的相对简单和/或有效的电压限制功能。例如，某些实施例包含与功率放大器的功率传递器件(诸如双极性放大器器件的集电极区)连接或其附近的电压限制器元件。某些实施例提供在硅锗(SiGe)BiCMOS半导体技术工艺中使用现有技术元件(例如接地通孔)构造的限制器件。
在此公开的某些实施例提供通过形成器件集电极附近的硅通孔(TSV)来对双极性放大器器件的电压限制。例如，在双极型晶体管中，耗尽区可以在横向延伸到TSV金属壁的高电压状况下形成，使得可以通过TSV来分流电流。由此TSV可以实质上提供电压限制/钳位功能。TSV对该器件的接近的变化可以至少部分地确定过电压保护的水平，这可以是施加的功率和/或VSWR的功能。
图1是图示无线通信设备的实施例的方框图。虽然具体参考诸如移动电话或其他移动计算设备的无线通信设备来描述，但是在此描述的用于功率放大器过电压保护的系统和方法可以有利地应用于包含功率放大器或可期望过电压保护的其他设备的任何设备或系统中。在此描述的功率放大器过电压保护可以被实现为含有其他电路元件的集成模块的部分，或可以被实现为分离的功率放大器/控制模块。
可以以硬件实现在此描述的用于功率放大器过电压保护的系统和方法。这种硬件实施方式可以包含一个或多个分离的电组件、集成电组件、具有用于对数据信号实现逻辑功能的逻辑门的分离的逻辑电路、具有适当的逻辑门的专用集成电路(ASIC)、现场可编程门阵列(FPGA)等等。
过电压保护的系统和/或方法的实施例可以在具有RF功率放大器的任何设备(诸如无线通信设备100)中实现。例如，图1所示的无线通信设备100可以是移动电话的简化例子。为了简化，从图和/或所附文本中省略该无线通信设备100的某些操作/实现细节。无线通信设备100包含基带和/或收发器模块106和射频(RF)模块(例如前端模块)195，该射频模块195包含功率放大器模块101，该功率放大器模块101具有与其相关联的一个或多个电压限制元件102。基带/收发器模块106可以包含用于准备用于放大和发送的基带信息信号的模块和/或上变频电路，且可以包含用于接收RF信号并将其下变频为基带信息信号以恢复数据的滤波和/或下变频电路。虽然被图示为单个模块，但是模块106可以被物理地和/或逻辑地分离为一个或多个分离的基带和/或收发器块、芯片、模块等。
基带/收发器模块106可以包含以下中的一个或多个：处理器，诸如通用或专用微处理器；存储器；应用软件；模拟电路元件；数字电路元件；输入/输出(I/O)元件；和/或功率放大器软件；以上元件通过例如系统总线耦合。该系统总线可以包含物理和/或逻辑连接，以将上述元件耦合到一起且使能它们的互通性。
功率放大器模块101可能在某些实施例中易受到过电压状况影响，过电压状况可能是各种操作因素的结果。例如，阻抗失配可能导致在功率放大器处出现有问题的驻波，由此导致过电压。另外，在对功率放大器模块的功率供应中的波动和/或不一致可能有助于过电压易感性。在某些实施例中，无线通信设备100包含配置为向放大器模块提供电力的电力管理模块108。电力管理模块108可以包含诸如电池的本地电源，或其他可重新充电电源，或可以包含将AC电力转换为由无线通信设备100的组件使用的正确的电压的适配器。在一些实施例中，电力管理模块108可以耦合于外部电源，诸如例如交流电(AC)电力适配器或充电器、直流电(DC)车辆适配器或充电器、或另一外部电源。在某些实施例中，来自外部电源的电力可能导致无线通信设备100内的过电压供应状况。例如，在AC适配器或充电器的情况下，外部电源可能易受在AC输入处的电压状况影响，其可能使得外部电源向无线通信设备100供应大于期望的电压。类似地，在DC车辆适配器或充电器的情况下，外部电源可能易受在DC输入处的电压状况影响，其可能使得外部电源向无线通信设备100供应大于设计的电压。因此，可期望功率放大器模块101包含电压限制功能以保护该设备免于遭受供应电压不一致和/或波动。
在一个实施例中，RF模块195包含一个或多个发送/接收(TX/RX)开关，诸如一个或多个双工器、同向双工器、或配置为分离发送和接收信号的任何其他物理或逻辑器件或电路。在某些实施例中，功率放大器模块101的输出通过连接提供至这种开关且进一步提供至天线116。
在一些实施方式中，图1示出的功率放大器模块195包含多个放大级。另外，功率放大器模块195可以集成匹配电路、带外抑制滤波器、功率检测器和/或偏压控制。功率放大器模块195可以包含功率放大器控制器，用于设置、修改或调制功率放大器提供的功率放大的量、和/或执行其他功能。功率放大器模块195可以是包含功率放大器控制器和一个或多个功率放大器的功能的单个集成组件。在其他实施方式中，无线设备100可以包括分离的功率放大器控制电路和一个或多个功率放大器。
图2提供可以在诸如图1所示的功率放大器模块中使用的单独功率放大器201的示意图。功率放大器201可以接收RF信号且向一个或多个晶体管级提供该RF信号。在某些实施例中，功率放大器201包含双极结晶体管(BJT)210，其中该晶体管的基极接收要放大的RF信号。晶体管210可以在其发射极接地，且在晶体管的基极处提供的电压电平可以控制在集电极部分和发射极部分之间传递的电流。集电极可以提供对应于向功率放大器提供的输入RF信号的放大版本的输出信号。可以根据在此描述的实施例使用功率放大器的各种其他配置，且这些配置可以包含包括任何适当种类或配置的一个晶体管或多个晶体管的功率放大器。PA 201可以是多级功率放大器模块的一个放大器。功率放大器201可以基于SiGeBiCMOS技术，其可以使用或利用低阻抗路径来通过一个或多个硅通孔接地。
晶体管210可以是NPN晶体管或PNP晶体管。虽然在此在NPN器件或其他掺杂型器件的环境下描述晶体管和基底的某些实施例，但是应该理解，在此公开的任何实施例可以包括具有任何适当或期望类型或水平的掺杂(诸如重度或轻度n-类型或p类型掺杂)的集电极区、阱、和/或块基底。
图3图示了在高电阻率块硅基底上形成的双极型晶体管310的实施例的截面图。在某些实施例中，晶体管310可以使用SiGe/Si技术来形成，且可以是NPN、PNP或其他类型的晶体管。虽然可以使用低电阻率块基底来构建SiGe技术，但是该低电阻率可能导致某些缺点，其使得完全FEM集成更不可行或更不期望。例如，对于低电阻率，通常存在由于在硅表面上集成的器件之间的较差隔离而造成的反馈。来自一个器件的不希望的信号可以穿通过低电阻率基底，以负面地影响处理其他信号的其他器件的性能。在某些实施例中，可以通过在高电阻率基底上或与其相邻地构建SiGe器件来减轻或避免低电阻率基底的影响。这种技术可以允许接近于以基于GaAs技术实现的设计的类似设计。由于在其他优点中，硅晶圆通常比GaAs晶圆更便宜，使用SiGe技术可以提供成本的益处。
使用SiGe/Si技术可以允许形成比传统Si晶体管具有更快操作的晶体管。在某些实施例中，图3的器件包含高电阻率块基底层，所述高电阻率块基底诸如具有大于50Ohm*cm的电阻率特性的硅。在某些实施例中，该块基底是高电阻率p型硅。例如，该高电阻率层可以具有大约1000Ohm*cm的电阻率。如图3所示，晶体管310包含n+型子集电极区，其可以包括例如重金属砷植入(heavy Arsenic implant)。但是，取决于利用的技术，晶体管310的子集电极和/或其他部分可以包括各种类型/材料。
在某些器件制造工艺中，可以在块硅基底的上表面附近形成低电阻率基底的外延层(例如，n型外延层(“n-epi”))。例如，在工艺期间，来自植入的子集电极区的砷、或其他材料可以在硅基底的表面上向外扩散和再沉积，形成低电阻率层。在某些实施例中，n-epi层可以具有大约1-100Ohm*cm的电阻率，且可以有大约1μm的厚度。另外，如可以在SiGe/Si期间制造工艺中使用的，在高电阻率硅基底的表面上施加二氧化硅可以引入固定电荷，其吸引自由载流子并进一步降低该表面附近的块电阻率。在该表面处形成这种层可能是不期望的，因为其低电阻率属性可能导致不想要的寄生电流传导，导致泄漏、串扰、高频损失、和对引起非线性和谐波失真的外部电场的易感性。
为了至少部分的减轻低电阻率层引起的潜在顾虑，可以用至少部分损坏或更改低电阻率层的结构的物质来处理该晶圆。例如，在某些实施例中，可以在晶圆中植入氩气来至少部分地破坏该区中的硅晶格。作为惰性气体的氩是惰性的，且因此可能不与硅或其他材料化学反应。可能不期望很靠近有源器件或依赖于单晶基底的任何器件地植入晶格破坏剂。因此，在某些实施例中，选择性地在至少与诸如双极型晶体管的有源器件相距预定距离的区域中用晶格破坏剂(即高电阻率植入物)处理晶圆。例如，可以在与将被植入负面影响的器件横向相距至少一微米处植入高电阻率植入物。在某些实施例中，与晶体管310相距至少10μm地植入高电阻率植入物。在某些实施例中，与有源器件相距5-10μm地植入高电阻率植入物。
替代以上讨论的高电阻率植入物或除此之外，可以使用解决与低电阻率相关联的寄生导电问题的各种其他方法。例如，在某些实施例中，可以在施加氧化物之前用如下多晶或非晶硅层(即“富陷阱(trap-rich)”层)来处理晶圆，该多晶或非晶硅层被配置为将自由载流子锁住，由此禁止在各操作频率处的移动性。这种方法可以适用于SOI应用，且可能能够经受CMOS工艺所需的高温度状况。另外，可以有利地结合在此公开的实施例来利用用于恢复晶圆的高电阻率特性的任何其他适当或期望的机制。另外，如所示的一个或多个沟槽可以被蚀刻进晶圆中，由此阻止基底中的载流子横跨这种沟槽的移动。在某些实施例中，沟槽可以具有大约3-4μm的深度。
虽然高电阻率基底可能有助于期望的双极型晶体管构造，但是对于诸如CMOS的某些器件可能希望与低电阻率基底相关联。例如，在某些实施例中，诸如CMOS FET器件和/或SiGe双极性HBT器件的一个或多个器件可以在块硅基底上生长。由于高电阻率基底对某些器件的不期望的影响，可以在这种器件下方或相邻处植入低电阻率基底(例如，p型植入(“p阱”))。因此，晶体管310可以受益于低电阻率p阱扩散和与基底的接触、以及可能的周围的高电阻率区。p阱可以包括至少部分地围绕晶体管310的集电极的带，或可以是靠近集电极的本地扩散区域。作为p阱带，可能存在距n阱一个或多个某种重要的距离，其最小化或实质上减少NPN集电极结电容和谐波生成。在某些实施例中，没有p阱的带，集电极n阱将不与在高电阻率基底的顶上生长的n-epi层足够地隔离，除非通过用某种植入、补偿掺杂、深沟槽等使得n-epi层呈现高电阻率来实现该隔离。
在某些实施例中，一个电荷区(a pocket of charge)可以在图3所示的沟槽和p阱之间的区中聚集。因此，可以期望紧挨着p阱布置沟槽，以便避免这种电荷聚集。在某些实施例中，诸如图3所示的高电阻率器件不包括子集电极区和p阱之间的沟槽。p阱可以用于限制耗尽区的宽度，由此增加在n阱/p阱结处的电容。图3所示的实施例包含与p阱相邻地布置的高电阻率植入区。
图3的晶体管310可以具有与其相关联的一个或多个电压限制元件。例如，图3包含被形成为与晶体管310的子集电极区相距横向距离d1的硅通孔(TSV)。在某些实施例中，选择距离d1以便从子集电极延伸的耗尽区在某些高电压状况下可以到达TSV，由此允许通过TSV来分流电流到地。因此，TSV可以提供电压限制功能，其中距离d1至少部分地确定该电压限制电平。在某些实施例中，距离d1小于大约40μm。例如，距离d1可以小于大约35μm。在某些实施例中，距离d1小于大约30μm。例如，距离d1可以在大约15μm和25μm之间，或在大约10μm和15μm之间。在一个实施例中，距离d1是大约20μm。例如，可以在WLAN功率放大器中使用大约20μm的距离d1。在另一实施例中，距离d1可以是大约6μm或更小。
在较低电阻率应用中，可能期望TSV比在高电阻率应用中更靠近地放置，以便实现相同的限制电压电平。在某些实施例中，TSV包含用于提供与TSV的电连接的触盘。TSV可以穿通过基底以与背面金属平面或区电接触，其可以为晶体管310的一个或多个元件提供地基准。在某些实施例中，TSV向硅界面提供金属，其可能取决于金属功函数可以呈现欧姆或肖特基接触。可替换的，TSV可以包括绝缘衬里；然而，由于关于TSV的绝缘可以至少部分地防止如此处所描述的钳位行为，使用TSV绝缘可能未必增加成本和或/负面地影响钳位功能。
图3还图示了提供在子集电极区和晶圆的背面之间的距离垂直距离的尺寸d2。在某些实施例中，距离d2可以允许如在此描述的电压钳位，其中，在晶体管器件310的一个或多个端子处出现高于某一阈值的电压的情况下，电荷可以经由背面金属而传播到地。为了设计和/或实现期望的电压钳位距离d2,，可以实施其中基底晶圆的背面可以被背磨(back-grind)以将尺寸d2减少到期望的距离的工艺。在某些实施例中，晶圆可以被背磨使得距离d2具有小于100μm的值。例如，距离d2可以具有大约80-90μm之间或更小的值。在某些实施例中，距离d2可以具有小于50μm的值。例如，距离d2可以具有大约20μm或更小的值。
使用一个或多个TSV来限制集电极电压可以有利地提供过电压保护，而不需要TSV以外的额外电路。由于耗尽区形成在某些半导体配置中是固有的，因此在此公开的系统和方法可以被配置为利用这种固有表现来改善性能。另外，在此公开的解决方案可以提供以下优点中的一个或多个：相对小/紧凑的设计；相对便宜的制造；实质上完整的恢复能力；相对快速的恢复；消除或减少由于晶体管骤回(snapback)而导致的氧化物损坏。
距离d1(或d2)的计算和设计可以至少部分地取决于采用的相关模块机制和/或电路的操作的相关功率电平。也就是说，选择的距离可以基于相关联的放大器正放大的信号的类型。例如，对于正交频分复用(OFDM)解决方案，其通常可能涉及相对高的峰值均值功率(PAPR)(例如802.11ac)(诸如大约7-8dB或更大)，可能期望距离d1(或d2)相对更长以防止不期望的信号失真。另一方面，对于更低的PAPR模块(诸如频移键控(FSK)等)，可能/可期望距离d1(或d2)相对较短，以便更有效地钳位不希望的电压。另外，如果在放大器(或其他设备)中产生的功率电平高(例如，20dBm或更高)，则距离d1(或d2)可以比在对应的更低功率解决方案中的相对更大。
虽然此处在功率放大器器件的环境下公开包含电压钳位TSV放置或尺寸设计的系统/设备的某些实施例，但是在此公开的原理可适用于其他设备/系统。例如，可能期望利用如在此描述的电压钳位，用于包含如下端子的任何半导体器件，可期望该端子至少部分地防止在该端子处出现的电压构造为高于特定电平或阈值。可以结合如此处描述的一个或多个电压钳位特征而形成的器件的例子可以包含比较器、操作放大器、二极管等。例如，易受静电放电影响的任何器件可以有益地包含电压钳位特征，这可以提供对相关联的电路的一个或多个区的保护。
图4图示一个或多个双极型晶体管410(例如NPN)的俯视图，所述一个或多个双极型晶体管410具有在其附近放置的一个或多个过电压保护TSV。一个或多个晶体管410可以包含多个集电极区403、基极区405和发射极区407。在某些实施例中，一个或多个晶体管410可以包括公共-发射极放大器。
所示的器件布局400还可以包含被配置为将一个或多个双极型晶体管410电耦合到一个或多个硅通孔7a-d的一个或多个金属或其他导电形式或组件(未示出)，其可以包括例如钨或其他金属。具体地，可以在一个或多个晶体管410的一个或多个发射极触头和一个或多个TSV之间耦合(一个或多个)金属连接器结构。一个或多个附加的金属或其他导电形式或片416可以被形成或置于与一个或多个通孔7a-d相接触，其可以至少部分地将一个或多个通孔7a-d彼此电耦合和/或电耦合到(一个或多个)晶体管410。
该一个或多个晶体管410可以至少部分地被一个或多个掺杂的阱区419(例如p阱)和/或沟槽421围绕，其可以提供一个或多个晶体管410相对于系统400的一个或多个相邻器件或组件的电隔离。
测量从子集电极(例如n+子集电极)的边缘到一个或多个TSV 7a-d的横向尺寸的尺寸d1可以被设计为提供在此描述的电压钳位。另外，尺寸d1可以具有以上参考图3所描述的值。也就是说，(一个或多个)TSV与(一个或多个)晶体管410的距离可能导致雪崩，其中，自由载流子趋于从子集电极区流向由(一个或多个)TSV呈现的接地路径，由此有效地以相对急剧的方式钳位在晶体管410的一个或多个端子处的电压。
虽然子集电极和TSV之间的载流子的流动通常可能在桥接在子集电极和TSV之间的块基底的区中产生增加的热能，但是这种区的相对高的电阻可以实质上防止处于钳位状况的器件的潜在地损坏过热。也就是说，该区的电阻可以有效地提供负反馈，来实质地防止电流增加到超过某一点。图5图示根据本公开的一个或多个实施例的用于制造具有硅通孔过电压保护的放大器器件的工艺500的流程图。工艺500可以涉及根据SiGe BiCMOS技术来制造双极型晶体管。在某些优选实施例中，以最小化放大器器件对过电压状况的易感性的方式来实行该工艺。该工艺500可以涉及在方框510处提供可以使用例如硅籽生长的高电阻率块硅基底的至少一部分。当生长高电阻率基底时，可期望以保持具有相对严格控制的电阻率的方式来进行，该电阻率可以极大地取决于基底中存在的氧沉淀物(Oi)的量。也就是说，可期望生长基底，该基底的电阻率和本征载流子类型(p相对于n)不倾向于在接下来的工艺期间实质地更改。在某些实施例中，在块基底中的过量氧沉淀物可能导致在制造SiGe和CMOS工艺期间的类型转换，诸如从p型到n型。类型转换可能导致耗尽宽度的实质增加，导致在器件之间的不期望的干扰或穿通。
如上结合图3所示，该工艺500还可以包含在晶圆的某些区中植入低电阻率植入物。例如，这种低电阻率植入物可以被配置使得各种RF器件可以至少部分地被该植入物围绕，和/或各种非RF器件可以被形成在该植入物上。低电阻率植入物可以允许通过限制耗尽宽度来使得一个或多个器件和底层基底之间有效地接触。
在方框530处，在基底上形成一个或多个有源器件。这种器件的例子可以包含各种类型的晶体管。如上所述，在高电阻率硅晶圆的制造工艺期间，相对低电阻率硅的外延层可以形成在晶圆的上表面上。因此，该工艺500可以包含步骤540，其涉及破坏低电阻率外延层在所选区中的至少一部分，以恢复基底在那些区中的高电阻率特性。在方框540图示该步骤，且可以通过用氩气来处理基底的表面、由此至少部分地破坏在该区中的晶格来执行该步骤。
在方框550处，在基底中形成一个或多个硅通孔。例如，TSV可以提供通过块半导体基底和/或基底的高电阻率部分到背面金属等的电连接。TSV可以被形成为与一个或多个有源器件的子集电极部分相距期望的距离，使得TSV为(一个或多个)器件提供至少部分的过电压保护。在方框560处，工艺500涉及使用(一个或多个)TSV来限制一个或多个有源器件上的电压。
图6A图示示出了块硅电阻率和耗尽宽度之间的可能的关系的图。如在此描述的，TSV可以位于与器件子集电极区相距预定距离处，以允许在某些高电压状况下耗尽区延伸到(一个或多个)TSV壁。如图6A的图所展示的，这种距离可以至少部分地取决于底层基底的电阻率。虽然在此在高电阻率块基底的环境中描述了某些实施例，但是描述的原理可适用于任何实际的电阻率特性，其中，(一个或多个)TSV的放置可以在更大的相对距离处，以用于更高电阻率应用。
图6B图示了基底掺杂水平和电阻率之间的可能的关系的图。在某些实施例中，基底电阻率可以由受体/供体(acceptor/donor)浓度水平来控制和/或确定。如上所述，基底电阻率可以确定要在哪里形成(一个或多个)过电压保护TSV来实现给定的电压极限电平。
图7A-7D是示出具有置于与n型扩散(或p型，取决于晶体管配置)相距各种距离处的TSV的晶体管的潜在的穿通表现的图。总体的，图7A-D的曲线展示了TSV邻近配置的谐波相对于DC特性的相关性。
图7A的图示出了n型扩散边缘和TSV之间的泄漏电流。图7A包含对应于例如20μm的TSV距离的第一曲线以及对应于例如40μm的TSV距离的第二曲线。可以在图7A中看出，在大约20μm的TSV距离的实施例中，可能在大约4V的DC电压电平处开始经历穿通，而在大约40μm的TSV距离的实施例中，可能直到大约14V或某个其他值才经历穿通。
图7B示出相对于输入功率和输出功率的一次谐波特性的表现。图7C示出二次谐波特性的表现，而图7D示出三次谐波特性的表现。一个或多个图中的数据可以对应于如上所述的其中在第一配置中主要外延硅被置于耗尽区之上的晶体管配置或其中存在深p型阱的晶体管配置。因为主要在p型阱之下的深度处经历相关泄漏电流，因此在某些实施例中该阱的存在可能不对穿通有显著影响。
虽然某些图可能是DC表现的代表，所展示的原理还可以适用于大信号AC状况。在某些实施例中，在RF激励下，可以以与DC类似的方式经历穿通。图7A-7D的图展示了TSV距离对泄漏和/或谐波性能可以具有实质影响。
在一些实施例中，可以在诸如封装模块的模块中实现具有在此描述的一个或多个特征的裸芯。在图8A(平面图)和8B(侧面图)中示出这种模块的例子。模块800被示出为包含封装基底802。这种封装基底可以被配置为容纳多个组件，且可以包含例如层压基底。在封装基底802上安装的组件可以包含一个或多个裸芯。在所示的例子中，具有在此描述的过电压保护的功率放大器(PA)810的裸芯809被示出为安装在封装基底802上。裸芯809可以通过诸如连接焊线806的连接而电连接到该模块的其他部件。这种连接焊线可以形成在在裸芯809上形成的触盘808和在封装基底802上形成的触盘804之间。在一些实施例中，一个或多个表面安装器件(SMD)812可以被安装在封装基底802上以有助于模块800的各种功能。
在一些实施例中，封装基底802可以包含用于将各种组件彼此互连和/或与用于外部连接的触盘互连的电连接路径。例如，连接路径822被描述为将SMD 812和外部连接触盘824互连。在另一例子中，连接路径822被描述为将裸芯809和地连接触盘826互连。
在一些实施例中，封装基底802和在其上安装的各种组件之上的空间可以用包胶模(overmold)结构820填充。这种包胶模结构可以提供多种期望的功能，包含对组件和来自外部元件的焊线的保护，且更容易处理封装的模块800。
图9示意性地描述具有在此描述的一个或多个有利特征的示例无线通信设备900。无线通信设备900可以包含RF组件995和基带组件990两者。在某些实施例中，无线通信设备900可以包含根据在此公开的一个或多个实施例的具有与其相关联的电压限制TSV的一个或多个功率放大器910。在一些实施例中，这种功率放大器配置可以提供过电压保护。
在示例无线设备900中，具有多个PA的功率放大器(PA)模块901可以向开关920提供放大的RF信号，且开关920可以将放大的RF信号路由到天线916。PA模块901可以从收发器906接收未放大的RF信号，该收发器906可以以已知方式来配置和操作。收发器906还可以被配置为处理接收的信号。收发器906被示出为与基带子系统908交互，该基带子系统908被配置为提供适用于用户的数据和/或语音信号和适用于收发器914的RF信号之间的转换。收发器914还被示出为与电力管理组件906连接，该电力管理组件906被配置为管理用于无线设备900的操作的电力。这种功率管理组件还可以控制基带子系统910和模块810的操作。
基带子系统910被示出为连接到用户接口902，以有助于向用户提供和从用户接收的语音和/或数据的各种输入和输出。基带子系统908还可以连接到存储器904，该存储器904被配置为存储数据和/或指令，以有助于无线设备的操作，和/或为用户提供信息的存储。
在一些实施例中，双工器912可以允许使用公共天线(例如916)同时进行发送和接收操作。在图9中，接收的信号被示出为被路由到"Rx"路径(未示出)，该"Rx"路径可以包含例如一个或多个低噪声放大器(LNA)。
虽然在此讨论某些高电阻率应用，应该理解本公开的实施例可以适用于利用任何适当或期望的半导体基底的应用。另外，公开的过电压保护原理可以适用于其他类型的晶体管器件，包含场效应晶体管(FET)、浮置栅极晶体管、异质结双极型晶体管(HBT)、或其他类型的晶体管或器件。
多种其他无线设备配置可以利用在此描述的一个或多个特征。例如，无线设备不一定是多频带设备。在另一例子中，无线设备可以包含诸如分集天线的附加的天线、和诸如Wi-Fi、蓝牙和GPS的附加的连接性特征。在此描述的各种例子是在可以在其上形成各种结构的基于硅的半导体的环境的。但是，将理解，还可以在包含可能的化合物半导体基底的其他半导体基底上实现这种特征。例如，可以利用诸如GaAs、InP、GaN、InGaP和InGaAs的化合物半导体作为在其上形成具有在此描述的一个或多个特征的结构的基底。还将理解，虽然此处在化合物半导体的环境中描述了各种示例，但是还可以在元素半导体上实现这种特征。例如，可以利用诸如硅和/或锗的元素半导体作为在其上形成具有在此描述的一个或多个特征的结构的基底。
除非上下文清楚地另外要求，贯穿整个说明书和权利要求，词语“包括”和“包含”等应以包含性的含义来解释，而非排他性或穷举性的含义；也就是说，以“包括但不限于”的含义来解释。如这里通常使用的，词语“耦接”指代可以直接连接或通过一个或多个中间元件连接的两个或多个元件。此外，当在本申请中使用时，词语“这里”、“上面”、“下面”和类似意思的词语应指本申请整体，而非本申请的任何特定部分。当上下文允许时，上面的具体实施方式中的、使用单数或复数的词语也可以分别包括复数或单数。在提到两个或多个项目的列表时的词语“或”，该词语覆盖对该词语的全部下列解释：列表中的任何项目、列表中的全部项目以及列表中的项目的任何组合。
对本发明的某些实施例的以上详细描述不是意图穷举性的或将本发明限制为上面公开的精确形式。如相关领域技术人员将认识到的，虽然为了说明的目的在上面描述了本发明的具体实施例和示例，但是在本发明的范围内各种等效修改是可能的。例如，虽然以给定顺序呈现处理或块，但是替换实施例可以执行具有不同顺序的步骤的例程，或采用具有不同顺序的块的系统，并且可以删除、移动、添加、细分、组合和/或修改一些处理或块。可以以多种不同方式实现这些处理或块中的每一个。此外，虽然处理或块有时被示出为串行执行，但是作为替代，这些处理或块可以并行执行，或可以在不同时间执行。
这里提供的本发明的教导可以应用于其他系统，而不一定是上面描述的系统。可以组合上面描述的各种实施例的元件和动作以提供进一步的实施例。
虽然已描述了本发明的一些实施例，但是这些实施例仅作为示例呈现，并且无意限制本公开的范围。实际上，这里描述的新方法和系统可以以多种其他形式实施；此外，可以做出这里描述的方法和系统的形式上的各种省略、替代和改变，而不背离本公开的精神。所附权利要求及其等效物意图覆盖将落入本公开的范围和精神内的这种形式或修改。

Claims (15)

1.一种半导体裸芯，包括：
硅基底；
双极型晶体管，具有置于所述基底上的集电极区、发射极区、基极区和子集电极区；以及
电压钳位硅通孔，形成在所述子集电极区的20μm内的位置处，并且配置为将所述双极型晶体管的峰值电压钳位在预定的电压极限电平处，选择所述位置以提供峰值电压在所述预定电压极限电平处的钳位。
2.根据权利要求1所述的半导体裸芯，其中，所述电压钳位硅通孔被布置为与所述双极型晶体管的子集电极区的距离在15-20μm之间。
3.根据权利要求1所述的半导体裸芯，还包括布置在所述硅基底的背面的背面金属层，该硅基底的尺寸被形成为使得背面金属层和子集电极区之间的距离小于20μm。
4.根据权利要求1所述的半导体裸芯，其中，所述电压钳位硅通孔被布置为与所述双极型晶体管的子集电极区的距离在10-15μm之间。
5.根据权利要求1所述的半导体裸芯，其中，所述电压极限电平在4-9伏特之间。
6.根据权利要求1所述的半导体裸芯，其中，所述双极型晶体管是具有硅或硅锗合金基极的双极型晶体管。
7.根据权利要求1所述的半导体裸芯，其中，所述硅基底包含高电阻率部分。
8.根据权利要求7所述的半导体裸芯，其中，所述双极型晶体管被布置在所述高电阻率部分之上。
9.根据权利要求7所述的半导体裸芯，其中，所述高电阻率部分具有大于500Ohm*cm的电阻率值。
10.根据权利要求7所述的半导体裸芯，其中，所述高电阻率部分具有1k Ohm*cm的电阻率。
11.根据权利要求1所述的半导体裸芯，其中，所述双极型晶体管是功率放大器的组件。
12.一种射频模块，包括：
封装基底，被配置为容纳多个组件；
安装在所述封装基底上的裸芯，所述裸芯包含功率放大器，所述功率放大器包含双极型晶体管，所述双极型晶体管具有集电极区、发射极区、基极区和子集电极区，所述裸芯还包含电压钳位硅通孔，其形成在所述子集电极区的20μm内的位置处，并且被配置为将所述双极型晶体管的峰值电压钳位在预定的电压极限电平处，选择所述位置以提供峰值电压在所述预定电压极限电平处的钳位；以及
多个连接器，被配置为提供在所述裸芯和所述封装基底之间的电连接。
13.根据权利要求12所述的射频模块，其中，所述电压钳位硅通孔被布置为与所述双极型晶体管的子集电极区的距离在15-20μm之间。
14.根据权利要求12所述的射频模块，还包括布置在硅基底的背面的背面金属层，该硅基底的尺寸被形成为使得背面金属层和子集电极区之间的距离小于20μm。
15.根据权利要求12所述的射频模块，其中，所述电压钳位硅通孔被布置为与所述双极型晶体管的子集电极区的距离在10-15μm之间。
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