CN103022052A - 一种阵列基板及显示装置 - Google Patents

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Abstract

本发明的实施例公开一种阵列基板及显示装置，涉及显示领域，能够降低显示区域外围公共电极上的电能聚集，有效减少像素电极层成膜工艺前ESD和静电击穿发生的可能性。该阵列基板，包括显示区域，显示区域外围设有多个公共电极区块，所述公共电极区块通过像素电极跨接线图形导通。本发明的实施例用于显示装置制造。

Description

一种阵列基板及显示装置
技术领域
本发明涉及显示器制造领域，尤其涉及一种阵列基板及显示装置。
背景技术
目前大尺寸显示面板开发过程中的ESD(electro-static discharge，静电释放)发生率较高，此类静电相关不良一直没有彻底的解决方案。通过解析发现，导致ESD不良大量发生的根源是与栅极层同时制作的公共电极线。由于大片金属容易聚集电荷，在Plasma(等离子电浆工艺)环境如PECVD(Plasma Enhanced Chemical Vapor Deposition，等离子体增强化学气相沉积法)设备等设备中，局部电场不均，容易造成尖端放电，导致不同层金属ESD或造成静电击穿。
现有技术中为了使显示面板显示区域的公共电极电压分布均匀，显示区域外围的公共电极金属一般采用整体的板状设计，这种设计便会在局部造成电势差，导致尖端放电时，静电能量过大，容易造成ESD不良或静电击穿。
发明内容
本发明的实施例提供一种阵列基板及显示装置，能够降低显示区域外围公共电极上的电能聚集，有效减少像素电极层成膜工艺前ESD或静电击穿现象发生的可能性。
为达到上述目的，本发明的实施例采用如下技术方案：
一方面，提供一种阵列基板，包括显示区域，所述显示区域外围设有多个公共电极区块，所述公共电极区块通过像素电极跨接线图形导通。
可选的，所述像素电极跨接线图形下设置有金属层跨接线图形，所述金属层跨接线图形下方设置有有源层跨接线图形，所述有源层跨接线图形下方和所述公共电极区块上方设置有绝缘层，所述像素电极跨接线图形通过设置在所述绝缘层上的过孔将所述公共电极区块导通。
可选的，所述金属层跨接线图形和所述像素电极跨接线图形之间设置有保护层跨接线图形，其中所述保护层跨接线图形为保护层通过构图工艺形成的图形，所述保护层覆盖所述公共电极区块上方的所述绝缘层。
可选的，所述公共电极区块为等间隔设置。
可选的，所述像素电极跨接线图形的长度均相等。
可选的，所述像素电极跨接线图形与所述公共电极区块的宽度相同。
一方面，提供一种显示装置，包括上述任一阵列基板。
本发明的实施例提供的阵列基板及显示装置，在像素电极层成膜工艺前，在等离子体环境中通过将显示区域外围公共电极分段隔离，能够降低公共电极上的电能聚集，有效减少像素电极层成膜工艺前ESD或静电击穿现象发生的可能性。
附图说明
为了更清楚地说明本发明的实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明的实施例提供的一种阵列基板结构示意图；
图2为本发明的另一实施例提供的一种阵列基板的结构示意图；
图3为本发明的实施例提供的一种阵列基板的制作过程中的结构示意图；
图4为本发明的实施例提供的一种阵列基板的制作过程中的另一结构示意图；
图5为本发明的另一实施例提供的一种阵列基板的制造方法流程示意图。
符号标记：
1-跨接线；2-公共电极区块；3-像素电极层跨接线图形；4-绝缘层；5-有源层跨接线图形；6-金属层跨接线图形；7-保护层；7a-保护层跨接线图形；8-透明基板；9-单开口的掩膜板；10-双开口的掩膜板。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明的实施例提供一种阵列基板，包括显示区域，参照图1所示，显示区域外围设有多个公共电极区块2，公共电极区块2通过像素电极跨接线图形3导通。其中参照图1所示，公共电极区块2设置在透明基板8上。
可选的，参照图1所示，像素电极跨接线图形3下设置有金属层跨接线图形6，金属层跨接线图形6下方设置有有源层跨接线图形5，有源层跨接线图形5下方和公共电极区块2上方设置有绝缘层4，像素电极跨接线图形3通过设置在绝缘层4上的过孔将公共电极区块2导通。其中上述各个跨接线图形结构共同构成如图1所示的跨接线1。
当然以上跨接线包含的各层图形为制作阵列基板的TFT过程中直接形成，其中，像素电极跨接线图形3为形成阵列基板的像素电极层时同层透明导电材料通过一次构图工艺形成；公共电极区块2采用与栅线相同的材料，在制作栅线的构图工艺形成时形成；有源层跨接线图形5为形成阵列基板TFT的有源层时通过同一次构图工艺形成；有源层跨接线图形5上方的金属层跨接线图形6为制作阵列基板的TFT时形成TFT源极和漏极的金属层通过构图工艺形成。这样跨接线1的各层图形在与制作TFT同时形成，直接在制作阵列基板的掩模工艺中形成本发明实施例提供的阵列基板可以节省成本和工艺流程。采用该结构的公共电极，阵列基板在等离子电浆工艺环境如PECVD设备中像素电极层成膜前，显示区域外围公共电极的形态是分段隔离的公共电极区块，能够降低公共电极上的电能聚集，从而避免了像素电极层成膜工艺前ESD或静电击穿的发生，在像素电极层成膜后，形成的像素电极跨接线图形将分段隔离的公共电极区块导通，形成连通的公共电极；参照图3所示，在制作过程中在构图工艺中采用单开口的掩膜板对跨接线处的各层进行刻蚀在绝缘层上形成过孔以露出两端的公共电极区块2并形成金属层跨接线图形6，这样在金属层上方形成像素电极跨接线图形之后，采用像素电极跨接线图形及金属层跨接线图形将两端的公共电极区块以跨接的方式导通形成公共电极可以避免像素电极跨接线图形的电阻过大对公共电极的导电性造成的不利影响。
本发明实施例提供的阵列基板，在制程过程中通过将显示区域外围公共电极分段隔离，在等离子体环境中能够降低公共电极上的电能聚集，有效减少像素电极层成膜工艺前ESD和静电击穿发生的可能性。
此外，参照图2所示，金属层跨接线图形6和像素电极跨接线图形3之间设置有保护层跨接线图形7a，其中保护层跨接线图形7a为保护层7通过构图工艺形成的图形，保护层7覆盖公共电极区块2上方的绝缘层4。参照图4所示，这里在制作过程中在构图工艺中采用双开口的掩膜板对跨接线处的各层进行刻蚀在绝缘层上形成过孔以露出两端的公共电极区块2并形成金属层跨接线图形6，同时还在金属层跨接线图形6上方形成保护层跨接线图形7a，这样相对于图3所示，单开口的掩膜板的开口距离有限，采用双开口的掩膜板可以加宽公共电极区块的间隔的距离即增大跨接线1的长度，以使得像素电极层在成膜工艺前在等离子电浆工艺环境中更好的避免ESD和静电击穿发生的可能性。
此外，优选的公共电极区块2为等间隔设置；像素电极跨接线图形3的长度均相等；像素电极跨接线图形3与公共电极区块2的宽度相同。
本发明的实施例提供的阵列基板，能够降低显示区域外围公共电极上的电能聚集，有效减少像素电极层成膜工艺前ESD和静电击穿发生的可能性。
参照图5所示，本发明的实施例一种阵列基板的制造方法，具体包括以下步骤：
101、在透明基板上形成一层金属层，通过构图工艺形成位于透明基板外围间隔设置的用作公共电极的公共电极区块；
具体的，可以使用磁控溅射方法，在基板上制备底层金属薄膜。该金属薄膜的材料通常可以采用钼、铝、铝镍合金、钼钨合金、铬、或铜等任一种金属，也可以使用上述几种材料的组合。
在本发明所有实施例中的构图工艺可以包括：在需要图案化的薄膜上涂覆光刻胶，并用掩模板通过包括曝光、显影、刻蚀、剥离等工序形成所需图案，在步骤101中为在透明基板的外围形成间隔设置的公共电极区块；此时由于用作公共电极的公共电极区块是间隔设置的，因此公共电极是不导通的，阵列基板在等离子电浆工艺环境如PECVD设备中像素电极层成膜前，显示区域外围公共电极的形态是分段隔离的公共电极区块，能够降低公共电极上的电能聚集，从而避免了像素电极层成膜工艺前ESD或静电击穿的发生。
102、制作覆盖公共电极区块的绝缘层；
具体的，可以利用化学汽相沉积法沉积的绝缘层；绝缘层的材料通常是氮化硅，也可以使用氧化硅和氮氧化硅等。
103、在公共电极区块的间隔处绝缘层上形成有源层跨接线图形；
具体的，可以利用溅射法或化学气相沉积法沉积半导体薄膜；然后采用构图工艺形成有源层跨接线图形，该过程可以与晶体管器件的有源层同层制备，无需增加额外的工艺；其中，半导体薄膜的材料可以为氧化物半导体，如含有铟、镓、锌中至少一种金属的氧化物半导体。
104、在有源层跨接线图形上形成金属层跨接线图形；
具体的，可以使用磁控溅射方法，在栅绝缘层和有源层跨接线图形上方制备金属薄膜。该金属薄膜的材料通常可以采用钼、铝、铝镍合金、钼钨合金、铬、或铜等金属，也可以使用上述几种材料的组合。通过一次构图工艺处理，形成金属层跨接线图形，当然该制程工艺同时形成晶体管器件的源极和漏极，因此也不需要单独增加工艺流程。
105、在金属层跨接线图形上形成保护层；
具体的，可以利用化学汽相沉积法沉积的保护层，其材料通常是氮化硅，也可以使用氧化硅和氮氧化硅等。
106、通过单开口的掩膜板对公共电极区块之间的间隔处进行刻蚀，在间隔处两端的公共电极区块上方的绝缘层上形成过孔，在间隔处的绝缘层上形成有源层跨接线图形和位于有源层跨接线图形上方的金属层跨接线图形。
此时，间隔的公共电极区块通过像素电极跨接线图形导通，此外由于在步骤104形成了金属层跨接线图形，此时像素电极跨接线图形与该金属层跨接线图形接触，可以保证公共电极区块间良好的导电性能，避免了像素电极跨接线图形的电阻过大对公共电极导电性造成的不利影响。
可选的在步骤106中还可以采用通过双开口的掩膜板对公共电极区块之间的间隔处进行刻蚀，在间隔处两端的公共电极区块上方的绝缘层上形成过孔，在间隔处的绝缘层上形成有源层跨接线图形、位于有源层跨接线图形上方的金属层跨接线图形和位于金属线跨接线图形上方的保护层跨接线图形。
单开口的掩膜板的开口距离有限，因此在步骤101中需要考虑公共电极区块间设置的间隔的距离，采用双开口的掩膜板时，则可在步骤101中适当加宽公共电极区块的间隔的距离，即增大跨接线的长度，以使得像素电极层在成膜工艺前在等离子电浆工艺环境中更好的避免ESD和静电击穿发生的可能性。
本发明的实施例提供一种显示装置，包括上述的任一阵列基板，当然这里的显示装置可以是电子纸、手机、电视、数码相框等等显示设备。
本发明的实施例提供的显示装置，能够降低显示区域外围公共电极上的电能聚集，有效减少像素电极层成膜工艺前ESD和静电击穿发生的可能性。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (7)

1.一种阵列基板，包括显示区域，其特征在于，所述显示区域外围设有多个公共电极区块，所述公共电极区块通过像素电极跨接线图形导通。
2.根据权利要求1所述的阵列基板，其特征在于，所述像素电极跨接线图形下设置有金属层跨接线图形，所述金属层跨接线图形下方设置有有源层跨接线图形，所述有源层跨接线图形下方和所述公共电极区块上方设置有绝缘层，所述像素电极跨接线图形通过设置在所述绝缘层上的过孔将所述公共电极区块导通。
3.根据权利要求2所述的阵列基板，其特征在于，所述金属层跨接线图形和所述像素电极跨接线图形之间设置有保护层跨接线图形，其中所述保护层跨接线图形为保护层通过构图工艺形成的图形，所述保护层覆盖所述公共电极区块上方的所述绝缘层。
4.根据权利要求1～3的任一项所述的阵列基板，其特征在于，所述公共电极区块为等间隔设置。
5.根据权利要求1～3的任一项所述的阵列基板，其特征在于，所述像素电极跨接线图形的长度均相等。
6.根据权利要求1～3的任一项所述的阵列基板，其特征在于，所述像素电极跨接线图形与所述公共电极区块的宽度相同。
7.一种显示装置，其特征在于，包括权利要求1～6任一项所述的阵列基板。
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