CN102759700B - 半导体集成电路的测试电路和测试方法 - Google Patents

Abstract

本发明涉及一种半导体集成电路的测试电路和测试方法。半导体集成电路的测试电路包括穿通通孔、电压驱动单元和判定单元。所述穿通通孔接收输入电压。所述电压驱动单元与所述穿通通孔连接以接收所述输入电压，响应于测试控制信号改变所述输入电压的电平，并产生测试电压。所述判定单元比较所述输入电压与所述测试电压以输出所得信号。

Description

半导体集成电路的测试电路和测试方法

相关申请的交叉引用

本申请要求2011年4月27日向韩国知识产权局提交的申请号为10-2011-0039472的韩国专利申请的优先权，其全部内容通过引用合并于此。

技术领域

本发明总体而言涉及一种半导体集成电路，更具体而言，涉及一种半导体集成电路的测试电路和测试方法。

背景技术

通过例如将多个层叠芯片封装到一个单独的封装体中形成的三维(3D)半导体集成电路是一种将集成度提升到更高水平的形式。通过垂直地层叠两个或更多个芯片，3D半导体集成电路在给定的空间内能达到一个高的集成度。

实现3D半导体集成电路有多种方案。在一种方案中，层叠了多个结构相同的芯片，并且层叠的芯片通过诸如金属线的引线彼此耦接，以便允许层叠的芯片作为一个单独的半导体集成电路来操作。

在穿通硅通孔(TSV)型半导体装置中，硅通孔穿通多个层叠芯片而形成，使得所有的芯片能经由代替金属线的硅通孔而彼此电连接。在TSV型半导体装置中，由于芯片经由垂直穿通芯片的硅通孔而彼此电连接，与其中芯片经由结合在芯片边缘附近的键合引线而彼此电连接的半导体集成电路相比，可以进一步减小封装面积。

TSV通常在封装工艺中形成，在此之后，所有彼此平行层叠的芯片能彼此连接。然而，TSV可以提前在芯片制造工艺中形成以使层叠芯片相互连接。例如，如图1所示，TSV提前在芯片制造工艺中形成，以使第一芯片和第二芯片的TSV分别耦接到第一芯片和第二芯片的内部电路。然后，在封装工艺中，在层叠第一芯片和第二芯片的同时，第一芯片的TSV经由凸块与第二芯片的内部电路耦接，使得可以按如下顺序来实现串联连接：第一芯片的内部电路、第一芯片的TSV、第二芯片的内部电路、第二芯片的TSV。

电流泄漏测试主要用于判定TSV是否正常地形成。总的来说，在层叠并封装多个芯片之后执行测试。然而，由于如上所述会在芯片制造工艺中形成串联或并联连接的TSV，因此必须执行测试以判定TSV在晶片级是否已经正常形成。

发明内容

本文描述了一种半导体集成电路的测试电路和方法，所述测试电路和方法用于测试半导体集成电路中在晶片上的单个芯片中是否形成具有故障的TSV以及测试在封装好的半导体集成电路中是否形成具有故障的TSV。

在本发明的一个实施例中，一种半导体集成电路的测试电路包括：穿通硅通孔，所述硅通孔被配置成接收输入电压；电压驱动单元，所述电压驱动单元被配置成与穿通硅通孔连接以接收输入电压，响应于测试控制信号改变输入电压的电平，并且产生测试电压；以及判定单元，所述判定单元被配置成比较输入电压与测试电压并输出所得的信号。

在本发明的一个实施例中，一种半导体集成电路包括：第一芯片，所述第一芯片包括第一芯片穿通硅通孔、第一芯片电压驱动单元和第一芯片判定单元，所述第一芯片穿通硅通孔被配置成接收输入电压，所述第一芯片电压驱动单元被配置成与所述第一芯片穿通硅通孔连接，改变输入电压的电平，并且产生第一芯片测试电压，所述第一芯片判定单元被配置成比较输入电压和第一芯片测试电压，并产生第一芯片所得信号；以及第二芯片，所述第二芯片包括第二芯片穿通硅通孔、第二芯片电压驱动单元和第二芯片判定单元，所述第二芯片穿通硅通孔被配置成与第一芯片穿通硅通孔连接以接收输入电压，所述第二芯片电压驱动单元被配置成接收来自第二芯片穿通硅通孔的输入电压，改变输入电压的电平，并且产生第二芯片测试电压，所述第二芯片判定单元被配置成比较输入电压与第二芯片测试电压，并产生第二芯片所得信号。

根据本发明的一个实施例，一种半导体集成电路的测试方法包括以下步骤：在穿通硅通孔中施加输入电压并充电；第一次对充入在穿通硅通孔中的电荷进行充电或放电，并产生第一测试电压；比较输入电压的电平与第一测试电压的电平并产生第一所得信号；第二次对被充电有第一测试电压的穿通硅通孔进行充电或放电，并产生第二测试电压；比较输入电压的电平与第二测试电压的电平并产生第二所得信号。

附图说明

结合附图描述本发明的特点、方面和实施例，其中：

图1示出构成半导体集成电路的多个芯片的层叠；

图2示出根据本发明的一个示例性实施例的半导体集成电路的测试电路的配置；

图3示出图2所示的根据上述示例性实施例中的测试电路的配置；

图4A示出与正常TSV耦接的测试电路，而图4B-4D示出与不同类型的故障TSV耦接的测试电路；

图5是根据本发明的一个示例性实施例经由测试电路来测试图4A的正常TSV可以获得的结果的示例性时序图；

图6至图8是根据本发明的一个示例性实施例经由测试电路分别测试图4B至4C的故障TSV可以获得的结果的示例性时序图；以及

图9示出根据本发明的一个示例性实施例具有层叠芯片的半导体集成电路且每个芯片包括测试电路。

具体实施方式

下面将参考附图详细描述根据本发明的示例性实施例的用于测试半导体集成电路的测试电路和方法。

图2示出根据本发明的一个示例性实施例的半导体集成电路的测试电路1。在图2中，半导体集成电路的测试电路1包括TSV 100、电压驱动单元200、以及判定单元300。TSV100被形成为穿通芯片(未示出)以将具有TSV 100的芯片与另一个芯片电连接。TSV 100可以通过在硅通孔中填充导电材料来形成，所述硅通孔在通孔壁上形成有绝缘材料。在这点上，当TSV 100不与另一个芯片电连接时，TSV 100可作为电容器操作。TSV 100从缓冲器单元400接收输入电压VI以用于半导体集成电路的测试。

电压驱动单元200被配置成接收从TSV 100传送来的输入电压VI，并通过改变从TSV 100传送来的输入电压VI的电平而产生测试电压VT。电压驱动单元200被配置成响应于测试控制信号EN_P和EN_N而改变从TSV 100传送来的输入电压VI的电平。为了提高测试操作的效率和准确率，测试控制信号包括第一测试控制信号EN_P1、EN_N1和第二测试控制信号EN_P2、EN_N2(参见图5)。第一测试控制信号EN_P1、EN_N1和第二测试控制信号EN_P2、EN_N2可以从通知测试操作的测试模式信号TM来产生。另外，第一测试控制信号和第二测试控制信号可以从熔丝信号或者半导体集成电路的模式寄存器组中所使用的信号来产生。第一测试控制信号EN_P1、EN_N1和第二测试控制信号EN_P2、EN_N2可以在彼此不同的时间点被激活。另外，第一测试控制信号EN_P1、EN_N1和第二测试控制信号EN_P2、EN_N2可以具有彼此不同的脉冲宽度。利用在不同的时间点被激活且具有彼此不同的脉冲宽度的第一测试控制信号EN_P1、EN_N1和第二测试控制信号EN_P2、EN_N2，可以执行不同类型的测试。

在图2中，电压驱动单元200可以包括一个或更多个上拉驱动器210和下拉驱动器220。上拉驱动器210被配置成响应于测试控制信号EN_P1和EN_P2来利用电平比从TSV 100传送来的输入电压VI的电平高的电压来驱动从TSV 100传送来的输入电压VI。下拉驱动器220被配置成响应于测试控制信号EN_N1和EN_N2利用电平比从TSV 100传送来的输入电压VI的电平低的电压来驱动从TSV100传送来的输入电压VI。当从TSV100传送来的输入电压VI是高电压即处于逻辑高电平时，电压驱动单元200经由下拉驱动器220来改变从TSV 100传送来的输入电压VI的电平以产生测试电压VT。当从TSV100传送来的输入电压VI是低电压即处于逻辑低电平时，电压驱动单元200经由上拉驱动器210来改变从TSV 100传送来的输入电压VI的电平以产生测试电压VT。图2示出这样一个例子，在这个例子中，上拉驱动器210利用外部电压VDD来驱动从TSV 100传送来的输入电压VI，而下拉驱动器220利用接地电压VSS来驱动从TSV 100传送来的输入电压VI。

判定单元300被配置成接收输入电压VI和测试电压VT。判定单元300被配置成比较输入电压VI与测试电压VT并输出所得信号OUT。例如，当输入电压VI的逻辑电平与测试电压VT的逻辑电平基本上相同时，判定单元300将所得信号OUT去激活。当输入电压VI的逻辑电平与测试电压VT的逻辑电平不同时，判定单元300将所得信号OUT激活。利用这样的配置，根据一个实施例的半导体集成电路的测试电路1能用具有期望电平的输入电压VI对TSV 100充电，并通过改变从TSV 100传送来的输入电压VI的电平来产生测试电压VT(例如，从TSV100传送来的输入电压VI可以是从已被缓冲器单元400提供的输入电压充电的TSV 100放电出来的电压)，并通过比较从TSV 100传送来的输入电压VI的电平与测试电压VT的电平来判定TSV 100是否正常。

在图2中，测试电路1还包括缓冲器单元400，所述缓冲器单元400被配置成响应于测试模式信号TM将输入电压VI提供给TSV 100。缓冲器单元400被配置成在测试模式信号TM激活时段提供输入电压VI。因此，缓冲器单元400响应于测试模式信号TM用输入电压VI对TSV 100充电。

在图2中，测试电路1还可以包括输出单元500。输出单元500被配置成响应于测试模式信号TM输出输入电压VI和所得信号OUT中的一个。当半导体集成电路利用测试电路1执行测试操作时，输出单元500输出所得信号OUT。当测试操作结束时，输出单元500输出输入电压VI，使得输入电压VI对于半导体集成电路中所包括的各种内部电路而言都是可获得的。此外，当测试操作结束时，输出单元500可以将所得信号OUT的电平锁定在恒定的电平。

图3示出根据本发明的一个实施例的图2所示的测试电路1的配置。缓冲器单元400响应于测试模式信号TM施加输入电压VI到第一节点ND1，由此对TSV 100充电。

如图3所示，电压驱动单元200的上拉驱动器210可以包括第一PMOS晶体管P1，而下拉驱动器220可以包括第一NMOS晶体管N1。第一PMOS晶体管P1具有接收测试控制信号EN_P的栅极、接收外部电压VDD的源极端子和与第一节点ND1连接的漏极端子。第一NMOS晶体管N1具有接收测试控制信号EN_N的栅极、与接地电压VSS连接的源极端子和与第一节点ND1连接的漏极端子。因此，当从TSV 100传送来的输入电压VI是低电平电压时，第一PMOS晶体管P1可以响应于测试控制信号EN_P用外部电压VDD在第一节点ND1处驱动从TSV 100传送来的输入电压VI以产生测试电压VT。相反地，当从TSV 100传送来的输入电压VI是高电平电压时，第一NMOS晶体管N1可以响应于测试控制信号EN N用接地电压VSS在第一节点ND1处驱动从TSV 100传送来的输入电压VI以产生测试电压VT。

如图3所示，上拉驱动器210和下拉驱动器220还可以分别包括电阻器RU和RD。提供电阻器RU和RD用来分别调节上拉驱动器210的驱动力和下拉驱动器220的驱动力。此外，可以通过调节第一PMOS晶体管P1和第一NMOS晶体管N1的尺寸来调节上拉驱动器210的驱动力和下拉驱动器220的驱动力。

在图3中，测试电路1还可以包括接收和差分放大测试电压VT和输入电压VI的差分放大器(未示出)。因为差分放大器比较测试电压VT与输入电压VI以将测试电压VT放大到高电平或者低电平，因此方便了判定单元300的逻辑操作。因此，在使用差分放大器的情况下，能实现更准确的测试结果。另外，差分放大器可以用来代替判定单元300。

图3示出这样的一个例子，在这个例子中，判定单元300包括异或门。所述异或门被配置成接收来自第一节点ND1的测试电压VT并接收输入电压VI。因此，当测试电压VT的逻辑电平与输入电压VI的逻辑电平基本相同时，异或门将所得信号OUT去激活。当测试电压VT的逻辑电平与输入电压VI的逻辑电平不同时，异或门将所得信号OUT激活。

图4A至4D示出与正常TSV和不同类型的故障TSV耦接的测试电路。图4A示出正常形成的TSV，图4B示出物理上或电学上开路的TSV，图4C示出具有大量通孔和导电材料的大型TSV，以及图4D示出经由在构成半导体集成电路的另一个电路或另一个TSV中形成的微桥而导致电流泄漏的微桥TSV。根据一个实施例的半导体集成电路的的测试电路1被配置成检测如图4A至4D所示的这些或其他不同类型的故障TSV。

图5至图8是与图4A至4D相对应的、说明根据一个实施例的半导体集成电路的测试电路1的操作的时序图。下面参照图2至图8来描述根据一个实施例的半导体集成电路的测试电路1的操作。

图5是说明如图4A所示的正常TSV的测试结果的时序图。半导体集成电路的测试操作响应于测试模式信号TM而开始。当测试模式信号TM被激活时，缓冲器单元400被激活来传送输入电压VI到TSV 100。下面将描述输入电压VI为高电平电压的“情况a”。

当高电平的输入电压VI响应于测试模式信号TM而被传送到TSV 100，用输入电压VI对TSV 100充电。然后，当第一测试控制信号EN_N1被激活时，下拉驱动器220的第一NMOS晶体管N1导通，并且第一节点ND1的电压电平——即从TSV 100传送来的输入电压VI的电平——被减小到接地电压VSS的电平。尽管正常TSV 100用输入电压VI充电并用第一测试控制信号EN_N1放电，第一测试控制信号EN_N1的激活时段被设置为使得第一测试电压(VT1，其表示通过第一测试控制信号EN_N1减小的测试电压VT)可以保持在参考电压(Vth，其通常具有与接地电压VSS和外部电压VDD的1/2相对应的电平)以上的电平，并且被判定为逻辑高。即，尽管通过第一测试控制信号EN_P1发生放电，第一测试电压VT1仍被设置为高电平。因为第一测试电压VT1具有与输入电压VI基本相同的逻辑值，故判定单元300输出去激活的所得信号OUT。

然后，当第二测试控制信号EN_N2被激活时，第一NMOS晶体管N1再次导通，并且第一节点ND1的电压电平又减小到接地电压VSS的电平。第二测试控制信号EN_N2的激活时段被设置为使得通过第一测试控制信号EN_N1减小的第一测试电压VT1的电平减小到参考电压Vth以下并被判定为逻辑低。因此，由于第二测试电压VT2(其表示通过第二测试控制信号EN_N2来减小第一测试电压VT1而产生的测试电压VT)处于低电平，判定单元300输出激活的所得信号OUT。

相反地，在图5的施加低电平的输入电压VI的“情况b”中，用低电平电压对TSV100充电。当第一测试控制信号EN_P1被激活时，上拉驱动器210的第一PMOS晶体管P1导通，并且外部电压VDD被施加到第一节点ND1。第一测试控制信号EN_P1的激活时段被设置为使得尽管施加了外部电压VDD，仍然用低电平电压对正常TSV 100充电并且第一测试电压VT1保持在逻辑低电平。因为第一测试电压VT1具有与输入电压VI基本上相同的逻辑电平，判定单元300输出去激活的所得信号OUT。

然后，当第二测试控制信号EN_P2被激活时，第一PMOS晶体管P1再次导通，并且外部电压VDD被施加到第一节点ND1，所以第二测试电压VT2处于逻辑高电平。第二测试控制信号EN_P2的激活时段被设置为使第一测试电压VT1的增加电平在参考电压Vth以上并被判定为逻辑高。因为第二测试电压VT2具有不同于输入电压VI的逻辑电平，判定单元300输出激活的所得信号OUT。

如上所述，第一测试控制信号EN_P1和EN_N1与第二测试控制信号EN_P2和EN_N2在不同的时间点被激活，并具有不同的脉冲宽度。这可以根据测试类型和设计者的意图而不同地改变。到目前为止，已经描述了以上例子，其中当正常TSV在第一测试控制信号EN_P1和EN_N1的激活时段被充电或放电时，测试电压VT具有与输入电压VI基本相同的逻辑电平，而当正常TSV在第二测试控制信号EN_P2和EN_N2的激活时段被充电或放电时，测试电压VT具有与输入电压VI不同的逻辑电平。在这样的例子中，图4所示的故障TSV的测试结果表现出不同于图5所示的结果的波形。

图6至图8是说明根据一个实施例的经由测试电路1测试图4B至4D所示的故障TSV所得到的结果的时序图。在图6中，在第一测试控制信号EN_P1和EN_N1的激活时段内，第一测试电压VT1已经具有不同于输入电压VI的电平。因此，在第一测试控制信号EN_P1和EN_N1的激活时段之后，判定单元300输出高电平的所得信号OUT。因此，可以判定TSV有故障。图6示出这样的例子，在这个例子中，与正常情况相比，TSV 100迅速放电到接地电压或者通过第一测试控制信号EN_P1和EN_N1用外部电压来充电。因此，可能判定如图4B所示的TSV 100不是正常的TSV而是开路的TSV。

如图7所示，在第一测试控制信号EN_P1和EN_N1以及第二测试控制信号EN_P2和EN_N2的激活时段之后，当测试电压VT的电平不同于输入电压VI的电平时，因为可以判定TSV 100具有非常大的容量，可以理解TSV 100是如图4C所示的大型TSV。

如图8所示，当不论输入电压VI是高电压还是低电压，测试电压VT的电平仍连续保持在高电平时，可以判定相对于外部电压在TSV 100中形成微桥。因此，可以理解示出图8所示的波形的TSV100是图4D所示的微桥TSV。

如上所述，根据一个实施例，半导体集成电路的测试电路1能简化地并准确地检查形成在单个芯片中的TSV是否有故障以及故障的类型。

图9示出根据一个实施例的半导体集成电路。在图9中，根据一个实施例的半导体集成电路2包括具有测试电路1的两个芯片(即第一芯片和第二芯片)。第一芯片和第二芯片能垂直地层叠并封装到单个半导体集成电路中。根据一个实施例，第一芯片和第二芯片包括测试电路，并且第一芯片200a、300a、400a的测试电路，第一芯片的TSV 100a，第二芯片200b、300b、400b的测试电路，和第二芯片的TSV 100b能经由凸块BUMP而彼此电连接。第一芯片包括第一芯片电压驱动单元200a和第一芯片判定单元300a，以及第二芯片包括第二芯片电压驱动单元200b和第二芯片判定单元300b。当第一芯片和第二芯片层叠并彼此电连接时，第一芯片电压驱动单元200a被去激活。即，第一芯片测试控制信号EN_Pa和EN_Na不被激活。第二芯片电压驱动单元200b能响应于第二芯片测试控制信号EN_Pb和EN_Nb被激活以执行测试。因此，可以一次经由第二芯片电压驱动单元200b和第二芯片判定单元300b就能判定第一芯片的TSV 100a和第二芯片的TSV 100b是否有故障。

经由第一芯片的TSV 100a和凸块BUMP在TSV 100b中接收输入电压VI。第一芯片的第一芯片电压驱动单元200a处于去激活状态。第二芯片电压驱动单元200b响应于第二芯片测试控制信号EN_Pb和EN_Nb接收从第一芯片的TSV 100a和第二芯片的TSV100b传送来的输入电压VI，并通过增加或减少(充电或放电)从TSV 100a传送来的输入电压VI来产生第二芯片测试电压VTb。第二芯片判定单元300b比较第二芯片测试电压VTb与输入电压VI以产生第二芯片所得信号OUT2。因此，当第一芯片的TSV 100a和第二芯片的TSV 100b的一个或者更多个有故障时，测试结果可以不同于正常结果。同时，当第一芯片的TSV 100a是开路TSV时，输入电压VI不会正常地传送到第二芯片。然而，即使在这种情况下，根据一个实施例，可以产生包括关于TSV故障信息的所得信号。

在层叠第一芯片和第二芯片之前，通过第一芯片电压驱动单元200a和第一芯片判定单元300a为第一芯片的TSV 100a执行测试。因此，第一芯片电压驱动单元200a接收来自TSV 100a的输入电压VI以产生第一芯片测试电压VTa，而第一芯片判定单元300a比较第一芯片测试电压VTa与输入电压VI以产生第一芯片所得信号OUT1。类似地，通过第二芯片电压驱动单元200b和第二芯片判定单元300b为第二芯片的TSV 100b执行测试。因此，第二芯片电压驱动单元200b接收来自TSV 100b的输入电压VI以产生第二芯片测试电压VTb，而第二芯片判定单元300b比较第二芯片测试电压VTb与输入电压VI以产生第二芯片所得信号OUT2。因此，在第一芯片和第二芯片彼此分开的单个芯片的情况下，可以为各个芯片的TSV分别执行测试。

当第一芯片和第二芯片层叠以形成单个半导体集成电路时，如上所述，第一芯片电压驱动单元200a被去激活，所以能通过第二芯片电压驱动单元200b和第二芯片判定单元300b对第一芯片的TSV 100a和第二芯片的TSV 100b执行测试。

尽管上面已经描述了特定的实施例，但是本领域的技术人员将会理解，描述的实施例仅仅是示例性的。因此，本发明所描述的半导体集成电路的测试电路和测试方法不应基于所描述的实施例而受限制。更确切地，本发明所描述的半导体集成电路的测试电路和测试方法应该根据所附权利要求并结合以上描述和附图来受限制。

Claims (18)

1.一种用于测试半导体集成电路中的穿通通孔的测试电路，包括：

电压驱动单元，所述电压驱动单元被配置成响应于测试控制信号改变从穿通通孔传送来的输入电压的电平并产生测试电压，所述测试控制信号包括第一测试控制信号和第二测试控制信号；以及

判定单元，所述判定单元被配置成比较输入电压与测试电压并输出指示穿通通孔是故障穿通通孔还是正常穿通通孔的所得信号，

其中，所述电压驱动单元包括：

上拉驱动器，所述上拉驱动器被配置成响应于所述第一测试控制信号和所述第二测试控制信号利用电平高于所述输入电压的电平的高电压驱动从所述穿通通孔传送来的所述输入电压；以及

下拉驱动器，所述下拉驱动器被配置成响应于所述第一测试控制信号和所述第二测试控制信号利用电平低于所述输入电压的电平的低电压驱动从所述穿通通孔传送来的所述输入电压。

2.如权利要求1所述的测试电路，还包括：

缓冲器单元，所述缓冲器单元被配置成提供输入电压以对所述穿通通孔充电测试模式信号的激活时段。

3.如权利要求2所述的测试电路，其中，

所述第一测试控制信号具有第一脉冲宽度；以及

所述第二测试控制信号具有第二脉冲宽度，

其中，所述第一测试控制信号和所述第二测试控制信号能在彼此不同的时间点被激活，以及

其中，所述第一脉冲宽度和所述第二脉冲宽度是可调节的。

4.如权利要求1所述的测试电路，

其中，所述上拉驱动器包括PMOS晶体管，所述PMOS晶体管具有PMOS栅极、PMOS源极端子和PMOS漏极端子，所述PMOS栅极接收第一测试控制信号和第二测试控制信号，所述PMOS源极端子接收所述高电压，所述PMOS漏极端子接收从所述穿通通孔传送来的输入电压；以及

其中，所述下拉驱动器包括NMOS晶体管，所述NMOS晶体管具有NMOS栅极、NMOS源极端子和NMOS漏极端子，所述NMOS栅极接收第一测试控制信号和第二测试控制信号，所述NMOS源极端子接收所述低电压，所述NMOS漏极端子接收从所述穿通通孔传送的输入电压。

5.如权利要求4所述的测试电路，

其中，所述上拉驱动器还包括第一电阻器，所述第一电阻器与所述PMOS源极端子连接以便调节所述上拉驱动器的驱动力；以及

其中，所述下拉驱动器还包括第二电阻器，所述第二电阻器与所述NMOS源极端子连接以便调节所述下拉驱动器的驱动力。

6.如权利要求5所述的测试电路，其中，所述高电压是外部提供的，所述低电压是接地电压。

7.如权利要求2所述的测试电路，其中，当所述输入电压和所述测试电压的逻辑电平相同时，所述判定单元将所得信号去激活，而当所述输入电压和所述测试电压的逻辑电平不同时，所述判定单元将所得信号激活。

8.如权利要求7所述的测试电路，其中，所述判定单元包括差分放大器，所述差分放大器差分放大并比较所述测试电压与所述输入电压。

9.如权利要求2所述的测试电路，还包括：

输出单元，所述输出单元被配置成响应于所述测试控制信号输出所述输入电压和所述所得信号中的一个。

10.如权利要求9所述的测试电路，其中，所述输出单元被配置成在测试操作期间输出所述所得信号，以及被配置成当不在测试中时输出所述输入电压，或者锁定所得信号。

11.一种半导体集成电路，包括：

第一芯片，所述第一芯片包括：

第一芯片穿通通孔，所述第一芯片穿通通孔被配置成接收输入电压；

第一芯片电压驱动单元，所述第一芯片电压驱动单元被配置成与所述第一芯片穿通通孔连接，改变从所述第一芯片穿通通孔传送来的所述输入电压的电平，并产生第一芯片测试电压；以及

第一芯片判定单元，所述第一芯片判定单元被配置成比较从所述第一芯片穿通通孔传送来的所述输入电压与所述第一芯片测试电压，并产生第一芯片所得信号；以及

第二芯片，所述第二芯片包括：

第二芯片穿通通孔，所述第二芯片穿通通孔被配置成与所述第一芯片穿通通孔连接以接收从所述第一芯片穿通通孔传送来的所述输入电压；

第二芯片电压驱动单元，所述第二芯片电压驱动单元被配置成接收来自所述第二芯片穿通通孔的所述输入电压，改变来自所述第二芯片穿通通孔的所述输入电压的电平，并产生第二芯片测试电压；以及

第二芯片判定单元，所述第二芯片判定单元被配置成比较从所述第二芯片穿通通孔传送来的所述输入电压与所述第二芯片测试电压，并产生第二芯片所得信号，

其中，所述第一芯片电压驱动单元包括一个或更多个上拉驱动器以及下拉驱动器，所述上拉驱动器被配置成利用电平高于所述输入电压的电平的电压来驱动所述输入电压，所述下拉驱动器被配置成利用电平低于所述输入电压的电平的电压来驱动所述输入电压，以及

其中，所述第二芯片电压驱动单元包括一个或更多个上拉驱动器以及下拉驱动器，所述上拉驱动器被配置成利用电平高于所述输入电压的电平的电压来驱动所述输入电压，所述下拉驱动器被配置成利用电平低于所述输入电压的电平的电压来驱动所述输入电压。

12.如权利要求11所述的半导体集成电路，其中，当所述第一芯片穿通通孔与所述第二芯片穿通通孔电连接时，所述第一芯片电压驱动单元被去激活。

13.如权利要求11所述的半导体集成电路，其中，所述第一芯片还包括：

第一输出单元，所述第一输出单元被配置成响应于测试模式信号输出所述输入电压和所述第一芯片所得信号中的一个。

14.如权利要求11所述的半导体集成电路，其中，所述第二芯片还包括：

第二输出单元，所述第二输出单元被配置成响应于测试模式信号输出所述输入电压和所述第二芯片所得信号中的一个。

15.一种半导体集成电路的测试方法，所述方法包括以下步骤：

提供输入电压到穿通通孔；

当第一测试控制信号被激活时，对所述穿通通孔充电或者放电，并产生第一测试电压；

比较从所述穿通通孔传送来的所述输入电压的电平与所述第一测试电压的电平，并产生第一所得信号；

当第二测试控制信号被激活时，对被所述第一测试电压充电的所述穿通通孔进行充电或者放电，并产生第二测试电压；以及

比较从所述穿通通孔传送来的所述输入电压的电平与所述第二测试电压的电平，并产生第二所得信号。

16.如权利要求15所述的测试方法，还包括以下步骤：

在产生所述第一测试电压之后，差分放大所述输入电压和所述第一测试电压。

17.如权利要求15所述的测试方法，还包括以下步骤：

产生所述第二测试电压之后，差分放大所述输入电压和所述第二测试电压。

18.如权利要求15所述的测试方法，其中，在测试操作期间，输出所述第一所得信号和所述第二所得信号，而当不执行所述测试操作时，阻止输出所述第一所得信号和所述第二所得信号。