CN102856297B - 半导体装置和层叠式半导体装置 - Google Patents

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Abstract

本发明提供一种半导体装置，包括：TSV，TSV被形成为与另一个芯片电连接；以及TSV测试单元，TSV测试单元被配置成检查TSV的电容分量以产生TSV异常信号。

Description

半导体装置和层叠式半导体装置
相关申请的交叉引用
本申请要求2011年6月29日向韩国知识产权局提交的申请号为10-2011-0063781的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本发明涉及一种半导体装置，更具体而言涉及一种具有TSV(穿通硅通孔)的半导体装置。
背景技术
在大多数电子系统中用作存储装置的半导体存储器的容量与速度已稳定提高。已作出多种尝试以将提高了容量的存储器安装在更小的面积内并有效地驱动存储器。
为了改善半导体存储器的集成度，采用了层叠有多个存储芯片的三维(3D)布局来取代现有的二维(2D)布局。随着存储器趋向更高的集成度和更高的容量，将会越来越多地使用3D布局以增加半导体存储器件的容量并减小半导体存储器件的尺寸。
在3D布局结构中已使用穿通硅通孔(TSV)型。已采用TSV型作为用于克服由于与模块上的控制器的距离所导致的传输速度恶化、数据带宽不足、以及由于封装中的变化而造成的传输速率恶化的替代方案。在TSV型中，路径被定义成贯穿多个存储芯片，且在所述路径中形成有电极，使得各个存储芯片与控制器能够彼此通信。在采用TSV型的层叠式半导体存储装置中，不需要在SIP型或POP型中所使用的引线、子封装和封装球，而是以具有贯穿多个存储芯片的路径的方式将电极直接连接在控制器之上。在贯穿多个存储芯片的路径之间形成有凸块，以将所述多个存储芯片彼此电连接以及电连接至控制器。
图1是说明在半导体器件中形成TSV时可能出现的加工错误的示意性截面图。
图1示出用于形成TSV的金属层10、电介质层20和晶片层30。
尽管图1未示出，但连接层(未示出)可以电连接至金属层10的上端和下端。
连接层由用于将TSV与另一个TSV或控制器连接的导电物质形成。通常，连接层由凸块构成。
图1的(a)示出TSV正常形成在半导体芯片中的情况。
参见图1的(a)，路径被定义成贯穿晶片层30，在所述路径中正常地形成了由金属性物质制成的金属层10。
在TSV中，为了将金属层10与晶片层30彼此隔离开，在金属层10与晶片层30之间形成诸如氧化物的电介质层20。
图1的(b)和(c)示出金属层10异常地形成在被电介质层20包围的路径中的情况。
如果用于形成TSV的工艺条件发生变化，则在将金属层10填充在被电介质层20包围的路径中的过程期间可能异常地形成金属层10。
在金属层10形成具有如图1的(b)所示的开放式间隙的情况下，在电极e1与电极e2之间不会产生电流路径。因此，如图1的(b)所形成的TSV不能传送信号。
在金属层10形成具有如图1的(c)所示的空隙式间隙的情况下，虽然在电极e3与电极e4之间产生电流路径，但电流路径由于所述空隙式间隙的存在而具有大的电阻值。因此，如图1的(c)所形成的TSV不能稳定地传送信号。
图2是说明在连接形成具有TSV的芯片时可能出现的加工错误的示意性截面图。
参见图2，形成有三个TSV的第一芯片201和第二芯片202彼此连接。
凸块203形成在各个芯片201和202的TSV的两端以与TSV电连接。
图2的(d)示出要与TSV连接的凸块正常地形成以使第一芯片201的TSV和第二芯片202的TSV彼此正常连接的情况。
参见图2的(d)，示出了与第一芯片201的TSV连接的凸块203-1以及与第二芯片202的TSV连接的凸块203-2彼此正常连接。
因此，如图2的(d)所示形成的第一芯片201的TSV和第二芯片202的TSV彼此电连接，且能够彼此正常通信。
图2的(e)和(f)示出与TSV连接的凸块异常地形成使得出现加工错误。
参见图2的(e)，与第二芯片202的TSV连接的凸块203-4由于移位而异常地形成。
因此，与第一芯片201的TSV连接的凸块203-3以及与第二芯片202的TSV连接的凸块203-4可能未彼此电连接，或者即使它们彼此电连接，也由于来自偏移的凸块203-3和203-4的高电阻而使它们无法正常地实施信号通信。
参见图2的(f)，示出了在第二芯片202的TSV上未形成凸块。
因此，由于与第一芯片201的TSV连接的凸块203-5无法与第二芯片202的TSV电连接，因此无法实施信号通信。
如从图1和图2可以看出，在半导体芯片中形成TSV的过程中或在将形成具有TSV的多个芯片彼此连接的过程中可能造成加工错误。
如果对在半导体芯片中形成TSV的过程中或在将形成具有TSV的多个芯片彼此连接的过程中出现加工错误的产品继续执行后续的工艺，则制造良品率会降低，生产率恶化，且导致额外的成本。
发明内容
本发明提供一种能够检查TSV是否正常形成的半导体装置。
本发明提供一种能够检查具有TSV的多个芯片是否正常连接的层叠式半导体装置。
在本发明的一个实施例中，一种半导体装置包括：TSV，所述TSV被形成为与另一芯片电连接；以及TSV测试单元，所述TSV测试单元被配置成检查所述TSV的电容分量以产生TSV异常信号。
在本发明的另一个实施例中，一种层叠式半导体装置包括：第一芯片，所述第一芯片具有连接在第一节点与第二节点之间的第一TSV；第二芯片，所述第二芯片具有连接在第三节点与第四节点之间的第二TSV；以及连接单元，所述连接单元被配置成将第二节点与第三节点彼此电连接。所述第一芯片包括第一TSV测试单元，所述第一TSV测试单元被配置成在单TSV测试模式下检查第一TSV的电容值且产生第一单测试结果，以及在层叠TSV测试模式下将电源电压供应给第一节点。第二芯片包括第二TSV测试单元，所述第二TSV测试单元被配置成在单TSV测试模式下检查第二TSV的电容值且产生第二单测试结果，以及在层叠TSV测试模式下将第三节点与第五节点彼此电连接。
附图说明
结合附图描述本发明的特征、方面以及实施例：
图1是说明在半导体器件中形成TSV时可能出现的加工错误的示意性截面图；
图2是说明在连接形成具有TSV的芯片时可能出现的加工错误的示意性截面图；
图3是说明根据本发明的一个实施例的示例性半导体装置的示意图；
图4是说明图3所示的半导体装置的示例性操作原理的详细电路图；
图5是说明图4所示的TSV测试单元的操作的时序图；
图6是说明图3和图4所示的输出单元的一个示例性实施例的电路图；
图7是说明根据本发明的另一个实施例的示例性层叠式半导体装置的示意图；
图8是说明图7所示的第一TSV测试单元的一个示例实施例的框图；
图9是说明图7和图8所示的第一TSV测试单元的一个示例实施例的电路图；
图10是说明图7所示的第二TSV测试单元的一个示例实施例的框图；
图11是说明图7和图10所示的第二TSV测试单元的一个示例实施例的电路图；
图12是说明图7所示的第一芯片的一个示例实施例的框图；
图13是说明图12所示的输出单元的一个示例实施例的电路图；
图14是说明图7所示的第二芯片的一个示例实施例的框图；
图15是说明图14所示的控制单元的一个示例实施例的电路图；以及
图16是说明能够如图7所示的第一TSV测试单元来操作以及如图7所示的第二TSV测试单元来操作的示例性半导体装置的电路图。
具体实施方式
下面将参照附图通过示例性实施例说明根据本发明的半导体装置和层叠式半导体装置。将对激活的信号和去激活的信号做各种标记。在正逻辑中，激活的信号表示信号被断言(assert)到高电压电平，而去激活的信号表示信号被去断言(deassert)到低电压电平。同样地，在负逻辑中，激活的信号表示信号被断言到低电压电平，而去激活的信号表示信号被去断言到高电压电平。然而，本发明并非受限于此种方式。术语“激活”和“去激活”必须在所要说明的电路的背景下做解释。
图3是说明根据本发明的一个实施例的半导体装置的示意图。
图3所示的半导体装置1包括穿通硅通孔(TSV)301和TSV测试单元302。
TSV301可以包括被形成为与另一个芯片电连接的TSV(例如图1的电极部分10)。
TSV测试单元302被配置成检查TSV301的电容分量，并且产生TSV异常信号TWR。
在图1所示的TSV中，被电介质层20包围的电极部分10具有电容分量。
此外，在图1所示的TSV中，电极部件10所占据的体积在情况(a)、(b)和(c)中彼此不同。
由金属性物质制成的电极部分10所占据的体积彼此不同意味着电极部分10的电容分量彼此不同。
由于在情况(b)和(c)中电极部分10的体积小于在情况(a)中电极部分10的体积，因此在情况(b)和(c)中TSV的电容值小于在情况(a)中TSV的电容值。
在根据本发明的一个实施例的半导体装置1中，利用此原理使得可以通过检查TSV301的电容分量来检查TSV301的异常。例如，半导体装置1可以检查TSV301的电容值是否等于或大于预定值，并且可以输出TSV异常信号TWR以指示TSV301是否正常形成或TSV301是否适合通信。
根据本发明的本实施例的半导体装置1可以被配置成还包括输出单元303。
输出单元303被配置成接收和锁存由分配给多个TSV301和301-1的多个TSV测试单元302和302-1输出的多个TSV异常信号TWR和TWR-1，且响应于时钟信号CLK来串行地输出所述多个TSV异常信号TWR和TWR-1作为输出信号OUT。
可以配置成使得输出单元303的输出信号OUT经由预定的焊盘304输出至外部器件，其中所述外部器件可以位于被测试的单个芯片或层叠式芯片的外部。在输出信号OUT可以经由预定的焊盘304输出到外部的情况下，半导体装置制造者可以通过检查输出信号OUT来检查在相应的芯片中是否发生异常，然后可以判定是否执行后续工艺。因此，由于可以不用对故障的芯片执行不需要的工艺，因此可以降低半导体装置的制造成本，提高生产率。
图4是说明图3所示的半导体装置1的示例性操作原理的详细电路图。
从图3可以看出，半导体装置1包括TSV301、TSV测试单元302、以及输出单元303。
图4所示的半导体装置1以包括三个TSV301、301-1和301-2、三个TSV测试单元302、302-1和302-2、以及一个输出单元303为例，但不限制于此。
半导体装置1被配置成检查TSV301、301-1和301-2的电容分量。在图4中，电容分量401示出为电容器元件。
为了避免重复说明，将代表性地说明TSV301和TSV测试单元302。
TSV测试单元302可以包括充电节点供应部402和测试结果检查部403。
充电节点供应部402被配置成响应于测试脉冲TWP而将充电节点404充电。
充电节点404与TSV301电连接，且具有TSV301的电容分量401。
测试结果检查部403被配置成根据充电节点404的电压电平来产生TSV异常信号TWR。
图4所示的半导体装置1通过经由充电节点供应部402将具有TSV301的电容分量401的充电节点404执行充电操作来改变充电节点404的电压电平。
如果由充电节点供应部402传送至充电节点404的电荷量是恒定的，则充电节点404的电压电平将根据电容分量401的值而改变。
因此，根据本发明的实施例的半导体装置1可以通过检查充电节点404的电压电平来检查电容分量401的值。
另外，半导体装置1可以通过经由测试结果检查部403检查充电节点404的电压电平来检查电容分量401的值是否正常。
充电节点供应部402可以包括PMOS晶体管405。
PMOS晶体管405连接在电源电压VDD与充电节点404之间，且经由栅极端子接收测试脉冲TWP。
如果测试脉冲TWP被激活为低电平，则PMOS晶体管405导通，且形成从电源电压VDD至充电节点404的电流路径。因此，PMOS晶体管405可以将充电节点404充电。
测试脉冲TWP可以被配置成是具有预定脉冲宽度的脉冲信号。根据本发明的实施例的半导体装置1可以通过将恒定的电荷量供应至充电节点404且检测充电节点404的电压电平中的变化来检查电容分量401的值。测试脉冲TWP可以被配置成是具有预定脉冲宽度的脉冲信号，以将恒定的电荷量供应至充电节点404。
测试结果检查部403可以包括判定节点吸收级406和信号输出级407。
判定节点吸收级406被配置成根据充电节点404的电压电平而将判定节点410放电。
判定节点吸收级406可以包括NMOS晶体管408。
NMOS晶体管408连接在判定节点410与接地电压VSS之间，且NMOS晶体管408的栅极端子连接至充电节点404。NMOS晶体管408根据充电节点404的电压电平而导通，且用于在导通时将判定节点410放电。如果充电节点404的电压电平增加，则NMOS晶体管408所能够将判定节点410放电的程度增加。
信号输出级407被配置成输出判定节点410的电压电平作为TSV异常信号TWR。
信号输出级407可以包括本领域公知的输出驱动器。
另外，信号输出级407可以包括与判定节点410电连接的锁存电路。如果信号输出级407被配置成包括用于锁存判定节点410的锁存电路，则随着判定节点410的电压电平降低到较低的电压，信号输出级407的输出将在判定节点410变为足够低的电压时变成高电平。如果没有从充电节点404而来的来自判定节点吸收级406的足够的电压，则信号输出级407的输出可以保持在低电平。这可以对应于当TSV为正常且具有高电容的情况，由此缓慢地对充电节点404充电。相反地，当TSV具有缺陷使得TSV具有低电容时，充电节点404将更快地充电，且判定节点410可以下降到足够低的电压，使得信号输出级407的输出成为高电平。高电平将指示被测试的TSV有缺陷。
以下说明被配置成通过将判定节点吸收级406的放电程度与锁存电路的锁存程度进行比较来产生TSV异常信号TWR的信号输出级407所提供的优点。
首先，可以将TSV异常信号TWR的电压电平产生为有利于区分逻辑值。如果TSV异常信号TWR的电平短暂地由逻辑高电平变为逻辑低电平或反之，则能够以有利的方式实施对TSV异常信号TWR的逻辑值的区分。
其次，通过改变锁存电路的设计值，可以判定TSV异常信号TWR的逻辑值在TSV301的电容分量401的哪个逻辑值处发生改变。
由于判定节点吸收级406的放电程度是根据TSV301的电容分量401值决定的，因此可以通过改变锁存电路的设计值、即锁存电路的锁存程度来决定TSV301的电容分量401的正常标准。
用于这种设置的信号输出级407可以包括图4所示的锁存电路409。
锁存电路409可以与判定节点410电连接，并且锁存判定节点410的电压电平。
锁存电路409的输出信号可以被输出作为TSV异常信号TWR。
测试结果检查部403还可以包括判定节点初始化级411。
判定节点初始化级411被配置成将判定节点410的电压电平初始化。
判定节点初始化级411响应于复位信号RST而将判定节点410的电压电平初始化。
判定节点初始化级411可以包括PMOS晶体管412。PMOS晶体管412连接在电源电压VDD与判定节点410之间，且经由其栅极端子接收复位信号RST。
PMOS晶体管412在复位信号RST被激活为低电平时导通，并将判定节点410初始化到高电平。
TSV测试单元302还可以包括充电节点初始化部413，所述充电节点初始化部413被配置成将充电节点404的电压电平初始化。
充电节点初始化部413响应于复位信号RSTB而将充电节点404的电压电平初始化。
充电节点初始化部413可以包括NMOS晶体管414。
NMOS晶体管414连接在充电节点404与接地电压VSS之间，且经由其栅极端子接收复位信号RSTB。
NMOS晶体管414在复位信号RSTB被激活为高电平时导通，并将充电节点404初始化到低电平。
复位信号RSTB是具有复位信号RST的反相电平的信号。
图5是说明图4所示的TSV测试单元302的操作的时序图。
图5的(g)是如图1的情况(a)的在TSV301正常形成且TSV301的电容分量401足够大的情况下的时序图。图5的(h)是如图1的情况(b)和(c)的在TSV301异常形成且因此TSV301的电容分量401小于正常TSV的情况下的时序图。
图4所示的TSV测试单元302可以操作如下。
当复位信号RST被激活成低电平且测试脉冲TWP被去激活成高电平时，充电节点供应部402的PMOS晶体管405关断，且判定节点初始化级411的PMOS晶体管412和充电节点初始化部413的NMOS晶体管414导通。
因此，充电节点404的电压电平被初始化成低电平，且判定节点吸收级406的NMOS晶体管408关断。
而且，判定节点410被判定节点初始化级411充电，且被初始化成高电平。在此，TSV异常信号TWR由于信号输出级407的锁存电路409将判定节点410的高电平反相而成为低电平。
如果复位信号RST被去激活成高电平，则PMOS晶体管412和NMOS晶体管414关断。
之后，如果测试脉冲TWP被激活成低电平并持续预定时间，则PMOS晶体管405导通，且对充电节点404充电所述预定时间。
因此，充电节点404的电压电平根据TSV301的电容值而增加。
参见图5的(g)，可以看出，因为电容值足够大，所以充电节点404的电压电平缓慢增加。
因此，虽然NMOS晶体管408导通并将判定节点410放电，但是由于充电节点404的电压电平不够高，因此NMOS晶体管408未将判定节点410放电以将锁存电路409变成高电平。
因此，TSV异常信号TWR保持低电平。
参见图5的(h)，电容值由于缺陷的TSV的缘故小于情况(g)中的电容值。因此，充电节点404的电压电平在测试脉冲TWP被激活成低电平的时段期间急剧增加。
因此，NMOS晶体管408导通且将判定节点410放电。由于充电节点404的电压电平足够高，因此NMOS晶体管408将判定节点410放电到足够低的电压，使得锁存电路409能够将其输出电平从低电平改变到高电平。
因此，由于判定节点410转换到足够低的电压电平，因此锁存电路409将其输出改变成高电平。因此，TSV异常信号TWR转变成高电平。
因此，TSV测试单元302可以根据TSV301的电容值而产生具有不同值的TSV异常信号TWR。因此，可以使用图3和图4所示的半导体装置1来检查TSV是否正常形成。
可以利用与测试脉冲TWP相同的信号来配置复位信号RST。测试脉冲TWP和复位信号RST是在不同的时间被激活的信号。因此，即使将图5所示的测试脉冲TWP的波形用作测试脉冲TWP和复位信号RST的相同波形，图3和图4所示的半导体装置1也可以在没有任何问题的情况下根据TSV301的电容值而产生具有不同值的TSV异常信号TWR。
了解半导体装置1的上述操作的本领域技术人员将会理解，即使取代图5所示的复位信号RST的波形而将测试脉冲TWP的波形用作复位信号RST，半导体装置1仍可以根据TSV301的电容值而产生具有不同值的TSV异常信号TWR。因此，当实施本发明时，可以改变图5所示的复位信号RST的波形。请注意，图5所示的复位信号RST的波形并不限制于本发明的实施例中所需的复位信号RST的波形。
然而，为了要在以下说明的输出单元303的操作，复位信号RST可以具有如图5所示的复位信号RST的波形。这将在以下详细说明。
图6是说明图3和图4所示的输出单元303的一个示例实施例的电路图。
不带任何限制意义地，图6所示的输出单元303被配置成接收和锁存三个TSV异常信号TWR、TWR-1和TWR-2，且响应于时钟信号CLK而串行地输出TSV异常信号TWR、TWR-1和TWR-2作为输出信号OUT。
输出单元303针对每个TSV异常信号可以包括一个触发器和一个反相器。从图6可以看出，被配置成接收三个TSV异常信号TWR、TWR-1和TWR-2且串行地输出TSV异常信号TWR、TWR-1和TWR-2作为输出信号OUT的输出单元303可以包括三个触发器601、601-1和601-2，以及三个反相器602、602-1和602-2。
触发器601、601-1和601-2可以包括具有设置端子S和复位端子R的延迟触发器电路。
三个触发器601、601-1和601-2被配置成具有串联的输入和输出关系。
分配用于各个TSV异常信号TWR、TWR-1和TWR-2的反相器602、602-1和602-2将TSV异常信号TWR、TWR-1和TWR-2反相。
三个触发器601、601-1和601-2分别经由设置端子S接收所分配的TSV异常信号TWR、TWR-1和TWR-2，并经由复位端子R接收反相器602、602-1和602-2的输出。
三个触发器601、601-1和601-2根据经由设置端子S和复位端子R所接收的信号而具有1或0的锁存值，且响应于时钟信号CLK而每次一个比特地串行地输出所述值作为输出信号OUT。
如上所述，为了输出单元303的操作，复位信号RST可以具有图5所示的复位信号RST的波形。
输出单元303响应于时钟信号CLK而输出由触发器601、601-1和601-2锁存的数据作为输出信号OUT。因此，经由触发器601、601-1和601-2的设置端子S以及反相器602、602-1和602-2接收的TSV异常信号TWR、TWR-1和TWR-2可以保持相同的逻辑值直到时钟信号CLK的下一个触发沿。
在图5中，如果时钟信号CLK是在测试脉冲TWP响应于复位信号RST而被初始化之前完成触发的信号，即使使用与图5所示的测试脉冲TWP相同的复位信号RST，图4所示的半导体装置1也可以在没有任何问题的情况下检查TSV301是否为正常。
然而，为了不将时钟信号CLK的激活时间限制在指定的时间之前，复位信号RST可以被接收为类似图5所示的复位信号RST的波形。
图7是说明根据本发明的另一个实施例的层叠式半导体装置的示意图。
层叠式半导体装置2可以包括第一芯片705、第二芯片706和连接单元707。
第一芯片705包括形成在第一节点701与第二节点702之间的第一TSV708。
另外，第二芯片706包括形成在第三节点703与第四节点704之间的第二TSV709。
连接单元707被配置成将第二节点702与第三节点703彼此电连接。
如图2所示，形成有TSV的半导体装置可以具有凸块以与TSV电连接。连接单元707可以包括连接在第二节点702与第三节点703之间的一个或多个凸块。
图7示例出连接单元707包括两个凸块。不过，应注意，图7所示的凸块数目并未将其必要组成部件和数目限制于本发明的实施例。
第一芯片705可以包括第一TSV测试单元710。
第一TSV测试单元710被配置成在单TSV测试模式下检查第一TSV708的电容值，产生第一单TSV测试结果TWR1，以及在层叠TSV测试模式下将电源电压VDD供应给第一节点701。
单TSV测试模式是检查第一芯片705中的第一TSV708(或第二芯片706中的第二TSV709)的电容值并且判定第一TSV708(或第二TSV709)是否正常的模式。
在层叠第一芯片705与第二芯片706之前，适合使用单TSV测试模式(例如在晶片级)。
层叠TSV测试模式是检查第一TSV708和第二TSV709是否彼此正常电连接的模式。不带限制性意义地，图2示出两个TSV彼此正常连接的实例(d)，以及两个TSV彼此异常连接的实例(e)与(f)。
在层叠第一芯片705与第二芯片706之后，适合使用层叠TSV测试模式(例如在层叠级)。
通过执行层叠TSV测试模式，可以检查连接单元707是否正常形成，以及第一TSV708与第二TSV709是否彼此电连接而具有允许它们彼此正确通信的电阻值。
为了说明在第一芯片705与第二芯片706之间的连接，图7给出了第一芯片705与第二芯片706的示意性截面图。
因此，为了使得容易理解图7的截面图所示的第一TSV测试单元710和第二TSV测试单元711，同时提供第一TSV测试单元710和第二TSV测试单元711的示意性平面图。
第二芯片706可以包括第二TSV测试单元711。
第二TSV测试单元711被配置成在单TSV测试模式下检查第二TSV709的电容值且产生第二单TSV测试结果TWR2，以及在层叠TSV测试模式下将第三节点703与第五节点712彼此电连接。
在以此方式配置的层叠式半导体装置2中，在层叠第一芯片705与第二芯片706之前，可以经由单TSV测试模式来检查各个芯片705和706的第一TSV708和第二TSV709是否正常。
单TSV测试模式可以如在根据图3至图6所示的本发明的一个实施例的半导体装置1中执行。以下将详细说明由层叠式半导体装置2来执行单TSV测试模式。
在层叠式半导体装置2中，在层叠第一芯片705与第二芯片706之后，可以经由层叠TSV测试模式来检查第一TSV708和第二TSV709是否彼此正常电连接。
在层叠TSV测试模式下，第一TSV测试单元710将电源电压VDD供应给第一节点701。
同时，在层叠TSV测试模式下，第二TSV测试单元711将第五节点712与第三节点703彼此电连接。
因此，在层叠TSV测试模式下，电路径从电源电压VDD开始，经由第一节点701、第一TSV708、连接单元707、以及第三节点703，至第五节点712而形成。
在层叠TSV测试模式下，通过检测流经第五节点712的电流，可以检查所述电路径的电阻值。电阻值根据连接单元707将第二节点702与第三节点703彼此电连接的状态而改变。因此，通过执行层叠TSV测试模式，层叠式半导体装置2可以就第一TSV708与第二TSV709的电连接状态是否正常进行检查。
为了检测流经第五节点712的电流，第五节点712可以与用于和外部器件通信的预定焊盘713连接。
用于测试在层叠状态下的半导体装置的测试装置可以通过控制层叠式半导体装置2执行层叠TSV测试模式并检查从预定焊盘713检测的电流，来检查在层叠式半导体装置2中的TSV的电连接状态。
例如，层叠式半导体装置制造者可以检查TSV的电连接状态是否为正常，并决定是否要执行后续工艺。因此，因为对于故障的层叠式半导体装置可以避免执行不必要的工艺，所以可以降低半导体装置的制造成本，并可以提高生产率。
为了检测流经第五节点712的电流，第五节点712可以与提供给第二芯片706的电流感测电路(未示出)连接。电流感测电路可以包括本领域公知的电流感测节点以感测有多少电流流经第五节点712。例如，层叠式半导体装置2可以利用根据电流量由电流感测电路所产生的层叠TSV测试结果来执行针对相应的TSV的修复操作。
图8是说明图7所示的第一TSV测试单元710的一个示例实施例的框图。
第一TSV测试单元710可以包括第一节点供应部801和第一单测试结果检查部802。
第一节点供应部801被配置成在单TSV测试模式下响应于单测试脉冲信号TWP而将电源电压VDD供应给第一节点701，以及在层叠TSV测试模式下将电源电压VDD供应给第一节点701。
可以配置成使得可以响应于模式选择信号TMS来选择单TSV测试模式或层叠TSV测试模式。
模式选择信号TMS是用于区分单TSV测试模式和层叠TSV测试模式的信号，并可以包括测试模式信号。
第一单测试结果检查部802被配置成根据第一节点701的电压电平来产生第一单TSV测试结果TWR1。
与图4所示的充电节点404类似地，第一节点701具有第一TSV708的电容分量。
在单TSV测试模式下，第一节点供应部801将具有第一TSV708的电容分量的第一节点701充电并且改变第一节点701的电压电平。
在单TSV测试模式下，第一单测试结果检查部802产生有关于第一节点701的电压电平是否等于或大于预定电平的第一单TSV测试结果TWR1。
类似于图4和图5所示的测试脉冲TWP，单测试脉冲信号TWP可以被配置成是具有预定脉冲宽度的脉冲信号。第一节点供应部801可以供应恒定的电荷量给第一节点701，且第一单测试结果检查部802可以通过检测第一节点701的电压电平中的变化来检查第一TSV708的电容分量的值。单测试脉冲信号TWP可以被配置成是具有预定脉冲宽度的脉冲信号以供应恒定的电荷量给第一节点701。
响应于被配置成是具有预定脉冲宽度的脉冲信号的单测试脉冲信号TWP，第一节点供应部801将第一节点701充电所述预定脉冲宽度的持续时间。因此，第一节点701的电压电平升高。
在第一TSV708被形成为满足图1的(a)所示的设计标准的情况下，由第一节点供应部801以预定脉冲宽度升高的第一节点701的电压电平可能低于类似图5所示的充电节点404的预先选择的电平。
另外，如图8所示，第一TSV测试单元710可以包括用于将第一节点701的电压电平初始化的第一节点吸收部803。
第一节点吸收部803被配置成响应于第一节点控制信号cn1而将第一节点701的电压电平初始化。
可以用与图4和图5所示的复位信号RST相同的方式配置第一节点控制信号cn1。
例如，第一节点控制信号cn1可以在第一节点供应部801被激活之前的一段时间期间将第一节点吸收部803激活，并将第一节点701初始化为低电平。
图9是说明图7和图8所示的第一TSV测试单元710的一个示例实施例的电路图。
如图9所示，第一TSV测试单元710可以包括第一节点供应部801和第一单测试结果检查部802。
第一节点供应部分801可以包括第一选择级901和第一开关级902。
第一选择级901被配置成响应于模式选择信号TMS来选择单测试脉冲信号TWP和层叠测试信号TST1中的一个，并输出第一开关控制信号cs1。
第一选择级901可以包括MUX(多路复用器)电路903。
MUX电路903可以被配置成一般的MUX电路，所述一般的MUX电路可以响应于模式选择信号TMS来选择和输出单测试脉冲信号TWP和层叠测试信号TST1中的一个。
第一开关级902被配置成响应于第一开关控制信号cs1而将电源电压VDD与第一节点701彼此电连接。
第一开关级902可以包括PMOS晶体管904。
PMOS晶体管904连接在电源电压VDD与第一节点701之间，并经由栅极端子接收第一开关控制信号cs1。
层叠测试信号TST1是允许第一开关级902在层叠TSV测试模式下形成从电源电压VDD到第一节点701的电流路径的信号。从电源电压VDD到第一节点701的电流路径与由第二TSV测试单元711所形成的从第三节点703到第五节点712的电流路径连接，这将在以下说明。
如上所述，由于从电源电压VDD经由第一节点701、第二节点702、连接单元707、第三节点703和第二TSV测试单元711至第五节点712的电流路径与预定焊盘713或电流感测电路(未示出)连接，因此可以感测电流量。因此，层叠测试信号TST1可以是这样的信号，其可以被激活得足够长以使得能够经由预定焊盘713进行电流感测或经由来自外部的电流感测电路进行电流感测。
例如，层叠测试信号TST1可以使用接地电压VSS。在此情况下，第一选择级901响应于模式选择信号TMS来选择层叠测试信号TST1、即接地电压VSS作为第一开关控制信号cs1，因此，第一开关控制信号cs1可以是当模式选择信号TMS选择层叠TSV测试模式时保持激活成低电平的信号。
因此，由于层叠测试信号TST1可以不被实现成改变值的特定信号，而是实现成具有预设电平的电压，因此应注意层叠测试信号TST1不必是用以配置第一节点供应部801而产生的信号。因此，在图8所示的第一节点供应部801中未示出层叠测试信号TST1。
第一测试结果检查部802可以包括锁存级905和判定节点吸收级906。
锁存级905被配置成与判定节点908连接，并且锁存判定节点908的电压电平。
锁存级905可以包括本领域公知的锁存电路。
判定节点吸收级906根据第一节点701的电压电平来改变对判定节点908的放电程度。
可以用与图4所示的判定节点吸收级406相同的方式来配置判定节点吸收级906，因此在此省略其详细说明。
第一测试结果检查部802可以根据锁存级905的锁存值来输出第一单TSV测试结果TWR1。
例如，如图9所示，锁存级905可以锁存判定节点908的电压电平，将判定节点908的电压电平反相，并且输出第一单TSV测试结果TWR1。
锁存级905和判定节点吸收级906的操作可以被配置成与图4所示的判定节点吸收级406和信号输出级407相同，因此省略其详细说明。
第一测试结果检查部802可以包括判定节点供应级907，所述判定节点供应级907被配置成响应于判定节点复位信号WRST而将判定节点908的电压电平初始化。
可以用与图4所示的判定节点初始化级411相同的方式来配置判定节点供应级907，因此省略其详细说明。
图10是说明图7所示的第二TSV测试单元711的一个示例实施例的框图。
第二TSV测试单元711可以包括第三节点供应部1001、第二单测试结果检查部1002、以及第三节点吸收部1003。
第三节点供应部1001被配置成在单TSV测试模式下响应于单测试脉冲信号TWP而将电源电压VDD供应给第三节点703。
第二单测试结果查部1002被配置成根据第三节点703的电压电平来产生第二单TSV测试结果TWR2。
第三节点吸收部1003被配置成在层叠TSV测试模式下将第三节点703与第五节点712彼此电连接。
类似于图4所示的充电节点404，第三节点703具有第二TSV709的电容分量。
在单TSV测试模式下，第三节点供应部1001将具有第二TSV709的电容分量的第三节点703充电，并由此改变第三节点703的电压电平。
在单TSV测试模式下，第二单测试结果检查部1002产生有关于第三节点703的电压电平是否等于或大于预定电平的第二单TSV测试结果TWR2。
单测试脉冲信号TWP和模式选择信号TMS可以用作与图8和图9所示的单测试脉冲信号TWP和模式选择信号TMS相同的信号。
响应于被配置成具有预定脉冲宽度的脉冲信号的单测试脉冲信号TWP，第三节点供应部1001以所述预定脉冲宽度对第三节点703充电。因此，第三节点703的电压电平升高。
在第二TSV709被形成为满足图1的(a)所示的设计标准的情况下，由第三节点供应部1001以预定脉冲宽度升高的第三节点703的电压电平可能低于如图5所示的充电节点404的预先选择的电平。
如上所述，在层叠TSV测试模式下，第三节点吸收部1003将第三节点703与第五节点712彼此电连接。
因此，由于电流路径是由第二TSV测试单元711从第三节点703至第五节点712形成的，所以在电流路径由第一TSV测试单元710从电源电压VDD至第二节点702形成的情况下，电流路径可以从电源电压VDD经由第一TSV708、连接单元707以及第二TSV测试单元711至第五节点712形成。
第三节点吸收部1003可以包括简单的开关电路。
第三节点吸收部1003可以被配置成不仅在层叠TSV测试模式下将第三节点703与第五节点712彼此电连接，而且还在单TSV测试模式下额外地执行将第三节点703的电压电平初始化的操作。
图11是说明图7和图10所示的第二TSV测试单元711的一个示例实施例的电路图。
图11所示的第二TSV测试单元711被配置成包括第三节点供应部1001、第二单测试结果检查部1002、以及第三节点吸收部1003。
第三节点供应部1001可以包括MUX电路1101和PMOS晶体管1102。
MUX电路1101被配置成响应于模式选择信号TMS来选择和输出单测试脉冲信号TWP和层叠测试信号TST2中的一个。
PMOS晶体管1102连接在电源电压VDD与第三节点703之间，并经由栅极端子接收MUX电路1101的输出。
以此方式配置的第三节点供应部1001可以在模式选择信号TMS指示单TSV测试模式时通过选择单测试模式信号TWP并将单测试脉冲信号TWP提供给PMOS晶体管1102而在单测试脉冲信号TWP的脉冲宽度期间将第三节点703充电。
另外，当模式选择信号TMS指示层叠TSV测试模式时，第三节点供应部1001通过将层叠测试信号TST2提供给PMOS晶体管1102并将PMOS晶体管1102关断来阻断从电源电压VDD到第三节点703的电流路径。
对于这种操作，层叠测试信号TST2可以具有足够长的高电平值。例如，层叠测试信号TST2可以包括电源电压VDD。
由于层叠测试信号TST2可以类似于层叠测试信号TST1被实现成不产生为改变值的特定信号，而是被实现为具有预设电平的电压，因此应注意不必将层叠测试信号TST2输入至第三节点供应部1001。因此，在图10所示的第三节点供应部1001中未示出层叠测试信号TST2。
第二单测试结果检查部1002可以类似图4所示的测试结果检查部403和图9所示的第一单测试结果检查部802来配置，并以与它们相同的方式操作。因此，将省略详细说明。
第三节点吸收部1003可以包括第二开关级1103和第二选择级1104。
第二开关级1103被配置成响应于第三节点控制信号cn3而将第三节点703与第六节点1107彼此电连接。
第二开关级1103可以包括NMOS晶体管1105。
NMOS晶体管1105连接在第三节点703与第六节点1107之间，且经由栅极端子接收第三节点控制信号cn3。
第二选择级1104被配置成响应于模式选择信号TMS而将第五节点712和接地电压VSS中的一个与第六节点1107电连接。
第二选择级1104可以包括MUX电路1106。
MUX电路1106响应于模式选择信号TMS而将第五节点712与接地电压VSS中的一个与第六节点1107电连接。
以此方式配置的第三节点吸收部1003在模式选择信号TMS指示层叠TSV测试模式时响应于第三节点控制信号cn3而将第三节点703与第五节点712彼此电连接。据此，电流路径从电源电压VDD经由第一TSV测试单元710、第一TSV708、连接单元707以及第三节点703至第五节点712形成。
此外，第三节点吸收部1003在模式选择信号TMS指示单TSV测试模式时响应于第三节点控制信号cn3而将第三节点703与接地电压VSS彼此电连接。据此，第三节点703可以被放电，并被初始化成低电平。
图12是说明图7所示的第一芯片705的一个示例实施例的框图。
虽然为了便于解释而示出图7所示的第一芯片705和第二芯片706中的每个具有一个TSV，但每个芯片中的TSV的数目并不限制于本发明的任何实施例。
层叠式半导体装置2的每个芯片可以包括多个TSV以及分配给各个TSV的TSV测试单元。
在图12中，示例出第一芯片705包括两个TSV708和708-1，以及分配给各个TSV708和708-1的TSV测试单元710和710-1。因此，两个TSV测试单元710和710-1输出两个单TSV测试信号结果TWR1和TWR1-1。
两个TSV708和708-1可以包括如图7所示的第一TSV708和另一个TSV。
两个TSV测试单元710和710-1可以包括如图7所示的第一TSV测试单元710和另一个TSV测试单元。
TSV708可以与TSV708-1具有相同的结构，为了在说明中进行区分，分别以TSV708和TSV708-1表示。
TSV测试单元710可以与TSV测试单元710-1具有相同的结构，为了在说明中进行区分，分别以TSV测试单元710和TSV测试单元710-1表示。
因此，为了在说明中进行区分，从两个TSV测试单元710和710-1输出的第一单TSV测试结果TWR1和TWR1-1分别以单TSV测试结果TWR1和单TSV测试结果TWR1-1表示。
如图12所示，第一芯片705可以包括输出单元1201。
输出单元1201可以接收和锁存从多个TSV测试单元710和710-1输出的多个单TSV测试结果TWR1和TWR1-1，且响应于时钟信号CLK来串行地输出多个单TSV测试结果TWR1和TWR1-1。
类似于图3所示的半导体装置1可以包括预定焊盘304这一事实，第一芯片705还可以包括预定焊盘1202，所述预定焊盘1202用于将输出单元1201的输出信号OUT输出到外部器件或电流感测电路(未示出)。
图13是说明图12所示的输出单元1201的一个示例实施例的电路图。
如图13所示，输出单元1201可以包括串联连接的多个触发器，且分别接收多个单TSV测试结果TWR1和TWR1-1。
图13所示的输出单元1201根据与图6所示的输出单元303相同的原理来配置和操作。
图14是说明图7所示的第二芯片706的一个示例实施例的框图。
与多个TSV708和708-1、以及分别分配给多个TSV708和708-1的多个TSV测试单元710和710-1类似，第二芯片706被配置成包括多个TSV(未示出)、以及分别分配给所述多个TSV的多个TSV测试单元711和711-1。
在图14中，不带限制性意义地，示例了第二芯片706包括两个TSV(未示出)、以及分别分配给这两个TSV的两个TSV测试单元711和711-1。
可以用与图7所示的第二TSV709相同的方式来配置这两个TSV。
可以用与图7所示的第二TSV测试单元711相同的方式来配置两个TSV测试单元711和711-1。
为了在说明中进行区分，与两个TSV连接的节点分别以第三节点703和第三节点703-1表示。
此外，两个TSV测试单元以TSV测试单元711和TSV测试单元711-1表示。
由于这一事实，两个TSV测试单元711和711-1分别接收以第三节点控制信号cn3和第三节点控制信号cn3-1所表示的不同的第三节点控制信号。
另外，两个TSV测试单元711与711-1分别输出以单TSV测试结果TWR2和单TSV测试结果TWR2-1所表示的不同的第二单TSV测试结果。
在层叠TSV测试模式下要通过两个TSV测试单元711和711-1与第三节点703和703-1电连接的第五节点分别以第五节点712和第五节点712-1表示。
第二芯片706可以包括如图14所示的输出单元1401。
输出单元1401被配置成接收和锁存从多个TSV测试单元711与711-1输出的包括第二单TSV测试结果TWR2的多个单TSV测试结果TWR2和TWR2-1，且响应于时钟信号CLK来串行地输出多个单TSV测试结果TWR2和TWR2-1作为输出信号OUT。
可以采用与图13所示的输出单元1201相同的方式来配置和操作输出单元1401。因此省略详细说明。
以与图3所示的包括预定焊盘304的半导体装置1、以及与图12所示的包括预定焊盘1202的第一芯片705相同的方式，第二芯片706可以包括预定焊盘1402，预定焊盘1402用于将输出单元1401的输出信号OUT输出到外部器件或电流感测电路(未示出)。
如上所述，图7所示的第二TSV测试单元711将第三节点703与第五节点712彼此电连接。此外，第二芯片706还可以包括与第五节点712电连接的预定焊盘713，使得流经第五节点712的电流可以被外部器件感测。
由于第二芯片706被配置成包括如图14所示的多个TSV和多个TSV测试单元711和711-1，因此第二芯片706可以包括与电连接到多个TSV测试单元711和711-1的第五节点712和712-1电连接的预定焊盘，以允许流经第五节点712和712-1的电流被外部器件感测。
然而，由于焊盘在半导体装置中占用较大的面积，因此当第二芯片706被配置成与连接到两个第五节点712和712-1的两个不同焊盘电连接时，可能增加用于构造层叠式半导体装置2所需的面积。
因此，如图14所示，就层叠式半导体装置2的高集成度而言，第二芯片706中的第五节点712和712-1共享预定焊盘1404是有利的。
为了多个TSV测试单元711和711-1在层叠TSV测试模式下共享预定焊盘1404，所述多个TSV测试单元711和711-1可以在层叠TSV测试模式下一个接一个地被顺序地激活。这是因为，如果所述多个TSV测试单元711和711-1同时被激活，则从第三节点703经由TSV测试单元711和第五节点712流至预定焊盘1404的电流、以及从第三节点703-1经由TSV测试单元711-1和第五节点712-1流至预定焊盘1404的电流会同时被供应给预定焊盘1404。
因此，可以控制第三节点控制信号cn3和cn3-1使得在层叠TSV测试模式下共享预定焊盘1404的所述多个TSV测试单元711和711-1可以容易地执行层叠TSV测试模式，且使得所述多个TSV测试单元711和711-1可以在单TSV测试模式下将第三节点703和703-1初始化。
为此，如图14所示，第二芯片706可以被配置成还包括控制单元1403。
控制单元1403被配置成响应于时钟信号CLK2来接收串行输入的测试输入信号TI，产生多个第三节点控制信号cn3和cn3-1，以及将所述多个第三节点控制信号cn3和cn3-1提供给多个TSV测试单元711和711-1。
图15是说明图14所示的控制单元1403的一个示例实施例的电路图。
如图15所示，控制单元1403可以包括串联连接的多个触发器1501和1502。
所述多个触发器1501和1502被配置成与时钟信号CLK2同步地接收和锁存测试输入信号TI。
所述多个触发器1501和1502的彼此不同的锁存值被提供给多个TSV测试单元711和711-1作为第三节点控制信号cn3和cn3-1。
测试输入信号TI可以包括测试模式信号。
时钟信号CLK2可以包括测试模式信号。
图14示出时钟信号CLK1和时钟信号CLK2。
时钟信号CLK1是在单TSV测试模式下触发以允许输出单元1401输出多个单TSV测试结果TWR2和TWR2-1的信号，而时钟信号CLK2是在层叠TSV测试模式和单TSV测试模式下触发以允许控制单元1403产生第三节点控制信号cn3和cn3-1的信号。
具体地，在单TSV测试模式下，时钟信号CLK2触发以将第三节点703和703-1初始化。
然后，TSV测试单元711和711-1利用预定脉冲宽度将初始化的第三节点703和703-1充电，并根据第三节点703和703-1的电压电平来产生单TSV测试结果TWR2和TWR2-1。
然后，时钟信号CLK1触发以允许输出单元1401输出多个单TSV测试结果TWR2和TWR2-1。
因此，时钟信号CLK2和时钟信号CLK1是在不同的时间触发的信号。因此，即使利用相同的信号来配置时钟信号CLK2和时钟信号CLK1，在第二芯片706执行单TSV测试模式和层叠TSV测试模式时也不会发生冲突。
虽然时钟信号CLK1和CLK2在图14和图15中被示出为不同信号以表示它们针对不同的操作触发，但是可以想到利用相同的信号来配置时钟信号CLK1和CLK2。应注意，图14和图15所示的时钟信号CLK1和CLK2不将本发明的任何实施例所需的时钟信号的数目限制在两个或更多。
图7至图15所示的第一芯片705和第二芯片706在单TSV测试模式下执行相同的操作。例如，在单TSV测试模式下，第一芯片705和第二芯片706执行用于检查它们中的TSV的电容分量的值并且产生单TSV测试结果TWR1、TWR1-1、TWR2和TWR2-1的操作。
与此不同，图7至图15所示的第一芯片705和第二芯片706在层叠TSV测试模式下执行不同的操作。例如，在层叠TSV测试模式下，第一芯片705将电源电压VDD供应给第一节点701和701-1，而第二芯片706将第五节点712和712-1与第三节点703及703-1电连接。
由于第一芯片705和第二芯片706在层叠TSV测试模式下执行不同的操作，因此它们可以经由设计不同的不同工艺来制造。
此外，即使经由设计方式相同的相同工艺来制造第一芯片705和第二芯片706，它们也可以在层叠TSV测试模式下执行不同的操作。
在通过层叠根据本发明的一个实施例配置的多个相同芯片所制造的层叠式半导体装置中，通过将不同的信号提供给各个芯片，所述多个芯片可以被配置成如第一芯片705和第二芯片706那样操作。
当通过层叠由相同工艺所制造的多个芯片来制造层叠式半导体装置时，相比于通过层叠由不同工艺所制造的多个芯片来制造层叠式半导体装置的情况，就诸如销售管理、设计管理和生产管理的成本方面而言，以及就诸如特性管理和工艺变化管理的性能方面而言，提供了实质的优点。
在图7所示的层叠式半导体装置2中，如果利用相同的电路来配置第一芯片705中的第一TSV测试单元和第二芯片706中的第二TSV测试单元711，则层叠式半导体装置2可以用作经由层叠利用相同工艺所制造的多个芯片而制成的层叠式半导体装置。
图16是说明既能够如图7所示的第一TSV测试单元710来操作也能够如图7所示的第二TSV测试单元711来操作的半导体装置的电路图。
为了便于理解，在图16中，如从附图标记710(711)可容易地看出，将每个组成部件指定成使得对应于第一TSV测试单元710的附图标记不使用括号表示，而对应于第二TSV测试单元711的附图标记使用括号表示。
与图8所示的第一TSV测试单元710类似，图16所示的第一TSV测试单元710被配置成包括第一节点供应部801、第一单测试结果检查部802、以及第一节点吸收部803b。
图16所示的第一节点供应部801以与图9所示的第一节点供应部801相同的方式来配置，并且可以接收相同的信号。因此，省略详细说明。
图16所示的第一单测试结果检查部802以与图9所示的第一单测试结果检查部802相同的方式来配置，并且可以接收和输出相同的信号。因此，省略详细说明。
图16所示的第一节点吸收部803b可以包括第三开关级1601和第三选择级1602。
第三开关级1601被配置成响应于第一节点控制信号cn1以将第一节点701与第八节点1604彼此电连接。
第三开关级1601可以包括NMOS晶体管1605。NMOS晶体管1605连接在第一节点701与第八节点1604之间，且经由其栅极端子接收第一节点控制信号cn1。
第三选择级1602被配置成响应于模式选择信号TMS而将第七节点1603和接地电压VSS中的一个与第八节点1604电连接。
第三选择级1602可以包括MUX电路1606。
MUX电路1606响应于模式选择信号TMS而将第七节点1603和接地电压VSS中的一个与第八节点1604电连接。
如上所述，第一节点吸收部803在单TSV测试模式下响应于第一节点控制信号cn1来执行将第一节点701初始化的操作。
此外，在层叠TSV测试模式下，由于第一TSV测试单元710通过将电源电压VDD供应给第一节点701以形成从电源电压VDD到第一节点701的电流路径，因此第一节点吸收部803可以在层叠TSV测试模式下被去激活。
为了允许图16所示的第一节点吸收部803b执行上述操作，第一节点控制信号cn1可以在层叠TSV测试模式下保持处于低电平的去激活状态。
此外，图7所示的预定焊盘713可以与第一芯片705的第七节点1603连接。但是，即使在预定焊盘713响应于指示层叠TSV测试模式的模式选择信号TMS而经由第七节点1603与第八节点1604电连接时，由于第一节点控制信号cn1在层叠TSV测试模式下保持在去激活状态，因此预定焊盘713可以不对第一节点吸收部803B的操作有任何影响。
与图10所示的第二TSV测试单元711类似，图16所示的第二TSV测试单元711被配置成包括第三节点供应部1001、第二单测试结果检查部1002、以及第三节点吸收部1003。
图16所示的第三节点供应部1001可以包括第四开关级1607和第四选择级1608。
第四开关级1607被配置成响应于第四开关控制信号cs4而将电源电压VDD与第三节点703彼此电连接。
第四开关级1607可以包括PMOS晶体管1609。PMOS晶体管1609连接在电源电压VDD与第三节点703之间，且经由其栅极端子接收第四开关控制信号cs4。
第四选择级1608响应于模式选择信号TMS而输出单测试脉冲信号TWP和层叠测试信号TST2中的一个作为第四开关控制信号cs4。
第四选择级1608可以包括MUX电路1601。
如上所述，第三节点供应部1001在单TSV测试模式下响应于单测试脉冲信号TWP而执行将第三节点703充电的操作。
另外，在层叠TSV测试模式下，由于第二TSV测试单元711应与第五节点712和第三节点703电连接并形成从第三节点703到第五节点712的电流路径，因此第三节点供应部1001可以在层叠TSV测试模式下被去激活。
为了允许图16所示的第三节点供应部1001执行上述操作，层叠测试信号TST2可以在层叠TSV测试模式下保持在为高电平的去激活状态。
图16所示的第二单测试结果检查部1002以与图11所示的第二单测试结果检查部1002相同的方式来配置，并且可以接收和输出相同的信号。因此，省略详细说明。
图16所示的第三节点吸收部1003以与图11所示的第三节点吸收部1003相同的方式来配置，并且可以接收和输出相同的信号。因此，省略详细说明。
图7至图16所示的层叠式半导体装置2被示例成具有两个芯片705和706。
然而，这仅仅是为了便于解释，因此，本发明可以应用于通过层叠三个或更多个芯片所构造的层叠式半导体装置。
例如，在通过层叠五个芯片所构造的层叠式半导体装置中，当最上面的芯片被配置成与第一芯片705类似，而最下面的芯片被配置成与第二芯片706类似时，可以检查五个芯片中的多个TSV的电连接状态。
虽然以上已描述了某些实施例，但是本领域技术人员会理解所描述的实施例仅仅是作为示例。因此，本文所描述的半导体装置和层叠式半导体装置并不受限于所描述的实施例。确切地说，本文所描述的半导体装置和层叠式半导体装置仅根据所附权利要求书并结合以上说明书和附图来限定。

Claims (34)

1.一种层叠式半导体装置，包括：
第一芯片，所述第一芯片具有连接在第一节点与第二节点之间的第一TSV；
第二芯片，所述第二芯片具有连接在第三节点与第四节点之间的第二TSV；以及
连接单元，所述连接单元被配置成将所述第二节点与所述第三节点彼此电连接，
其中，所述第一芯片包括第一TSV测试单元，所述第一TSV测试单元被配置成在单TSV测试模式下检查所述第一TSV的电容值且产生第一单测试结果，以及在层叠TSV测试模式下将电源电压供应给所述第一节点，并且
其中，所述第二芯片包括第二TSV测试单元，所述第二TSV测试单元被配置成在所述单TSV测试模式下检查所述第二TSV的电容值且产生第二单测试结果，以及在所述层叠TSV测试模式下将所述第三节点与第五节点彼此电连接。
2.如权利要求1所述的层叠式半导体装置，其中，所述第一TSV测试单元包括：
第一节点供应部，所述第一节点供应部被配置成在所述单TSV测试模式下响应于单测试脉冲信号而供应所述电源电压给所述第一节点，以及在所述层叠TSV测试模式下供应所述电源电压给所述第一节点；以及
第一单测试结果检查部，所述第一单测试结果检查部被配置成根据所述第一节点的电压电平来产生所述第一单测试结果。
3.如权利要求2所述的层叠式半导体装置，其中，所述第一TSV测试单元还包括：
第一节点吸收部，所述第一节点吸收部被配置成在所述单TSV测试模式下响应于第一节点控制信号而将所述第一节点的电压电平初始化。
4.如权利要求2所述的层叠式半导体装置，
其中，所述单测试脉冲信号是以预定脉冲宽度被激活的信号，并且
其中，在所述单TSV测试模式下，所述第一节点由所述第一节点供应部以所述预定脉冲宽度充电。
5.如权利要求4所述的层叠式半导体装置，其中，所述第一单测试结果检查部将所述第一节点的电压是否等于或大于预定电平产生作为所述第一单测试结果。
6.如权利要求5所述的层叠式半导体装置，其中，所述第一单测试结果检查部包括：
锁存级，所述锁存级与判定节点连接，且被配置成锁存所述判定节点的电压电平；以及
判定节点吸收级，所述判定节点吸收级被配置成根据所述第一节点的电压电平而将所述判定节点放电，
其中，所述第一单测试结果根据所述锁存级的锁存值而产生。
7.如权利要求6所述的层叠式半导体装置，其中，当所述第一节点的电压等于或大于所述预定电平时，所述判定节点被充分放电以改变所述锁存级的锁存值。
8.如权利要求7所述的层叠式半导体装置，其中，所述第一单测试结果检查部还包括：
判定节点供应级，所述判定节点供应级被配置成响应于判定节点复位信号而将所述判定节点的电压初始化。
9.如权利要求2所述的层叠式半导体装置，其中，所述第一节点供应部包括：
第一开关级，所述第一开关级被配置成响应于第一开关控制信号而将所述电源电压电压与所述第一节点彼此电连接；以及
第一选择级，所述第一选择级被配置成响应于模式选择信号来选择所述单测试脉冲信号和层叠测试信号中的一个作为所述第一开关控制信号，
其中，所述模式选择信号是在所述单TSV测试模式下和在所述层叠TSV测试模式下具有不同值的信号，并且
其中，所述层叠测试信号是在所述层叠TSV测试模式下被激活的信号。
10.如权利要求1所述的层叠式半导体装置，其中，所述第二TSV测试单元包括：
第三节点供应部，所述第三节点供应部被配置成在所述单TSV测试模式下响应于单测试脉冲信号而将所述电源电压供应给所述第三节点；
第三节点吸收部，所述第三节点吸收部被配置成在所述层叠TSV测试模式下将所述第三节点与所述第五节点彼此电连接；以及
第二单测试结果检查部，所述第二单测试结果检查部被配置成根据所述第三节点的电压电平来产生所述第二单测试结果。
11.如权利要求10所述的层叠式半导体装置，其中，所述第三节点吸收部在所述单TSV测试模式下将所述第三节点的电压电平初始化。
12.如权利要求11所述的层叠式半导体装置，其中，所述第三节点吸收部包括：
第二开关级，所述第二开关级被配置成响应于第三节点控制信号而将所述第三节点与第六节点彼此电连接；以及
第二选择级，所述第二选择级被配置成响应于模式选择信号而将所述第五节点和接地电压中的一个与所述第六节点电连接，
其中，所述模式选择信号在所述单TSV测试模式下和在所述层叠TSV测试模式下具有不同值。
13.如权利要求10所述的层叠式半导体装置，其中，所述第五节点与用于和外部器件通信的焊盘连接。
14.如权利要求10所述的层叠式半导体装置，
其中，所述单测试脉冲信号是以预定脉冲宽度被激活的信号；并且
其中，在所述单TSV测试模式下，所述第三节点由所述第三节点供应部以所述预定脉冲宽度充电。
15.如权利要求14所述的层叠式半导体装置，其中，所述第二单测试结果检查部利用所述第二单测试结果来指示所述第三节点的电压是否等于或大于预定电平。
16.如权利要求15所述的层叠式半导体装置，其中，所述第二单测试结果检查部包括：
锁存级，所述锁存级与判定节点连接，且被配置成锁存所述判定节点的电压电平；以及
判定节点吸收级，所述判定节点吸收级被配置成根据所述第三节点的电压电平而将所述判定节点放电，
其中，所述第二单测试结果根据所述锁存级的锁存值而产生。
17.如权利要求16所述的层叠式半导体装置，其中，当所述第三节点的电压等于或大于所述预定电平时，所述判定节点吸收级将所述判定节点的放电的程度足够大以改变所述锁存级的锁存值。
18.如权利要求17所述的层叠式半导体装置，其中，所述第二单测试结果检查部还包括：
判定节点供应级，所述判定节点供应级被配置成响应于判定节点复位信号而将所述判定节点的电压初始化。
19.如权利要求2所述的层叠式半导体装置，
其中，所述第一芯片和所述第二芯片经由相同的制造工艺制造，并且
其中，所述第一TSV测试单元还包括：
第一节点吸收部，所述第一节点吸收部被配置成在所述单TSV测试模式下响应于第一节点控制信号而将所述第一节点的电压电平初始化，其中，所述第一节点吸收部包括：
第三开关级，所述第三开关级被配置成响应于所述第一节点控制信号而将所述第一节点与第八节点彼此电连接；以及
第三选择级，所述第三选择级被配置成响应于模式选择信号而将第七节点和接地电压中的一个与所述第八节点电连接。
20.如权利要求19所述的层叠式半导体装置，其中，所述第一节点控制信号被输入为在所述层叠TSV测试模式下保持去激活状态。
21.如权利要求19所述的层叠式半导体装置，其中，所述第七节点与用于和外部器件通信的焊盘电连接。
22.如权利要求10所述的层叠式半导体装置，
其中，所述第一芯片与所述第二芯片经由相同的工艺制造，并且
其中，所述第三节点供应部包括：
第四开关级，所述第四开关级被配置成响应于第四开关控制信号而将所述电源电压与所述第三节点彼此电连接；以及
第四选择级，所述第四选择级被配置成响应于模式选择信号来选择所述单测试脉冲信号和层叠测试信号中的一个，并输出所述第四开关控制信号，
其中，所述模式选择信号是在所述单TSV测试模式下和在所述层叠TSV测试模式下具有不同值的信号，并且
其中，所述层叠测试信号是在所述层叠TSV测试模式下被去激活的信号。
23.如权利要求10所述的层叠式半导体装置，
其中，所述第二芯片还包括：
电流感测电路，所述电流感测电路被配置成检查经过所述第五节点的电流量，并且
其中，所述电流感测电路根据所述电流量来产生层叠测试结果。
24.如权利要求12所述的层叠式半导体装置，其中，所述第二芯片包括：
多个TSV，所述多个TSV包括所述第二TSV；以及
多个TSV测试单元，所述多个TSV测试单元每个被分配给所述多个TSV中的至少两个，且以与所述第二TSV测试单元相同的方式来配置。
25.如权利要求24所述的层叠式半导体装置，其中，所述第二芯片还包括：
第三节点控制信号发生单元，所述第三节点控制信号发生单元被配置成响应于时钟信号来接收串行输入的测试输入信号，产生多个第三节点控制信号，并将所述多个第三节点控制信号提供给所述多个TSV测试单元。
26.如权利要求25所述的层叠式半导体装置，
其中，所述第三节点控制信号发生单元包括多个触发器，
其中，所述多个触发器被配置成与所述时钟信号同步地接收和锁存所述测试输入信号；并且
其中，所述多个触发器的锁存值被提供给所述多个TSV测试单元作为所述第三节点控制信号。
27.如权利要求1所述的层叠式半导体装置，其中，所述第一芯片包括：
多个TSV，所述多个TSV包括所述第一TSV；以及
多个TSV测试单元，所述多个TSV测试单元每个被分配给所述多个TSV中的至少两个，并以与所述第一TSV测试单元相同的方式来配置。
28.如权利要求27所述的层叠式半导体装置，其中，所述第一芯片还包括：
输出单元，所述输出单元被配置成接收和锁存由所述多个TSV测试单元输出的包括所述第一单测试结果的多个单测试结果，且响应于时钟信号来串行地输出所述多个单测试结果。
29.如权利要求28所述的层叠式半导体装置，其中，所述输出单元包括：
多个触发器，所述多个触发器串联连接，且被配置成分别接收所述多个单测试结果。
30.如权利要求28所述的层叠式半导体装置，其中，所述第一芯片还包括：
焊盘，所述焊盘被配置成将所述输出单元的输出信号输出给外部器件。
31.如权利要求1所述的层叠式半导体装置，其中，所述第二芯片包括：
多个TSV，所述多个TSV包括所述第二TSV；以及
多个TSV测试单元，所述多个TSV测试单元每个被分配给所述多个TSV中的至少两个，且以与所述第二TSV测试单元相同的方式来配置。
32.如权利要求31所述的层叠式半导体装置，其中，所述第二芯片还包括：
输出单元，所述输出单元被配置成接收和锁存由所述多个TSV测试单元输出的包括所述第二单测试结果的多个单测试结果，且响应于时钟信号来串行输出所述多个单测试结果。
33.如权利要求32所述的层叠式半导体装置，其中，所述输出单元包括：
多个触发器，所述多个触发器串联连接，且被配置成分别接收所述多个单测试结果。
34.如权利要求32所述的层叠式半导体装置，其中，所述第二芯片还包括：
焊盘，所述焊盘被配置成将所述输出单元的输出信号输出给外部器件。
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