CN108133094B - 用于反熔丝的现场可编程门阵列的布局布线显示方法 - Google Patents

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Abstract

本发明涉及一种用于反熔丝的现场可编程门阵列的布局布线显示方法，将整个芯片结构图作为整体画布，建立芯片坐标系；将整体画布划分成若干个小画布，得到每个小画布对应的坐标系中坐标位置，并按照行列顺序对每个小画布进行编号；通过CWnd::GetClientRect函数获取显示区域对应的矩形显示框，并通过CDC::DPtoLP坐标转换得到其在画布上的逻辑坐标；确定矩形显示框在整体布图中的涵盖小画布的区域，即为绘制显示区域。本发明可对大规模电路芯片的布局布线进行快速显示；优化了系统资源的使用，减少计算器对图形绘制所使用的资源，可应用于其它需要进行大规模处理图形的软件。

Description

用于反熔丝的现场可编程门阵列的布局布线显示方法
技术领域
本发明涉及现场可编程门阵列的布局布线领域，具体地说是一种用于反熔丝的现场可编程门阵列的布局布线显示方法。
背景技术
现场可编程门阵列(Field Programmable Gate Array,FPGA)是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路(ASIC)领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。
目前常见的三种FPGA分别是SRAM系列、Flash系列和反熔丝系列的FPGA。随着FPGA规模逐渐增大，电路的布局布线越加复杂，布局布线显示软件需要显示的内容也随之增多，每一次的图像刷新都将重新绘制所有图像，这就给使用常规算法的软件显示造成了显示过慢，刷新屏幕存在残影等问题。
发明内容
针对现有技术的不足，本发明提供一种用于反熔丝的现场可编程门阵列的布局布线显示方法。
本发明为实现上述目的所采用的技术方案是：
一种用于反熔丝的现场可编程门阵列的布局布线显示方法，包括以下步骤：
步骤1：将整个芯片结构图作为整体画布，建立芯片坐标系；
步骤2：将整体画布划分成若干个小画布，得到每个小画布对应的坐标系中坐标位置，并按照行列顺序对每个小画布进行编号；
步骤3：通过CWnd::GetClientRect函数获取显示区域对应的矩形显示框，并通过CDC::DPtoLP坐标转换得到其在画布上的逻辑坐标；
步骤4：确定矩形显示框在整体布图中的涵盖小画布的区域，即为绘制显示区域。
所述芯片坐标系的原点为画布左上角的第一个像素点；横向为坐标系的x轴，纵向为坐标系的y轴，以原点为中心，x轴从左向右递增，y轴从上到下递增。
所述行列顺序为从左到右的列顺序和从上到下的行顺序。
所述将整体画布划分成若干个小画布为将有相同类型逻辑结构的反熔丝FPGA器件划分为一个小画布，且每个小画布为矩形。
逻辑结构的类型包括逻辑功能块及其所连接的资源线网单元；输入输出功能块及其所连接的资源线网单元；反熔丝矩阵及其所连接的资源线网单元。
所述确定矩形显示框在整体布图中的涵盖小画布的区域包括根据矩形显示框的边框所处位置得到该矩形显示框的边框所处于的小画布区域，并得出矩形显示框的边框内部涵盖的小画布区域，二者的区域之和即为绘制显示区域。
本发明具有以下有益效果及优点：
1.本发明可对大规模电路芯片的布局布线进行快速显示；
2.本发明可应用于其它需要进行大规模处理图形的软件；
3.本发明优化了系统资源的使用，减少计算器对图形绘制所使用的资源。
附图说明
图1是本发明的芯片整体结构图；
图2是本发明的芯片结构放大后的细节图；
图3是本发明的芯片结构二次放大后的细节图；
图4是本发明的整体画布示意图；
图5是本发明的整体画布划分图；
图6是本发明的小画布编号图；
图7是本发明的矩形显示框示意图。
具体实施方式
下面结合附图及实施例对本发明做进一步的详细说明。
该方法将整体画布分割成相对较小的多块画布，将这些小画布进行编号，建立索引。分割方法根据器件结构来确定，由于器件结构一般都有一定规律(画布上的绘制内容差异软小)，以各块画布上的绘制内容之间差别最小为原则来划分，以利于计算生成数据和显示。对于画布所绘制的内容，可以按结构规律生成单元模板，存储通用结构部分。这样，显示时只需将出现在计算机视窗内的画布内容中特殊的部分进行绘制，通用部分直接用单元模板复制过来进行绘制显示。对于不在视窗内的块数据无需处理，但需要注意的是，有时计算机视窗内的块数据是由于其周围不在视窗内的块数据的反熔丝点而产生的连接，这时要考虑反熔丝点的状态及其所连接的整个连接关系。
首先建立坐标系，将整个芯片图看做整体画布，并将画布左上角的第一个像素点做为原点(即坐标系的起始坐标(0,0))，横向为坐标系的x轴，纵向为坐标系的y轴，以原点为中心，x轴从左向右递增，y轴从上到下递增。整体画布按从左到右、从上到下按行列分成大小相等的画布(特殊部分小图的大小也可不相等，但计算位置坐标时，要注意判断小画布的大小的不同)，按顺序对上述小图进行编号(二维坐标)。对于小图的划分，根据反熔丝FPGA器件的逻辑结构，大致可划分为如下几种单元类型：逻辑功能块及其所连接的资源线网单元、输入输出功能块及其所连接的资源线网单元、反熔丝矩阵及其所连接的资源线网单元。根据器件的不同，会在功能块的功能、反熔丝矩阵的规模、资源线网的数量及连接关系上有所不同，但大致结构基本上主要就是这几种单元类型。每一小画布对应的块类型可以不同，根据器件结构，边缘“输入输出功能块”部分为一种大类型，下分几种小类，“中间逻辑功能块”部分为一种大类型，下分几种小类，特殊部分可分几种类型，这些类型中都包含功能块、反熔丝点及其所连接的资源线网。
如图1所示为本发明的芯片整体结构图。
该图显示了芯片的整体简明结构，在图上可以看到均匀分布的逻辑单元块。
如图2所示为本发明的芯片结构放大后的细节图。
将图1进行放大，可以看到芯片逻辑结构的细节，图2中显示了逻辑单元块以及连接逻辑单元块的线网。
如图3所示是本发明的芯片结构二次放大后的细节图；
将图2进行放大，可以更细致的观察芯片逻辑结构细节，图3中显示了逻辑单元块、逻辑单元块上管脚信息以及连接逻辑单元块的线网。
如图4所示是本发明的整体画布示意图。
将整个芯片图看做100*100像素的整体画布。左上角的第一个像素点做为逻辑坐标系原点(即坐标系的起始坐标(0,0))。
如图5所示是本发明的整体画布划分图。
将整个画布按从左到右、从上到下按行列分成大小相等的25*25像素的小画布，实际情况是小画布的大小并不一定相等。
如图6所示是本发明的小画布编号图。
按顺序对上述小图进行编号。根据上述方法分割的小画布，编号为1的小画布，起始坐标为(0,0),编号为2的小画布起始坐标为(25,0),编号为5的小画布起始坐标为(0,25)。
如图7所示是本发明的矩形显示框示意图。
黑色粗框线的矩形框为显示区域，可称做视图区域，该区域是可见的，而没有出现在视图区域的部分是不可见的。视图区域可以单独建立一个坐标系建立规则同逻辑坐标系的建立规则，这个坐标系称设备坐标系。在显示整体画布时，显示区域即整个画布，而在进行放大时，显示区域实际上是不变的，变化的是画布映射区域。显示区域通过CWnd::GetClientRect函数来获取，该函数会获取一个矩形，这个矩形需要通过CDC::DPtoLP坐标转换来得到它在画布上的逻辑坐标。假充在这里，得到的视图区域左上角的逻辑坐标为(3,15)右下角的逻辑坐标为(53,52)。按照之前划分的小画布，小画布1左上角的逻辑坐标为(0,0)右下角逻辑坐标为(25,25)。在x轴和y轴方向上，可以判断可视区域左上角的逻辑坐标在画布1的区域内，可视区域右下角的逻辑坐标在画布11的区域内。因此通过显示区域逻辑坐标可判断该区域涵盖了哪些画布。图7所示的可视区域涵盖了编号为1、2、3、5、6、7、9、10、11画布，所以在绘制时只需绘制以上画布内的内容，而无需对4、8、12、13、14、15、16画布进行绘制显示。而每回屏幕刷新时，也只会显示相应区域。

Claims (4)

1.一种用于反熔丝的现场可编程门阵列的布局布线显示方法，其特征在于：包括以下步骤：
步骤1：将整个芯片结构图作为整体画布，建立芯片坐标系；
步骤2：将整体画布划分成若干个小画布，得到每个小画布对应的坐标系中坐标位置，并按照行列顺序对每个小画布进行编号；
所述将整体画布划分成若干个小画布为将有相同类型逻辑结构的反熔丝FPGA器件划分为一个小画布，且每个小画布为矩形；
逻辑结构的类型包括逻辑功能块及其所连接的资源线网单元；输入输出功能块及其所连接的资源线网单元；反熔丝矩阵及其所连接的资源线网单元；
步骤3：通过CWnd::GetClientRect函数获取显示区域对应的矩形显示框，并通过CDC::DPtoLP坐标转换得到其在画布上的逻辑坐标；
步骤4：确定矩形显示框在整体布图中的涵盖小画布的区域，即为绘制显示区域。
2.根据权利要求1所述的用于反熔丝的现场可编程门阵列的布局布线显示方法，其特征在于：所述芯片坐标系的原点为画布左上角的第一个像素点；横向为坐标系的x轴，纵向为坐标系的y轴，以原点为中心，x轴从左向右递增，y轴从上到下递增。
3.根据权利要求1所述的用于反熔丝的现场可编程门阵列的布局布线显示方法，其特征在于：所述行列顺序为从左到右的列顺序和从上到下的行顺序。
4.根据权利要求1所述的用于反熔丝的现场可编程门阵列的布局布线显示方法，其特征在于：所述确定矩形显示框在整体布图中的涵盖小画布的区域包括：
根据矩形显示框的边框所处位置得到该矩形显示框的边框所处于的小画布区域，并得出矩形显示框的边框内部涵盖的小画布区域，二者的区域之和即为绘制显示区域。
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