CN106777829A - 一种集成电路掩模设计的优化方法及计算机可读的存储介质 - Google Patents

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Abstract

本发明提供一种集成电路掩模设计的优化方法包括以下步骤，步骤S1：提供一种集成电路的全芯片设计版图，在全芯片设计版图中随机抓取多个设计版图小区域；步骤S2：对选取的设计版图小区域版图进行基于像素的掩模优化，输出每个设计版图小区域的掩模设计的像素灰度图；步骤S3：利用步骤S2中获取的小区域掩膜像素灰度图和其对应的小区域设计版图，建立BP人工神经网络模型；步骤S4：将全芯片设计版图送入步骤S3所建立的BP人工网络模型，获得全芯片设计版图的掩膜设计灰度图，本发明还提供一种用于存储集成电路掩模设计的计算机程序的介质。

Description

一种集成电路掩模设计的优化方法及计算机可读的存储介质
【技术领域】
本发明涉及集成电路的掩模制造领域，尤其涉及一种集成电路掩模设计的优化方法及计算机可读的存储介质。
【背景技术】
光刻工艺是现代极大规模集成电路制造过程中最重要的制造工艺，即通过光刻机将掩模上集成电路的设计图形转移到硅片上的重要手段。掩模上集成电路设计图形通过光刻机的投影物镜在硅片上成像时，随着掩模上图形特征尺寸的较小，光的衍射现象逐渐显著。
在经历了基于规则的光学临近效应校正和基于模型的光学邻近效应校正后，目前最先进的掩模设计优化技术是基于反演光刻技术的掩模设计优化，如中国专利CN201110067621.8、Stephen Hsu在“An Innovative Source-Mask co-Optimization(SMO)Method for Extending Low K1Imaging”(SPIE vol.7140,2010)、韦亚一研究员在《超大规模集成电路先进光刻理论与应用》第七章(page 368)中所述。反演光刻技术(Inverselithography technology，ILT)是把要在硅片(晶圆)上实现的图形为目标，通过复杂的反演数学计算得到一个理想的掩模设计图案(通常为灰度图案或所谓基于像素的掩模图案)，随后经过简化和提取等操作获得最终基于多边形的掩模设计图案。
而在现有的反演光刻技术掩模优化中，由于需要成百上千次的迭代优化，且每次优化都需要应用光学临近修正(Optical Proximity Correct，简称OPC)模型对当前掩模优化结果的硅片成像进行仿真，因此优化时间成本非常高。通常数百平方微米的设计图形需要优化十几个小时(300CPUcores)。而对于22mm*32mm的全芯片则需要数月之久，且计算量十分庞大，严重制约了集成电路的制造，也正因为如此，目前尚没有基于反演光刻技术的全芯片掩模优化方案。
【发明内容】
为克服现有技术对全芯片反演光刻技术掩模优化时间长，优化成本高的问题，本发明提供一种集成电路掩模设计的优化方法及计算机可读的存储介质。
本发明解决技术问题的技术方案是提供一种集成电路掩模设计的优化方法，包括步骤S1：提供一种集成电路的全芯片设计版图，在全芯片设计版图中随机抓取多个设计版图小区域，该设计版图小区域可以是典型图形区域和/或关键图形区域和/或已知缺陷版图区域和/或随机图形区域；步骤S2：对选取的设计版图小区域版图进行基于像素的掩模优化，输出每个设计版图小区域的掩模设计的像素灰度图；步骤S3：利用步骤S2中获取的小区域掩膜像素灰度图和其对应的小区域设计版图，建立BP人工神经网络模型；步骤S4：将全芯片设计版图送入步骤S3所建立的BP人工网络模型，获得全芯片设计版图的掩膜设计灰度图。
优选地，在步骤S4之后还包括步骤S5：将步骤S4中获得的全芯片设计版图的掩膜设计灰度图进行基于像素的掩模优化进行微调，获得微调修正后的全芯片设计版图的灰度图。
优选地，在步骤S5之后还包括步骤S6：根据掩模制造标准，将步骤S5中所获取的全芯片设计版图掩膜设计灰度图进行二值化处理并提取多边形图形，必要时可以做基于多边形的掩膜像素优化，从而形成基于多边形的掩模设计图形，输出可以被制造的掩模设计图案。
优选地，在步骤S5和步骤S6之间还包括步骤S51：将步骤S5中出现的潜在缺陷图形添加到步骤S1的典型图形区域中，并可作为随后步骤S3的BP人工神经网络训练样本。
本发明还提供一种计算机可读的存储介质，其用于存储集成电路掩模设计的计算机程序，所述计算机程序使得计算机执行以下步骤：
步骤S1：提供一种集成电路的全芯片设计版图，在全芯片设计版图中随机抓取多个设计版图小区域，该设计版图小区域可以是典型图形区域和/或关键图形区域和/或已知缺陷版图区域和/或随机图形区域；
步骤S2：对选取的设计版图小区域版图进行基于像素的掩模优化，输出每个设计版图小区域的掩模设计的像素灰度图；
步骤S3：利用步骤S2中获取的小区域掩膜像素灰度图和其对应的小区域设计版图，建立BP人工神经网络模型；以及
步骤S4：将全芯片设计版图送入步骤S3所建立的BP人工网络模型，获得全芯片设计版图的掩膜设计灰度图。
与现有技术相比，本发明具有以下有益效果：
1、通过BP人工神经网络对掩模灰度图进行优化，获取优化后的掩模灰度图，加快了掩模灰度图的优化速度，提高了全芯片掩模灰度图的优化能力，实现快速的掩模优化，并且流程实现简单。
2、通过将潜在的缺陷图形添加到典型设计版图小区域中，形成闭环系统调节，进一步减少全芯片设计版图中的设计缺陷图形，进而减少了掩模优化的时间。
【附图说明】
图1是本发明一种集成电路掩模设计的优化方法第一实施例的流程图。
图2A是本发明一种集成电路掩模设计的优化方法的一种典型图形。
图2B是本发明一种集成电路掩模设计的优化方法的一种典型图形。
图3A是本发明一种集成电路掩模设计的优化方法的种典型图形。
图3B是本发明一种集成电路掩模设计的优化方法的一种典型图形。
图4是本发明一种集成电路掩模设计的优化方法的一种典型图形。
图5A是本发明一种集成电路掩模设计的优化方法的一种典型图形。
图5B是本发明一种集成电路掩模设计的优化方法的一种典型图形。
图6A是本发明一种集成电路掩模设计的优化方法的一种典型图形基于像素掩模优化后获得的灰度图。
图6B是本发明一种集成电路掩模设计的优化方法的一种典型图形基于像素掩模优化后获得的灰度图。
图6C是本发明一种集成电路掩模设计的优化方法的一种典型图形基于像素掩模优化后获得的灰度图。
图6D是本发明一种集成电路掩模设计的优化方法的一种典型图形基于像素掩模优化后获得的灰度图。
图7是本发明一种集成电路掩模设计的优化方法的BP人工神经网络模型结构示意图。
图8A是本发明一种集成电路掩模设计的优化方法的一种典型图形经BP人工神经网络模型优化后的掩模灰度图。
图8B是本发明一种集成电路掩模设计的优化方法的一种典型图形经BP人工神经网络模型优化后的掩模灰度图。
图8C是本发明一种集成电路掩模设计的优化方法的一种典型图形经BP人工神经网络模型优化后的掩模灰度图。
图8D是本发明一种集成电路掩模设计的优化方法的一种典型图形经BP人工神经网络模型优化后的掩模灰度图。
图9是本发明一种集成电路掩模设计的优化方法第二实施例的流程图。
【具体实施方式】
为了使本发明的目的，技术方案及优点更加清楚明白，以下结合附图及实施实例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
请参阅图1，本发明提供一种集成电路掩模设计的优化方法。本实施例是14nm节点逻辑电路通孔层(VIA)版图设计进行举例说明，可以分为以下步骤S1-S6：
步骤S1：提供一种集成电路的全芯片设计版图，在全芯片设计版图中随机抓取多个设计版图小区域。
具体的，当前的大规模集成电路普遍采用光刻系统制造。光刻系统主要分为：照明系统(光源)、掩模、投射系统及晶片等四部分。光源发出的光线经过聚光镜聚焦后入射至掩模，掩模的开孔部分透光；经过掩模后，光线经由投射系统入射至晶片；这样掩模图形就复制在晶片上。
随着光刻技术节点进入45nm-22nm，电路的关键尺寸已经远远小于光源的波长，因此光的干涉和衍射现象更加显著，导致光罩投影至硅片上的图形发生畸变，甚至会导致超出可接受范围的图形失真。典型的效应有：线端头缩短、圆角和关键尺寸偏移等等。这种光学的衍射畸变的影响受到周边图形环境的影响，被称之为光学临近效应(opticalproximity effects，简称OPE)。
为了解决诸如此类的光学临近效应，需要对设计的版图进行预先的修正，使得修改的量正好能够补偿曝光系统造成的临近效应。因此，使用做过光学临近修正的版图写成的光罩，在晶圆上就能得到最初想要的设计图案。这个修正的迭代过程就叫光学临近修正(Optical Proximity Correct，简称OPC)。OPC是为了改善光学临近效应对曝光的影响，所以基本工作就是对版图做逐线段的切割移动，然后不断的迭代，最后与实际结果进行验证。
首先，提供一种集成电路图案的设计版图，在设计版图随机抓取多个设计版图小区域,该设计版图小区域可以是典型图形区域和/或关键图形区域和/或已知缺陷版图区域和/或随机图形区域。
其中，典型图形区域可以是设计图形密集程度较高区域选取。也可以是设计图形密集程度半稀疏区域选取。还可以是设计图形密集程度较稀疏区域选取。
如图2A-2B所示，选择标准方形孔阵列和交错方兴孔阵列作为典型图形。其中方形孔的大小分别为76nm×76nm、112nm×112nm、76nm×112nm和112nm×76nm；X方向和Y方向的周期分别为165nm、185nm、205nm、225nm、245nm、265nm、300nm。
如图3A-3B所示，选择线空周期图形作为典型图形。其中短边长度为76nm，长边长度分别为300nm、500nm、700nm、1000nm、1300nm、1500nm、2000nm，周期分别为165nm、185nm、205nm、225nm、245nm、265nm、300nm。
如图4所示，选择三方形孔阵列作为典型图形。其中方形孔的大小为76nm×76nm，共392个。
如图5A-5B所示，选择半稀疏标准方形孔阵列以及交错标准方形孔阵列作为典型图形。其中方形孔的大小为76nm×76nm，内部周期分别为165nm和255nm，方形孔数目从1个变化到7个，总共1372个设计。
步骤S2：对选取的设计版图小区域版图进行基于像素的掩模优化，输出每个设计版图小区域的掩模设计的像素灰度图。具体地，基于像素的掩模优化方法不进行限制，本实施例采用边缘位置误差作为优化函数，采用梯度下降算法进行优化，获得如图6A-6D所示的每个设计版图小区域的掩模优化像素灰度图，其中图6A是标准方形孔阵列小区域在基于像素的掩模优化方法优化后获得的掩模优化像素灰度图；6B是线空周期图形小区域在基于像素的掩模优化方法优化后获得的掩模优化像素灰度图；6C是三方形孔阵列图形小区域在基于像素的掩模优化方法优化后获得的掩模优化像素灰度图；6D是半稀疏交错标准方形孔阵列图形小区域在基于像素的掩模优化方法优化后获得的小区域的掩模像素灰度图。
步骤S3：利用步骤S2中获取的小区域掩膜像素灰度图和其对应的小区域设计版图，建立BP人工神经网络模型。具体包括步骤S31-S40。
步骤S31：将步骤S2中的小区域掩膜像素灰度图对应的设计版图作为输入向量，步骤S2中获取的小区域掩膜像素灰度图作为期望输出向量，建立BP人工神经网络模型。
请参阅图7，BP人工神经网络模型包括输入层、隐藏层以及输出层。网络结构定义：假设输入层有n个神经元，隐含层有p个神经元，输出层有q个神经元。本实施例中采用输入层为40*40个节点，具有两个隐含层结构，输出层可以为一个或多个节点，优选为一个节点。
变量定义：输入向量：x＝(x1，x2，…，xn)；
本实施例中输入向量为步骤S2中获取的小区域的设计版图灰度图像对应在全芯片上的小区域设计版图，n＝1600。
隐含层输入向量：hi＝(hi1，hi2，…hip)；
隐含层输出向量：ho＝(ho1，ho2，…hop)；
输出层输入向量：yi＝(yi1，yi2，…yiq)；
输出层输出向量：yo＝(yo1，yo2，…yoq)；
输出向量为当前网络输出的小区域的设计版图对应的掩膜设计灰度图。
期望输出向量：d0＝(d1，d2，…dq)；
设定步骤S3中获取的小区域掩膜像素灰度图为期望输出向量。
输出层与中间层的连接权值：wih；
隐含层与输出层的连接权值：who；
隐含层各神经元的阀值：bh；
输出层各神经元的阀值：b0；
样本数据个数：k＝1,2,…m；
激活函数：f(*)；
误差函数：
步骤S3中获取的小区域掩膜像素灰度图以及网络输出的小区域的设计版图对应的掩膜设计灰度图之间的误差。
步骤S32：网络初始化。具体地，给各连接权值分别赋一个区间(-1,1)内的随机数值，设定误差函数E，给定计算精度值ε和最大学习次数M。
步骤S33：随机选取第k个输入样本及对应期望输出。
X(k)＝(x1(k)，x2(k)，…，xn(k))；
d0(k)＝(d1(k)，d2(k)，…dq(k))；
步骤S34：计算隐含层各个神经元的输入和输出。
hoh(k)＝f(hih(k))h＝1,2，…p；
yoo(k)＝f(yi0(k))o＝1,2，…q。
步骤S35：利用期望输出和实际输出计算误差函数对输出层的各神经元的偏导数δ0(k)。
步骤S36：利用隐含层到输出层的连接权值、输出层的δ0(k)和隐含层的输出计算误差函数对隐含层各神经元的偏导数δh(k)。
步骤S37：利用输出层各神经元的偏导数δ0(k)和隐含层各神经元的输出来修正输出层的连接权值who(k)
步骤S38：利用隐含层各神经元的偏导数δh(k)和输入层各神经元的输入修正连接权wih(k)。
步骤S39：计算误差函数E。
步骤S40：判断误差函数E的值是否满足要求，当误差函数E的值到预设精度或学习次数大于设定的最大次数，则结束算法，可以应用于掩膜设计的灰度图像；否则，选取下一个学习样本及对应的期望输出，返回到步骤S43，进入下一轮学习，直至误差函数E的值到预设精度或学习次数大于设定的最大次数。
BP人工网络模型可以将输入的设计版图进行优化，将设计版图优化为可以应用于掩膜设计的灰度图像，并输出该掩膜设计灰度图像。
步骤S4：将全芯片设计版图送入步骤S3所建立的BP人工网络模型，获得全芯片设计版图的掩膜设计灰度图。
步骤S5：将步骤S4中获得的全芯片设计版图的掩膜设计灰度图进行基于像素的掩模优化进行微调，获得微调修正后的全芯片设计版图的灰度图。
步骤S6：根据掩模制造标准，将步骤S5中所获取的全芯片设计版图掩膜设计灰度图进行二值化处理并提取多边形图形，必要时可以做基于多边形的掩膜像素优化，从而形成基于多边形的掩模设计图形，输出可以被制造的掩模设计图案。
请参阅图8A-8D，在步骤S4中获取的全芯片设计版图的掩膜设计灰度图中随机抓取4个1.5mm×1.5mm的区域(标记为区域1，区域2，区域3，区域4)，其对应的掩膜设计灰度图如8A-8D所示。
实验对比：
在步骤S4中获取的全芯片设计版图的掩膜设计灰度图中随机抓取4个1.5mm×1.5mm的区域(标记为区域1，区域2，区域3，区域4)，将该4个小区域经过基于像素的掩模优化的微调，即优化迭代次数17次，获得该四个小区域的微调后的掩膜设计灰度图，并进行光刻性能测试。
与步骤S1中的设计版图中相同的地方抓取区域1，区域2，区域3，区域4。将这4个小区域经过基于像素的掩模优化的微调，即优化迭代次数50次，获得该四个小区域的微调后的掩膜设计灰度图，并进行光刻性能测试，经BP人工神经网络优化以及传统的基于像素掩膜优化的光刻性能测试比较结果如下表1。
表1：
本实施例中光刻性能采用在PV-band进行衡量。PV-band的计算如下：
PV-band＝max(EPE@PW_conditions)-min(EPE@PW_conditions)；式中EPE表示硅片上轮廓与目标设计图形之间的位置误差；PW_conditions是光刻工艺曝光条件，本实施例中采用离焦在正负40nm，曝光剂量误差在±3％。
从表1中看出采用本发明的基于BP人工神经网络的掩模灰度图优化可以获得与传统掩模灰度图优化具有相同水平的优化精度，且能将优化迭代次数从50次减少到17次，故此提高优化速度65％左右。
请参阅图9，本发明还提供第二实施例，第二实施例与第一实施例不同的是。
还包括步骤S51：将步骤S5中出现的潜在缺陷图形添加到步骤S1的典型图形区域中，并可作为随后步骤S3的BP人工神经网络训练样本。
具体地，为了进一步提高实施例一中BP人工神经网络对掩模灰度图的优化能力，本实施例将全芯片中潜在的缺陷图形添加到步骤S1中的典型图形区域内，并作为随后步骤S3的人工神经元网络训练样本。
潜在的缺陷图形可以是基于以往的经验确定的图形，也可以是步骤S4中设计版图小区域在基于BP人工神经网络模型优化后发现的缺陷图形，还可以是步骤S5中经过优化微调后和/或经过后续掩模多边形转换后进行掩模验证工作发现的缺陷图形，将缺陷图形反馈增加到步骤S1典型设计版图小区域中，重新进行步骤S2和步骤S3的BP人工神经网络模型优化，从而形成了一个闭环循环优化过程，可以按照需要进行整个流程的循环优化。
在本实施例中定义将某点的PV-band>5nm的图形定义为缺陷，并在实施例1的步骤S4后进行掩模验证，随机选取全芯片设计版图中的两个小区域记为区域a，和区域b，对区域a和区域b内的缺陷图形数目进行检测，并将检测到的缺陷图形数目做记录。
将步骤S4后检测到的缺陷图形重新放到步骤1的典型设计版图区域中，并重新执行步骤S2、步骤S3和步骤S4，重新检测区域a和区域b内缺陷数目做记录，并与第一次检测到的结果相比，结果如表2所示。
表2
从表2中可以看本实施例将缺陷图形重新放到步骤1的典型设计版图区域中，并作为BP人工神经网络的训练样本，这样可以有效减少全芯片设计版图中的设计缺陷图形，进而减少了BP人工神经网络对掩模优化的时间，从而提高人BP工神经网络的优化能力。
本发明还提供一种计算机可读的存储介质，其用于存储集成电路掩模设计的计算机程序，其特征在于：所述计算机程序使得计算机执行以下步骤：
步骤S1：提供一种集成电路的全芯片设计版图，在全芯片设计版图中随机抓取多个设计版图小区域；
步骤S2：对选取的设计版图小区域版图进行基于像素的掩模优化，输出每个设计版图小区域的掩模设计的像素灰度图；
步骤S3：利用步骤S2中获取的小区域掩膜像素灰度图和其对应的小区域设计版图，建立BP人工神经网络模型；以及
步骤S4：将全芯片设计版图送入步骤S3所建立的BP人工网络模型，获得全芯片设计版图的掩膜设计灰度图。
步骤S5：将步骤S4中获得的全芯片设计版图的掩膜设计灰度图进行基于像素的掩模优化进行微调，获得微调修正后的全芯片设计版图的灰度图。
步骤S6：根据掩模制造标准，将步骤S5中所获取的全芯片设计版图掩膜设计灰度图进行二值化处理并提取多边形图形，必要时可以做基于多边形的掩膜像素优化，从而形成基于多边形的掩模设计图形，输出可以被制造的掩模设计图案。
步骤S1中的设计版图小区域可以是典型图形区域和/或关键图形区域和/或已知缺陷版图区域和/或随机图形区域。
与现有设计相比，本发明具有以下有益效果：
1、通过BP人工神经网络对掩模灰度图进行优化，获取优化后的掩模灰度图，加快了掩模灰度图的优化速度，提高了全芯片掩模灰度图的优化能力，实现快速的掩模优化，并且流程实现简单。
2、通过将潜在的缺陷图形添加到典型设计版图小区域中，形成闭环系统调节，进一步减少全芯片设计版图中的设计缺陷图形，进而减少了掩模优化的时间。
以上所述仅为本发明较佳实施例而已，并不用以限制本发明，凡在本发明原则之内所作的任何修改，等同替换和改进等均应包含本发明的保护范围之内。

Claims (6)

1.一种集成电路掩模设计的优化方法，其特征在于：包括以下步骤，
步骤S1：提供一种集成电路的全芯片设计版图，在全芯片设计版图中随机抓取多个设计版图小区域；
步骤S2：对选取的设计版图小区域版图进行基于像素的掩模优化，输出每个设计版图小区域的掩模设计的像素灰度图；
步骤S3：利用步骤S2中获取的小区域掩膜像素灰度图和其对应的小区域设计版图，建立BP人工神经网络模型；及
步骤S4：将全芯片设计版图送入步骤S3所建立的BP人工网络模型，获得全芯片设计版图的掩膜设计灰度图。
2.如权利要求1所述的集成电路掩模设计的优化方法，其特征在于：
所述的设计版图小区域可以是典型图形区域和/或关键图形区域和/或已知缺陷版图区域和/或随机图形区域。
3.如权利要求1所述的集成电路掩模设计的优化方法，其特征在于：
在步骤S4之后还包括步骤S5：将步骤S4中获得的全芯片设计版图的掩膜设计灰度图进行基于像素的掩模优化进行微调，获得微调修正后的全芯片设计版图的灰度图。
4.如权利要求1所述的集成电路掩模设计的优化方法，其特征在于：
在步骤S5之后还包括步骤S6：根据掩模制造标准，将步骤S5中所获取的全芯片设计版图掩膜设计灰度图进行二值化处理并提取多边形图形，必要时可以做基于多边形的掩膜像素优化，从而形成基于多边形的掩模设计图形，输出可以被制造的掩模设计图案。
5.如权利要求1所述的集成电路掩模设计的优化方法，其特征在于：
在步骤S5和步骤S6之间还包括步骤S51：将步骤S5中出现的潜在缺陷图形添加到步骤S1的典型图形区域中，并可作为随后步骤S3的BP人工神经网络训练样本。
6.一种计算机可读的存储介质，其用于存储集成电路掩模设计的计算机程序，其特征在于：所述计算机程序使得计算机执行以下步骤：
步骤S1：提供一种集成电路的全芯片设计版图，在全芯片设计版图中随机抓取多个设计版图小区域；
步骤S2：对选取的设计版图小区域版图进行基于像素的掩模优化，输出每个设计版图小区域的掩模设计的像素灰度图；
步骤S3：利用步骤S2中获取的小区域掩膜像素灰度图和其对应的小区域设计版图，建立BP人工神经网络模型；及
步骤S4：将全芯片设计版图送入步骤S3所建立的BP人工网络模型，获得全芯片设计版图的掩膜设计灰度图。
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