KR20120121591A

KR20120121591A - 반도체 집적회로의 테스트 회로 및 방법

Info

Publication number: KR20120121591A
Application number: KR1020110039472A
Authority: KR
Inventors: 신상훈; 이태용
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2011-04-27
Filing date: 2011-04-27
Publication date: 2012-11-06
Also published as: KR101212777B1; CN102759700B; JP2012235114A; JP5955624B2; CN102759700A; US20120274348A1

Abstract

반도체 집적회로의 테스트 회로는 관통 비아, 전압 드라이빙부 및 판정부를 포함한다. 상기 관통 비아는 입력전압을 수신한다. 상기 전압 드라이빙부는 상기 관통 비아와 연결되어 상기 입력전압을 수신하고, 테스트 제어신호에 응답하여 상기 입력전압의 레벨을 변화시켜 테스트 전압을 생성한다. 상기 판정부는 상기 입력전압 및 상기 테스트 전압을 비교하여 결과신호를 출력한다.

Description

반도체 집적회로의 테스트 회로 및 방법 {TEST CIRCUIT AND METHOD OF SEMICONDUCTOR INTEGRATED CIRCUIT}

본 발명은 반도체 집적회로에 관한 것으로, 더 상세하게는 반도체 집적회로의 테스트 회로 및 방법에 관한 것이다.

반도체 집적회로의 집적도를 높이기 위해, 단일 패키지 내에 복수개의 칩을 적층하고 패키징하여 집적도를 높이는 방식의 3D (3-Dimensional) 반도체 집적회로가 개발되었다. 상기 3D 반도체 집적회로는 두 개 또는 그 이상의 칩을 수직으로 적층하여 동일한 공간에서 최대의 집적도를 발현할 수 있다.

상기 3D 반도체 집적회로를 구현하기 위해서 다양한 방식이 존재한다. 그 중 하나는, 동일한 구조를 갖는 칩을 복수개 적층시키고, 적층된 칩들을 금속선과 같은 와이어로 연결하여 단일 반도체 집적회로로 동작시키는 것이다.

최근에는 적층된 복수개의 칩을 비아(Via)로 관통시켜 모든 칩을 전기적으로 연결하는 관통 비아(Through Via) 방식이 사용되어오고 있다. 상기 관통 비아를 이용하는 반도체 집적회로는 각각의 칩을 수직으로 관통하여 연결하므로, 와이어를 이용한 가장자리 배선을 통해 각각의 칩을 연결하는 반도체 집적회로보다 패키지 면적을 더욱 효율적으로 감소시킬 수 있다.

상기 관통 비아는 패키징 공정에서 형성되어 적층된 모든 칩을 병렬로 연결하는 것이 일반적이지만, 특히, 적층되는 칩을 직렬로 연결하기 위해 단일 칩 제조 공정에서 미리 형성될 수 있다. 예를 들어, 도 1에 도시된 바와 같이, 단일 칩 제조 공정에서 상기 관통 비아가 미리 생성되는 경우 제 1 칩의 관통 비아(TSV)와 제 1 칩의 내부 회로를 연결하고, 제 2 칩의 관통 비아(TSV)와 제 2 칩의 내부 회로를 연결시키게 된다. 이 후, 패키징 공정에서 상기 제 1 및 제 2 칩을 적층하면서, 상기 상기 제 1 칩의 관통 비아를 범프를 통해 상기 제 2 칩의 내부 회로와 연결함으로써, 제 1 칩의 내부 회로, 제 1 칩의 관통 비아, 제 2 칩의 내부 회로 및 제 2 칩의 관통 비아의 순서로 직렬 연결이 형성될 수 있다.

관통 비아가 제대로 형성되었는지 여부를 판단하기 위해 전류 누설(Leakage) 테스트를 주로 사용하게 되는데, 상기 테스트는 복수개의 칩이 적층되어 패키징된 후 수행되는 것이 일반적이다. 그러나, 앞서 설명한 직렬 또는 병렬 연결을 위한 관통 비아의 경우 단일 칩 제조 공정에서 형성될 수 있으므로, 웨이퍼 상태에서 상기 관통 비아의 정상적인 형성 여부에 대한 테스트가 요구된다.

본 발명은 상기와 같은 문제점을 해결하기 위해 웨이퍼 상의 단일 칩에 형성된 관통 비아의 불량 여부를 테스트할 수 있고, 또한 패키징된 반도체 집적회로에 형성된 관통 비아의 불량 여부를 테스트할 수 있는 반도체 집적회로의 테스트 회로 및 방법을 제공한다.

본 발명의 일 실시예에 따른 반도체 집적회로의 테스트 회로는 입력전압을 수신하는 관통 비아; 상기 관통 비아와 연결되어 상기 입력전압을 수신하고, 테스트 제어신호에 응답하여 상기 입력전압의 레벨을 변화시켜 테스트 전압을 생성하는 전압 드라이빙부; 및 상기 입력전압 및 상기 테스트 전압을 비교하여 결과신호를 출력하는 판정부를 포함한다.

본 발명의 다른 실시예에 따른 반도체 집적회로는 입력전압을 수신하는 제 1 칩 관통 비아; 상기 제 1 칩 관통 비아와 연결되고, 상기 입력전압의 레벨을 변화시켜 제 1 칩 테스트 전압을 생성하는 제 1 칩 전압 드라이빙부; 및 상기 입력전압 및 상기 제 1 칩 테스트 전압을 비교하여 제 1 칩 결과신호를 생성하는 제 1 칩 판정부를 포함하는 제 1 칩과, 상기 제 1 칩 관통 비아와 전기적으로 연결되어 상기 입력전압을 수신하는 제 2 칩 관통 비아; 상기 제 2 칩 관통 비아로부터 상기 입력전압을 수신하고, 상기 입력전압의 레벨을 변화시켜 제 2 칩 테스트 전압을 생성하는 제 2 칩 전압 드라이빙부; 및 상기 입력전압 및 상기 제 2 칩 테스트 전압을 비교하여 제 2 칩 결과 신호를 생성하는 제 2 칩 판정부를 포함하는 제 2 칩을 포함한다.

또한, 본 발명의 다른 실시예에 따른 반도체 집적회로의 테스트 방법은 입력전압을 인가하여 관통 비아에 전하를 충전하는 단계; 상기 관통 비아에 충전된 전하를 제 1 시간 충전 또는 방전하여 제 1 테스트 전압을 생성하는 단계; 상기 입력전압 및 상기 제 1 테스트 전압의 레벨을 비교하여 제 1 결과신호를 생성하는 단계; 상기 제 1 테스트 전압으로 충전된 상기 관통 비아를 제 2 시간 충전 또는 방전하여 제 2 테스트 전압을 생성하는 단계; 및 상기 입력전압 및 상기 제 2 테스트 전압의 레벨을 비교하여 제 2 결과신호를 생성하는 단계를 포함한다.

본 발명에 의하면, 웨이퍼 상의 단일 칩에 형성된 관통 비아의 테스트를 수행하고 패키징 이전에 불량 칩을 선별할 수 있으므로, 제조 비용을 감소시키고, 제조 수율을 향상시킬 수 있다.

또한, 본 발명에 의해 불량 관통 비아에 대한 정확한 테스트가 수행될 수 있다.

도 1은 반도체 집적회로를 구성하는 복수개의 칩이 적층되는 과정을 개략적으로 보여주는 도면,
도 2는 본 발명의 실시예에 따른 반도체 집적회로의 테스트 회로의 구성을 개략적으로 보여주는 도면,
도 3은 도 2의 테스트 회로의 실시예의 구성을 개략적으로 보여주는 도면,
도 4는 정상적인 관통 비아와 다양한 종류의 불량 관통 비아에 연결된 테스트 회로를 보여주는 도면,
도 5는 본 발명의 실시예에 따른 테스트 회로에 의해 수행된 정상적인 관통의 비아의 테스트 결과의 일 예를 보여주는 타이밍도,
도 6 내지 도 8은 본 발명의 실시예에 따른 테스트 회로에 의해 수행된 불량 관통 비아의 테스트 결과의 예시를 보여주는 타이밍도,
도 9는 본 발명의 실시예에 따른 테스트 회로를 포함하는 복수개의 칩이 적층된 반도체 집적회로를 보여주는 도면이다.

도 2는 본 발명의 실시예에 따른 반도체 집적회로의 테스트 회로(1)의 구성을 개략적으로 보여주는 도면이다. 도 2에서, 상기 반도체 집적회로의 테스트 회로(1)는 관통 비아(100), 전압 드라이빙부(200) 및 판정부(300)를 포함한다. 상기 관통 비아(100)는 하나의 칩을 관통하여 형성되어 다른 칩과 상기 칩을 전기적으로 연결시킬 수 있다. 상기 관통 비아(100)는 절연물질로 둘러싸인 비아(Silicon Via)에 전도물질이 채워짐으로써 형성된다. 따라서, 상기 관통 비아(100)가 다른 칩과 전기적으로 연결되지 않았을 때, 마치 캐패시터와 같이 동작할 수 있다. 상기 관통 비아(100)는 반도체 집적회로의 테스트를 위해 입력전압(VI)을 수신한다.

상기 전압 드라이빙부(200)는 상기 관통 비아(100)로부터 상기 입력전압(VI)을 수신하고, 상기 입력전압(VI)의 레벨을 변화시켜 테스트 전압(VT)을 생성한다. 상기 전압 드라이빙부(200)는 테스트 제어신호(EN_P, EN_N)에 응답하여 상기 입력전압(VI)의 레벨을 변화시킨다. 테스트 동작의 효율성 및 정확성을 향상시키기 위해 상기 테스트 제어신호는 제 1 및 제 2 테스트 제어신호(EN_P1, EN_N1, EN_P2, EN_N2, 도 5 참조)를 포함한다. 상기 제 1 및 제 2 테스트 제어신호(EN_P1, EN_N1, EN_P1, EN_P2)는 테스트 동작을 알리는 테스트 모드 신호(TM)로부터 생성될 수 있다. 또는, 퓨즈신호나 반도체 집적회로의 모드 레지스터 셋에서 사용되는 신호로부터 생성될 수 있다. 상기 제 1 및 제 2 테스트 제어신호(EN_P1, EN_N1, EN_P2, EN_N2)는 서로 다른 타이밍에 활성화되는 것이 바람직하다. 또한, 상기 제 1 및 제 2 테스트 제어신호(EN_P1, EN_N1, EN_P2, EN_N2)는 서로 다른 펄스 폭을 갖는 것이 바람직하다. 서로 다른 타이밍에 생성되고 서로 다른 펄스 폭을 갖는 상기 제 1 및 제 2 테스트 제어신호(EN_P1, EN_N1, EN_P2, EN_N2)에 의해 다양한 방식의 테스트가 수행될 수 있다.

도 2에서, 상기 전압 드라이빙부(200)는 풀업 드라이버(210) 및 풀다운 드라이버(220) 중 하나 또는 그 이상을 포함할 수 있다. 상기 풀업 드라이버(210)는 상기 테스트 제어신호(EN_P1, EN_P2)에 응답하여 상기 입력전압(VI)을 상기 입력전압 보다 높은 전압 레벨로 구동하고, 상기 풀다운 드라이버(220)는 상기 테스트 제어신호(EN_N1, EN_N2)에 응답하여 상기 입력전압(VI)을 상기 입력전압 보다 낮은 레벨의 전압으로 구동한다. 상기 입력전압(VI)이 고전압, 즉, 논리 하이 레벨이면 상기 전압 드라이빙부(200)는 풀다운 드라이버(220)를 통해 상기 입력전압(VI)의 레벨을 변화시켜 상기 테스트 전압(VT)을 생성하고, 상기 입력전압(VI)이 저전압, 즉, 논리 로우 레벨이면 풀업 드라이버(210)를 통해 상기 입력전압(VI)의 레벨을 변화시켜 상기 테스트 전압(VT)을 생성한다. 도 2에서, 상기 풀업 드라이버(210)는 상기 입력전압(VI)을 외부전압(VDD) 레벨로 구동하고, 상기 풀다운 드라이버(220)는 상기 입력전압(VI)을 접지전압(VSS) 레벨로 구동하는 것을 예시하였다.

상기 판정부(300)는 상기 입력전압(VI) 및 상기 테스트 전압(VT)을 수신한다. 상기 판정부(300)는 상기 입력전압(VI) 및 상기 테스트 전압(VT)을 비교하여 결과신호(OUT)를 출력한다. 예를 들어, 상기 판정부(300)는 상기 입력전압(VI) 및 상기 테스트 전압(VT)의 논리 레벨이 동일한 경우 상기 결과신호(OUT)를 디스에이블시키고, 상기 입력전압(VI) 및 상기 테스트 전압(VT)의 논리 레벨이 상이한 경우 상기 결과신호(OUT)를 인에이블시킬 수 있다. 위와 같은 구성을 통해, 본 발명의 실시예에 따른 반도체 집적회로의 테스트 회로(1)는 상기 관통 비아(100)를 원하는 레벨의 입력전압(VI)으로 충전하고, 상기 관통 비아(100)로부터 전송되는 상기 입력전압(VI)의 레벨을 변화시켜 상기 테스트 전압(VT)을 생성하며, 상기 입력전압(VI)과 상기 테스트 전압(VT)의 레벨을 비교함으로써 상기 관통 비아(100)의 정상 유무를 판별할 수 있다.

도 2에서 상기 테스트 회로(1)는 상기 테스트 모드 신호(TM)에 응답하여 상기 입력전압(VI)을 상기 관통 비아(100)로 전송하는 버퍼부(400)를 더 포함한다. 상기 버퍼부(400)는 상기 테스트 모드 신호(TM)가 활성화된 구간 동안 상기 입력전압(VI)을 제공한다. 따라서, 상기 버퍼부(400)는 상기 테스트 모드 신호(TM)에 응답하여 상기 관통 비아(100)를 상기 입력전압(VI) 레벨로 충전한다.

도 2에서, 상기 테스트 회로(1)는 출력부(500)를 더 포함할 수 있다. 상기 출력부(500)는 상기 테스트 모드 신호(TM)에 응답하여 상기 입력전압(VI) 및 상기 결과신호(OUT) 중 하나를 출력한다. 상기 출력부(500)는 상기 테스트 회로(1)를 통해 반도체 집적회로가 테스트 동작 중일 때는 상기 결과신호(OUT)를 출력한다. 테스트 동작이 종료되면, 상기 출력부(500)는 상기 입력전압(VI)을 출력하여 상기 입력전압(VI)이 반도체 집적회로에 포함되는 다양한 내부회로에서 사용될 수 있도록 한다. 또는, 상기 출력부(500)는 테스트 동작이 종료되면 상기 결과신호(OUT)의 레벨을 일정한 레벨로 고정하는 것으로 구성될 수 있다.

도 3은 도 2의 테스트 회로(1)의 실시예의 구성을 개략적으로 보여주는 도면이다. 상기 버퍼부(400)는 테스트 모드 신호(TM)에 응답하여 상기 입력전압(VI)을 제 1 노드(ND1)로 인가하여 상기 관통 비아(100)를 충전할 수 있다.

도 3에서, 상기 전압 드라이빙부(200)의 풀업 드라이버(210)는 제 1 피모스 트랜지스터(P1)로 예시되고, 상기 풀다운 드라이버(220)는 제 1 엔모스 트랜지스터(N1)로 예시된다. 상기 제 1 피모스 트랜지스터(P1)는 게이트로 상기 테스트 제어신호(EN_P)를 수신하고, 소스 단으로 외부전압(VDD)을 수신하며, 드레인 단이 상기 제 1 노드(ND1)와 연결된다. 상기 제 1 엔모스 트랜지스터(N1)는 게이트로 상기 테스트 제어신호(EN_N)를 수신하고, 소스 단이 접지전압(VSS)과 연결되며, 드레인 단이 상기 제 1 노드(ND1)와 연결된다. 따라서, 상기 제 1 피모스 트랜지스터(P1)는 상기 입력전압(VI)이 로우 레벨의 전압일 때, 상기 테스트 제어신호(EN_P)에 응답하여 상기 제 1 노드(ND1)의 상기 입력전압(VI) 레벨을 외부전압(VDD) 레벨로 구동하여 상기 테스트 전압(VT)을 생성할 수 있다. 반대로, 상기 제 1 엔모스 트랜지스터(N1)는 상기 입력전압(VI)이 하이 레벨일 때, 상기 테스트 제어신호(EN_N)에 응답하여 상기 제 1 노드(ND1)의 상기 입력전압(VI) 레벨을 접지전압(VSS) 레벨로 구동하여 상기 테스트 전압(VT)을 생성할 수 있다.

한편, 도 3에 도시된 바와 같이, 상기 풀업 드라이버(210) 및 상기 풀다운 드라이버(220)는 각각 저항 소자(RU, RD)를 더 포함할 수 있다. 상기 저항 소자(RU, RD)는 상기 풀업 드라이버(210)의 구동력 및 상기 풀다운 드라이버(220)의 구동력을 조절하기 위해 구비된다. 또한, 상기 제 1 피모스 및 엔모스 트랜지스터(P1, N1)의 사이즈 조절을 통해서도 상기 풀업 및 풀다운 드라이버(210, 220)의 구동력 조절은 가능하다.

또한, 도 3에서, 상기 테스트 회로(1)는 상기 테스트 전압(VT) 및 입력전압(VI)을 수신하여 차동 증폭하는 차동 증폭기(미도시)를 더 포함할 수 있다. 상기 차동 증폭기는 상기 테스트 전압(VT)과 상기 입력전압(VI)을 비교하여 상기 테스트 전압(VT)을 하이 레벨 또는 로우 레벨로 증폭하므로 상기 판정부(300)의 논리 연산을 수월하게 한다. 따라서, 상기 차동 증폭기를 사용하는 경우 더욱 정확한 테스트 결과가 생성될 수 있다. 또한, 상기 차동 증폭기는 상기 판정부(300)를 대체하여 사용될 수도 있다.

도 3에서, 상기 판정부(300)는 엑스 오어 게이트(XOR)를 포함하는 것으로 예시되었다. 상기 엑스 오어 게이트(XOR)는 상기 제 1 노드(ND1)로부터 상기 테스트 전압(VT)을 수신하고 상기 입력전압(VI)을 수신한다. 따라서, 상기 엑스 오어 게이트(XOR)는 상기 테스트 전압(VT)과 상기 입력전압(VI)의 논리 레벨이 동일한 경우 상기 결과신호(OUT)를 디스에이블 시키고, 상기 테스트 전압(VT)과 상기 입력전압(VI)의 논리 레벨이 동일하지 않은 경우 상기 결과신호(OUT)를 인에이블 시킬 수 있다.

도 4는 정상적인 관통 비아 및 다양한 종류의 불량 관통 비아와 연결된 테스트 회로를 보여주는 도면이다. 도 4에서, 정상적으로 형성된 관통 비아, 물리적 또는 전기적으로 오픈된 관통 비아(Open TSV), 비아 및 전도 물질이 정상보다 많이 형성된 라지 관통 비아(Large TSV) 및 반도체 집적회로를 구성하는 다른 회로와 미세한 마이크로 브릿지가 형성되어 전류누설을 발생시키는 마이크로 브릿지 관통 비아(Micro Bridge TSV)가 도시되어 있다. 본 발명의 실시예에 따른 반도체 집적회로의 테스트 회로(1)는 상기 다양한 종류의 관통 비아의 불량을 모두 검출할 수 있도록 구성된다.

도 5 내지 도 8은 본 발명의 실시예에 따른 반도체 집적회로의 테스트 회로(1)의 동작을 보여주는 타이밍도이다. 도 2 내지 도 8을 참조하여 본 발명의 실시예에 따른 반도체 집적회로의 테스트 회로(1)의 동작을 설명하면 다음과 같다.

먼저, 도 5는 정상적인 관통 비아의 테스트 결과를 보여주는 타이밍도이다. 테스트 모드 신호(TM)에 응답하여 반도체 집적회로의 테스트 동작이 시작된다. 상기 테스트 모드 신호(TM)가 인에이블되면 상기 버퍼부(400)는 활성화되어 상기 입력전압(VI)을 상기 관통 비아(100)로 전송한다. 상기 입력전압(VI)이 하이 레벨의 전압인 경우(a)를 먼저 설명한다.

상기 테스트 모드 신호(TM)에 응답하여 상기 입력전압(VI)이 상기 관통 비아(100)로 전송되면 상기 관통 비아(100)는 입력전압(VI)으로 충전된다. 이 후, 제 1 테스트 제어신호(EN_N1)가 인에이블되면 상기 풀다운 드라이버(220)의 제 1 엔모스 트랜지스터(N1)가 턴온되고, 상기 제 1 노드(ND1)의 전압 레벨, 즉, 입력전압(VI) 레벨을 접지전압(VSS) 레벨로 하강시킨다. 이 때, 상기 제 1 테스트 제어신호(EN_N1)가 인에이블 되는 구간은 정상적인 관통 비아(100)가 상기 입력전압(VI)으로 충전되고 상기 제 1 테스트 제어신호(EN_N1)에 의해 방전되더라도 제 1 테스트 전압(VT1, 상기 제 1 테스트 제어신호(EN_N1)에 의해 하강되어 생성된 테스트 전압(TV)을 지칭함.)이 기준전압(Vth, 통상적으로 외부전압(VDD)과 접지전압(VSS)의 1/2 레벨) 이상의 레벨을 유지하여 논리 하이로 판별될 수 있도록 설정된다. 즉, 상기 제 1 테스트 제어신호(EN_P1)에 의한 방전이 일어나더라도 상기 제 1 테스트 전압(VT1)은 하이 레벨이 되도록 설정한다. 이 때, 상기 제 1 테스트 전압(VT1)은 상기 입력전압(VI)과 동일한 논리 값을 가지므로 상기 판정부(300)는 디스에이블된 결과신호(OUT)를 출력한다.

이 후, 제 2 테스트 제어신호(EN_N2)가 인에이블되면, 상기 제 1 엔모스 트랜지스터(N1)가 다시 턴온되어, 상기 제 1 노드(ND1)의 전압 레벨을 다시 접지전압(VSS) 레벨로 하강시킨다. 상기 제 2 테스트 제어신호(EN_N2)가 인에이블되는 구간은 상기 제 1 테스트 제어신호(EN_N1)에 의해 하강된 제 1 테스트 전압(TV1) 레벨이 상기 기준전압(Vth) 이하의 레벨로 하강되어 논리 로우로 판별될 수 있도록 설정된다. 따라서, 상기 제 1 노드(ND1)의 상기 제 2 테스트 전압(VT2, 제 1 테스트 전압(VT1)이 제 2 테스트 제어신호(EN_N2)에 의해 하강되어 생성된 테스트 전압(VT)을 지칭함.)은 로우 레벨이므로, 상기 판정부(300)는 인에이블된 결과신호(OUT)를 출력한다.

반대로, 상기 입력전압(VI)이 로우 레벨의 전압으로 인가되는 경우(b), 상기 관통 비아(100)는 로우 레벨의 전압으로 충전될 것이다. 상기 제 1 테스트 제어신호(EN_P1)가 인에이블되면 상기 풀업 드라이버(210)의 제 1 피모스 트랜지스터(P1)가 턴온되어 상기 제 1 노드(ND1)로 상기 외부전압(VDD)을 인가한다. 상기 제 1 테스트 제어신호(EN_P1)의 인에이블 구간은 정상적인 관통 비아(100)가 로우 레벨의 전압으로 충전되고, 상기 외부전압(VDD)이 인가되어도 제 1 테스트 전압(VT1)이 논리 로우 레벨을 유지하도록 설정된다. 이 때, 제 1 상기 테스트 전압(VT1)은 상기 입력전압(VI)과 동일한 논리 레벨을 가지므로 상기 판정부(300)는 디스에이블된 결과신호(OUT)를 출력한다.

이 후, 제 2 테스트 제어신호(EN_P2)가 인에이블 되면 다시 상기 제 1 피모스 트랜지스터(P1)가 턴온되어 상기 제 1 노드(ND1)로 외부전압(VDD)을 인가하고, 제 2 테스트 전압(VT2) 레벨은 논리 하이 레벨의 전압이 된다. 상기 제 2 테스트 제어신호(EN_P2)의 인에이블 구간은 상승된 상기 제 1 테스트 전압(VT1) 레벨이 상기 기준전압(Vth) 이상의 레벨이 되어 논리 하이로 판별될 수 있도록 설정된다. 상기 제 2 테스트 전압(VT2)은 상기 입력전압(VI)과 상이한 논리 레벨을 가지므로, 상기 판정부(300)는 인에이블된 결과신호(OUT)를 출력한다.

앞서 설명한 바와 같이 상기 제 1 테스트 제어신호(EN_P1, EN_N1) 및 제 2 테스트 제어신호(EN_P2, EN_N2)는 서로 다른 시점에 활성화되고 서로 다른 펄스 폭을 가지며, 이는 테스트의 종류 및 설계자의 의도에 따라 다양하게 변화될 수 있다. 정상적인 관통 비아에 대해, 제 1 테스트 제어신호(EN_P1, EN_N1)의 인에이블 구간 동안 방전 또는 충전되어도 테스트 전압(VT)이 입력전압(VI)과 동일한 논리 레벨을 유지하고, 제 2 테스트 제어신호(EN_P2, EN_N2)의 인에이블 구간 동안 방전 또는 충전되면 테스트 전압(VT)이 입력전압(VI)과 다른 논리 레벨이 되는 방식으로 상기 테스트 제어신호(EN_P, EN_N)가 설정된 경우를 예시하였다. 이 경우, 도 4에 도시된 불량 관통 비아의 테스트 결과는 도 5와 다른 파형을 나타낼 것이다.

도 6 내지 도 8은 상기 관통 비아가 불량인 경우 본 발명의 실시예에 따른 테스트 회로에 따라 테스트된 결과를 보여주는 타이밍도이다. 도 6에서, 상기 제 1 테스트 제어신호(EN_P1, EN_N1)가 인에이블 된 구간 동안 이미 상기 제 1 테스트 전압(VT1)이 상기 입력전압(VI)과 상이한 레벨을 갖는다. 따라서, 제 1 테스트 제어신호(EN_P1, EN_N1)의 인에이블 구간 이후에 상기 판정부(300)는 하이 레벨의 결과신호(OUT)를 출력하게 된다. 따라서, 상기 관통 비아(100)가 불량인 경우로 판별될 수 있다. 도 6에서는 상기 관통 비아(100)가 상기 제 1 테스트 제어신호(EN_P1, EN_N1)에 의해 정상적인 경우보다 빨리 접지전압으로 방전되거나, 외부전압으로 충전된 것을 도시한다. 따라서, 상기 관통 비아(100)는 정상적인 관통 비아가 아니라, 도 4에서와 같이 오픈된 관통 비아(Open TSV)로 판별될 수 있다.

또한, 도 7에 도시된 바와 같이 상기 제 1 및 제 2 테스트 제어신호(EN_P1, EN_N1, EN_P2, EN_N2)의 인에이블 구간이 모두 지난 후에도 상기 테스트 전압(VT)의 레벨이 상기 입력전압(VI)의 레벨과 달라지지 않는 경우 상기 관통 비아(100)가 매우 큰 용량을 갖는 것으로 판단될 수 있으므로, 상기 관통 비아(100)는 도 4의 라지 관통 비아(Large TSV)인 것을 알 수 있을 것이다.

또한, 도 8에 도시된 바와 같이, 입력전압(VI)이 고전압인지 저전압인지 여부에 무관하게 상기 테스트 전압(VT)의 레벨이 계속해서 하이 레벨을 유지하는 경우 상기 관통 비아(100)는 예를 들어, 외부전압과 마이크로 브릿지가 형성된 것으로 판단될 수 있다. 따라서, 도 8과 같은 파형을 나타내는 관통 비아(100)는 도 4의 마이크로 브리지 관통 비아(Micro Bridge TSV)인 것을 알 수 있을 것이다.

위와 같이, 본 발명의 실시예에 따른 반도체 집적회로의 테스트 회로(1)는 단일 칩에 형성된 상기 관통 비아의 불량 여부 및 불량 종류를 간단하고 정확하게 확인할 수 있다.

도 9는 본 발명의 실시예에 따른 반도체 집적회로를 도시한다. 도 9에서, 상기 반도체 집적회로(2)는 본 발명의 실시예에 따른 테스트 회로(1)를 포함하는 두 개의 칩(제 1 칩, 제 2 칩)을 포함한다. 상기 제 1 및 제 2 칩은 수직으로 적층되어 단일 반도체 집적회로로 패키징 될 수 있다. 상기 제 1 및 제 2 칩은 각각 본 발명의 실시예인 테스트 회로를 포함하고, 상기 제 1 칩의 테스트 회로, 상기 제 1 칩의 관통 비아(100a), 상기 제 2 칩의 테스트 회로 및 상기 제 2 칩의 관통 비아(100b)는 범프(BUMP)를 통해 서로 전기적으로 연결될 수 있다. 상기 제 1 칩은 제 1 칩 전압 드라이빙부(200a) 및 제 1 칩 판정부(300a)를 포함하고, 상기 제 2 칩은 제 2 칩 전압 드라이빙부(200b) 및 제 2 칩 판정부(300b)를 포함한다. 상기 제 1 및 제 2 칩이 적층되어 전기적으로 연결되었을 때, 상기 제 1 칩 전압 드라이빙부(200a)는 비활성화된다. 즉, 상기 제 1 칩 테스트 제어신호(EN_Pa, EN_Na)를 활성화하지 않는다. 상기 제 2 칩 전압 드라이빙부(200b)는 제 2 칩 테스트 제어신호(EN_Pb, EN_Nb)에 응답하여 활성화되어 테스트를 수행할 수 있다. 따라서, 상기 제 1 칩의 관통 비아(100a) 및 제 2 칩의 관통 비아(100b)의 불량여부는 상기 제 2 칩 전압 드라이빙부(200b) 및 상기 제 2 칩 판정부(300b)에 의해 한번에 판단될 수 있다.

상기 입력전압(VI)은 상기 제 1 칩의 관통 비아(100a) 및 범프(BUMP)를 통해 상기 제 2 관통 비아(100b)로 수신된다. 이 때, 상기 제 1 칩의 전압 드라이빙부(200a)는 비활성화되어 있다. 상기 제 2 칩 전압 드라이빙부(200b)는 제 2 칩 테스트 제어신호(EN_Pb, EN_Nb)에 응답하여 상기 제 1 및 제 2 칩 관통 비아(100a, 100b)로부터 입력전압(VI)을 수신하고, 상기 입력전압(VI)을 상승 또는 하강(충전 또는 방전)시켜 상기 제 2 칩 테스트 전압(VTb)을 생성한다. 또한 상기 제 2 칩 판정부(300b)는 상기 제 2 칩 테스트 전압(VTb)과 상기 입력전압(VI)을 비교하여 제 2 칩 결과신호(OUTb)를 생성한다. 따라서, 상기 제 1 및 제 2 칩 관통 비아(100a, 100b) 중 하나 이상에 불량이 존재하는 경우 상기 테스트 결과는 정상적인 결과와 다르게 나타날 수 있다. 한편, 상기 제 1 칩의 관통 비아(100a)가 오픈 관통 비아(Open TSV)인 경우 상기 제 2 칩으로 상기 입력전압(VI)이 정상적으로 전달되지 않을 수 있지만, 이러한 경우에도 본 발명의 실시예는 관통 비아가 불량인 정보를 갖는 결과신호(OUTb)를 생성할 수 있다.

상기 제 1 및 제 2 칩이 적층되기 이전에는, 상기 제 1 칩의 관통 비아(100a)의 테스트는 상기 제 1 칩 전압 드라이빙부(200a) 및 제 1 칩 판정부(300a)에 의해 수행된다. 따라서, 상기 제 1 칩 전압 드라이빙부(200a)는 상기 제 1 관통 비아(100a)로부터 입력전압(VI)을 수신하여 제 1 칩 테스트 전압(VTa)을 생성하고, 상기 제 1 칩 테스트 전압(VTa) 및 상기 입력전압(VI)을 비교하여 제 1 칩 결과신호(OUTa)를 생성한다. 마찬가지로, 상기 제 2 칩의 관통 비아(100b)의 테스트는 상기 제 2 칩 전압 드라이빙부(200b) 및 제 2 칩 판정부(300b)에 의해 수행된다. 상기 제 2 칩 전압 드라이빙부(200b)는 상기 제 2 관통 비아(100b)로부터 입력전압(VI)을 수신하여 제 2 칩 테스트 전압(VTb)을 생성하고, 상기 제 2 칩 테스트 전압(VTb) 및 상기 입력전압(VI)을 비교하여 제 2 칩 결과신호(VTb)를 생성한다. 따라서, 상기 제 1 및 제 2 칩이 분리된 단일 칩으로 존재할 때는 각각의 칩의 관통 비아의 테스트가 개별적으로 수행될 수 있다.

상기 제 1 및 제 2 칩이 적층되어 단일 반도체 집적회로를 구성하는 경우, 앞서 설명한 바와 같이 상기 제 1 칩 전압 드라이빙부(200a)를 비활성화시킴으로써, 상기 제 1 및 제 2 칩의 관통 비아(100a, 100b)의 테스트는 상기 제 2 칩 전압 드라이빙부(200b) 및 제 2 칩 판정부(300b)에 의해 수행될 수 있다.

본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

100: 관통 비아 200: 전압 드라이빙부
210: 풀업 드라이버 220: 풀다운 드라이버
300: 판정부 400: 버퍼부
500: 출력부

Claims

입력전압을 수신하는 관통 비아;
상기 관통 비아와 연결되어 상기 입력전압을 수신하고, 테스트 제어신호에 응답하여 상기 입력전압의 레벨을 변화시켜 테스트 전압을 생성하는 전압 드라이빙부; 및
상기 입력전압 및 상기 테스트 전압을 비교하여 결과신호를 출력하는 판정부를 포함하는 반도체 집적회로의 테스트 회로.
제 1 항에 있어서,
테스트 모드 신호에 응답하여 상기 입력전압을 상기 관통 비아로 전송하는 버퍼부를 더 포함하는 반도체 집적회로의 테스트 회로.
제 1 항에 있어서,
상기 테스트 제어신호는 제 1 및 제 2 테스트 제어신호를 포함하고,
상기 제 1 및 제 2 테스트 제어신호는 서로 다른 시점에 활성화되는 반도체 집적회로의 테스트 회로.
제 3 항에 있어서,
상기 제 1 및 제 2 테스트 제어신호는 서로 다른 펄스 폭을 갖는 반도체 집적회로의 테스트 회로.
제 1 항에 있어서,
상기 전압 드라이빙부는 상기 테스트 제어신호에 응답하여 상기 입력전압을 상기 입력전압보다 높은 레벨의 전압으로 구동하는 풀업 드라이버를 포함하는 반도체 집적회로의 테스트 회로.
제 1 항에 있어서,
상기 전압 드라이빙부는 상기 테스트 제어신호에 응답하여 상기 입력전압을 상기 입력전압보다 낮은 레벨의 전압으로 구동하는 풀다운 드라이버를 포함하는 반도체 집적회로의 테스트 회로.
제 1 항에 있어서,
테스트 제어신호에 응답하여 상기 입력전압 및 상기 결과신호 중 하나를 출력하는 출력부를 더 포함하는 반도체 집적회로의 테스트 회로.
입력전압을 수신하는 제 1 칩 관통 비아;
상기 제 1 칩 관통 비아와 연결되고, 상기 입력전압의 레벨을 변화시켜 제 1 칩 테스트 전압을 생성하는 제 1 칩 전압 드라이빙부; 및
상기 입력전압 및 상기 제 1 칩 테스트 전압을 비교하여 제 1 칩 결과신호를 생성하는 제 1 칩 판정부를 포함하는 제 1 칩과,
상기 제 1 칩 관통 비아와 전기적으로 연결되어 상기 입력전압을 수신하는 제 2 칩 관통 비아;
상기 제 2 칩 관통 비아로부터 상기 입력전압을 수신하고, 상기 입력전압의 레벨을 변화시켜 제 2 칩 테스트 전압을 생성하는 제 2 칩 전압 드라이빙부; 및
상기 입력전압 및 상기 제 2 칩 테스트 전압을 비교하여 제 2 칩 결과 신호를 생성하는 제 2 칩 판정부를 포함하는 제 2 칩을 포함하는 반도체 집적회로.
제 8 항에 있어서,
상기 제 1 및 제 2 칩 관통 비아가 전기적으로 연결되었을 때, 상기 제 1 칩 전압 드라이빙부는 비활성화되는 반도체 집적회로.
제 8 항에 있어서,
상기 제 1 칩 전압 드라이빙부는 상기 입력전압을 상기 입력전압보다 높은 레벨의 전압으로 구동하는 풀업 드라이버 및 상기 입력전압을 상기 입력전압보다 낮은 레벨의 전압으로 구동하는 풀다운 드라이버 중 하나 또는 그 이상을 포함하는 반도체 집적회로.
제 8 항에 있어서,
상기 제 2 칩 전압 드라이빙부는 상기 입력전압을 상기 입력전압보다 높은 레벨의 전압으로 구동하는 풀업 드라이버 및 상기 입력전압을 상기 입력전압보다 낮은 레벨의 전압으로 구동하는 풀다운 드라이버 중 하나 또는 그 이상을 포함하는 반도체 집적회로.
제 8 항에 있어서,
상기 제 1 칩은 테스트 모드 신호에 응답하여 상기 입력전압 및 상기 제 1 칩 결과신호 중 하나를 출력하는 제 1 칩 출력부를 더 포함하는 반도체 집적회로.
제 8 항에 있어서,
상기 제 2 칩은 테스트 모드 신호에 응답하여 상기 입력전압 및 상기 제 2 칩 결과신호 중 하나를 출력하는 제 2 칩 출력부를 더 포함하는 반도체 집적회로.
입력전압을 인가하여 관통 비아에 전하를 충전하는 단계;
상기 관통 비아에 충전된 전하를 제 1 시간 충전 또는 방전하여 제 1 테스트 전압을 생성하는 단계;
상기 입력전압 및 상기 제 1 테스트 전압의 레벨을 비교하여 제 1 결과신호를 생성하는 단계;
상기 제 1 테스트 전압으로 충전된 상기 관통 비아를 제 2 시간 충전 또는 방전하여 제 2 테스트 전압을 생성하는 단계; 및
상기 입력전압 및 상기 제 2 테스트 전압의 레벨을 비교하여 제 2 결과신호를 생성하는 단계를 포함하는 반도체 집적회로의 테스트 방법.
제 14 항에 있어서,
상기 제 1 테스트 전압을 생성한 후, 상기 입력전압과 상기 제 1 테스트 전압을 차동 증폭하는 단계를 더 포함하는 반도체 집적회로의 테스트 방법.
제 14 항에 있어서,
상기 제 2 테스트 전압을 생성한 후, 상기 입력전압과 상기 제 2 테스트 전압을 차동 증폭하는 단계를 더 포함하는 반도체 집적회로의 테스트 방법.
제 14 항에 있어서,
테스트 동작 중에 상기 제 1 및 제 2 결과신호를 출력하고, 테스트 동작 중이 아닐 때 상기 제 1 및 제 2 결과신호가 출력되는 것을 차단하는 반도체 집적회로의 테스트 방법.