CN102446785B - 检查半导体器件的方法 - Google Patents

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Abstract

本发明涉及检查半导体器件的方法。半导体器件的可靠性被提高。在BGA(半导体器件)的平整度检查中,形成了平整度标准,其中常温下平整度的(+)方向的允许范围比(-)方向的允许范围小。利用以上平整度标准,执行常温下半导体器件的平整度检查以确定安装的产品是非缺陷的还是有缺陷的。利用以上处理,减少了在回流焊接等期间受热时封装弯曲引起的有缺陷安装,以及提高了BGA的可靠性。同时,可执行更好地考虑安装状态的衬底型半导体器件的平整度管理。

Description

检查半导体器件的方法
相关申请的交叉引用
包括说明书、附图和摘要的2010年10月4日提交的日本专利申请No.2010-224927的公开通过引用整体并入于此。
技术领域
本发明涉及一种用于检查半导体器件的技术,并且具体涉及对应用于衬底型半导体器件有效的技术。
背景技术
日本专利特许公开No.2005-229137(专利文件1)公开了例如一种技术,其中球栅阵列半导体器件的衬底的中心部分以如下方式弯曲:投射在与安装了半导体芯片的平面相对的平面的方向,以使得将电极电耦合在具有焊料凸点的安装衬底上。
而且,日本专利特许公开No.2009-277971(专利文件2)例如公开了一种技术,该技术寻找显示具有凸点的组件的弯曲变形状态的弯曲变形量,将弯曲变形量与预设的阈值相比较,并确定具有凸点的组件的弯曲变形状态是否令人满意。
[专利文件1]
日本专利特许公开No.2005-229137
[专利文件2]
日本专利特许公开No.2009-277971
发明内容
其上安装半导体芯片的半导体器件按结构大致分成两种类型。
其中之一是层压型结构,其中半导体芯片安装在铅框的垂片(tab)(芯片安装部件)上,并且树脂密封体形成在垂片的两侧上。另一类型是双金属结构,其中半导体芯片安装在布线衬底上并且树脂密封体形成在其上安装半导体芯片的布线衬底的单独一面上。即,它们是密封体形成在垂片的两面上的层压型结构,以及密封体仅形成在其上安装半导体芯片的衬底等的一面上的双金属结构。
而且,在这种结构的半导体器件中,就安装在安装衬底等上而言,外部端子(例如,外导线,焊料球等)的平整度非常重要。为此,越来越有必要研究外部端子的平整度。必须如下形成衬底的表面:使得它们与焊料接触以将安装衬底与外部端子电耦合,并且可通过外部端子的表面活动使焊料潮湿(damp)。因此,上述必要性的原因是由衬底被加热时接收热量引起的外部端子(如焊料球)的温度上升的均衡等。
因此,为了检查半导体器件的平整度,常温下的外部端子的平整度以及当被加热时的封装弯曲的行为变得重要。
此外,在以上层压型结构的半导体器件中,树脂密封体形成在包含半导体芯片的垂片的前表面和后表面两者上。于是,密封体的热膨胀系数(α)与铅框的不同。但是,结构是使得铅框夹在具有相同热膨胀系数的密封体中间。因此,加热时封装体的弯曲很小,不会导致安装中的问题。
但是,在上述双金属结构的半导体器件中,密封体的热膨胀系数与包括半导体芯片的布线衬底的不同。而且,相邻的构件以各自的热膨胀系数膨胀和收缩,使得封装体在被加热时弯曲。
因此,作为双金属结构的例子,本发明者提出一种外部端子是焊料球的BGA(球栅阵列)。然后,本发明者检查BGA的布线衬底的弯曲、焊料球的平整度,以及在安装中形成焊桥。
图17和图18示出如何测量对比例子的常温下的平整度。图17示出在布线衬底2的球表面向下且衬底的中心向上弯曲(在下文中,该方向的弯曲称为“向上突起”(凸))的布线衬底2的状态中如何测量球的平整度。图18示出在布线衬底2的球表面向下且衬底的中心向下弯曲(在下文中,该方向的弯曲称为“向下突起”(凹))的布线衬底2的状态中如何测量球的平整度。
对此,如图17所示,当布线衬底2弯曲使得它向上突起而布线衬底2的后表面2b向下时,朝着突起侧的方向被称为(+)方向。进一步,当布线衬底2弯曲使得它向下突起而布线衬底2的后表面2b向下时,朝着突起侧的方向被称为(-)方向。在现有的常温下的平整度测量中,在图17和图18的弯曲状态二者之一下,球平整度如下表示:球平整度=|最大球高度-最小球高度|。即,球平整度由(最大球高度-最小球高度)的绝对值表示,并且(+)和(-)弯曲方向不反映在所测量的球平整度中。
而且,图19示出在对比例子的非缺陷安装的样品中和有缺陷安装的样品中温度和弯曲之间的关系(受热弯曲的行为)。A和B示出非缺陷安装的样品的情况(弯曲是凹)。另一方面,C和D示出有缺陷安装的样品的情况(弯曲是凸)。
图19示出,在安装非缺陷的样品(A,B)中,弯曲的形状随着温度的改变而反向。因此,看出在A、B、C和D的全部中,受热弯曲的行为基本上与从常温值进行偏移的数据的行为相同。
而且,在球平整度测试中,A、B、C和D都被确定为非缺陷样品。但是,C和D导致有缺陷的样品,这是因为E部分中所示的点处的封装弯曲是大的,并形成了焊桥。
图20示出安装对比例子A、B、C和D的评估结果。对于弯曲是凹的A和B,它们在从170℃到240℃的所有温度都是可接受的。另一方面,在弯曲是凸的C和D中,在温度230℃和240℃形成焊桥,导致有缺陷的样品。
如上所述,本发明者最近发现一个问题:尤其是在凸型产品中,即使在通过在常温下测量球平整度(通过JEDEC标准)确定封装弯曲是非缺陷的情况下,当被安装到安装衬底等上时在加热时会形成焊桥。
因此,还会发生半导体器件的可靠性降低的问题。
为此,有关在安装期间由于封装弯曲引起的问题的技术公开在专利文件1(日本专利特许公开No.2005-229137)以及专利文件2(日本专利特许公开No.2009-277971)中。
本发明是考虑到以上而做出的,并且其目标是提供一种能够提高半导体器件的可靠性的技术。
本发明的另一目标是提供一种能减少半导体器件中有缺陷的安装的技术。
当结合附图阅读下列详细描述时,本发明的以上和其他目标以及新特征将从下列详细描述更加完整地显现。
在本申请中公开的本发明的代表性实施例的本质简单描述如下。
根据代表性实施例的半导体器件的检查方法是一种用于检查其中半导体芯片安装在布线衬底上的半导体器件的方法。所述方法包括步骤:(a)准备半导体器件,其中在与其上安装半导体芯片的布线衬底的前表面相对的其后表面上提供两个或更多外部端子;以及(b)执行测试,用于通过测量两个或更多外部端子的平整度确定所述半导体器件是有缺陷的还是非缺陷的。在步骤(b)中,在布线衬底向上弯曲而布线衬底的后表面朝下的情况下,朝着突起侧的方向被称为(+)方向。而且,在布线衬底向下弯曲而布线衬底的后表面朝下的情况下,朝着突起侧的方向被称为(-)方向。因此,形成了这样的平整度标准:(+)方向的平整度的允许范围比(-)方向的平整度的允许范围小。利用该平整度标准,检查半导体器件。
现在,通过本申请中公开的本发明的实施例中的代表性的一个获得的有益效果简单描述如下。
变得可能减少当热应力施加于半导体器件时由封装弯曲引起的有缺陷的安装,从而提高半导体器件的可靠性。
附图说明
图1是示出将由根据本发明的实施例的半导体器件的检查方法检查的半导体器件的结构的例子的截面视图;
图2是示出图1所示的半导体器件的安装结构的例子的局部截面视图;
图3是示出图1所示的半导体器件的后侧的结构的例子的仰视图;
图4是示出图1所示的半导体器件的弯曲状态(向上突起)的例子的侧视图;
图5是示出图1所示的半导体器件的弯曲状态(向下突起)的例子的侧视图;
图6是示出在根据本发明的实施例检查半导体器件中常温下的平整度的标准形成方法的例子的流程图;
图7是示出在图6所示的流程中的平整度测量方法的例子的截面视图;
图8是示出图7所示的平整度测量方法中激光检测方法的例子的示意图;
图9是示出图6所示流程中的平整度测量方法的例子的截面视图;
图10是示出图6所示流程中的平整度测量方法的例子的截面视图;
图11是示出图6所示流程中的受热弯曲的测量方法的例子的示意图;
图12是示出图6所示流程中计算标准值-加热峰值处的测量值的方法的例子的示意图;
图13是示出图6所示流程中计算标准值-加热峰值处的测量值的方法的例子的示意图;
图14是示出使用图13的示意图对于每个回流温度找到的平整度标准的例子的数据图;
图15是示出通过图6所示的常温下的平整度的标准形成方法中的实际测量形成平整度标准的方法的例子的示意图;
图16是示出根据图6所示的常温下的平整度的标准形成方法中的JEITA标准形成平整度标准的方法的例子的示意图;
图17是示出对比例子(向上弯曲)的常温下的平整度测量方法的侧视图;
图18是示出对比例子(向下弯曲)的常温下的平整度测量方法的侧视图;
图19是示出对比例子的测试样品(非缺陷安装的样品和有缺陷安装的样品)中温度和弯曲之间的关系(受热弯曲的行为)的示意图;以及
图20是示出图19所示的对比例子的测试样品安装评估结果的数据图。
具体实施方式
对于在下文中所述的本发明的实施例,原则上,将省略实施例的相同或类似部件的重复描述,除非对描述有特别的需要。
而且,如果为了方便,在下文中描述的本发明的实施例可在描述之前被分成多个部分或实施例。但是,除非被明确地相对描述,应理解这些部分或实施例不是互相无关的,但是这些部分或实施例之一是与其他的部分或实施例的一部分或全部的变更、细节、补充描述等相关的。
当在实施例的以下描述中提到任何数量的元件(包括多个片段,多个值,量,范围等)时,数字不限于该具体数字。除非明确相对声明或者原则上数字明显限于具体数字,以上陈述适用,且该数字可以比具体数字大或者小。
在以下的对实施例描述中,毋庸赘言,它们的组成元件(包括元件步骤等)并不总是不可缺少的,除非明确相对声明或者它们原则上明显是不可缺少的。
当在实施例等的描述中对组成元件给出“包括A”、“包含A”、“具有A”或“含有A”的陈述时,毋庸赘言,不排除任何其他元件。除非明确声明某物仅由该元件构成,这都适用。类似地,当在下列对实施例的描述中提及组成元件等的形状、位置关系等时,其包括基本近似或类似该形状等的形状等。除非明确相对声明或原则上某些形状等明显不包括那些基本近似或类似的形状等,这都适用。对于上述的数字值和范围也一样。
现在,在下文中参考附图详细描述本发明的实施例。在描述本发明实施例所使用的所有图中,每个具有相同功能的组成构件用相似的标号表示,因此省略了对其的重复描述。
(实施例)
图1是示出将由根据本发明的实施例的半导体器件检查方法检查的半导体器件的结构的例子的截面视图;图2是示出图1所示的半导体器件的安装结构的例子的局部截面视图;图3是示出图1所示的半导体器件后侧的结构的例子的仰视图;图4是示出图1所示的半导体器件弯曲状态(向上突起)的例子的侧视图;以及图5是示出图1所示的半导体器件弯曲状态(向下突起)的例子的侧视图。
根据本实施例的半导体器件是双金属结构,其中半导体芯片安装在布线衬底上,密封体形成在安装半导体芯片的布线衬底的一面上。同时,在与半导体安装侧相对的面上提供两个或更多外部端子。即,在根据本实施例的半导体器件中,密封体仅形成在布线衬底的前表面和后表面之一上。即,以上半导体器件是树脂密封型,其中密封体形成在布线衬底的单独一面上。而且,在本实施例中,作为半导体器件的一个例子,将描述其外部端子是焊料球的BGA1。
现在将解释图1所示的BGA1的结构。BGA1具有半导体芯片4,其通过管芯(die)接合材料安装在具有线路导线的布线衬底(也称为BGA衬底或封装衬底)2的前表面2a上。形成在半导体芯片4的主表面4a上的作为表面电极的电极盘4c和布线衬底2的前表面2a上的接合导线2c通过两个或更多线5电耦合。
BGA1也是线接合型。因此,半导体芯片4以其主表面4a向上的面朝上方式安装在布线衬底2上。因此,布线衬底2的前表面2a和半导体芯片4的后表面4b通过管芯接合材料连在一起。
而且,半导体芯片4和两个或更多线5利用树脂密封体3被树脂密封在布线衬底2的前表面2a上。BGA1是双金属结构,因此,对于布线衬底2的前表面和后表面,密封体3只形成在前表面2a上。
另一方面,如图3所示,在布线衬底2的后表面2b上,用作外部端子的两个或更多焊料球6以类似于栅格(类似于格点)的方式布置。
除了诸如连线部件和接合导线2c之类的导电部件,例如,布线衬底2是包含树脂的树脂衬底。此外,线路部件包括接合导线2c,所述接合导线包含例如铜合金。
而且,形成在线路板2的前表面2a上的密封体3包含密封树脂。例如,它包含环氧树脂。
虽然布线衬底2是树脂衬底,但它具有诸如线路部件和接合导线2c之类的铜合金部分。因此,布线衬底2的热膨胀系数(α)与密封体3的(α)不同,且密封体3的热膨胀系数(α)更大。
因此,当BGA1被加热时(当在回流等期间向BGA1施加热时),在具有双金属结构的BGA1中,更靠近密封体3的侧的部分趋向于比布线衬底2延展更多,这可能处于如图4所示的向上突起封装弯曲状态。即,在BGA1中,封装弯曲可能以向上突起的方式出现,而后表面2b(焊料球侧)朝下。
图2示出BGA1的安装结构。BGA1通过焊接安装在安装衬底7上。即,BGA1通过焊料8安装在安装衬底7上,且与安装衬底7的端子7a电耦合。
接下来,将描述本实施例的半导体器件的检查方法。
首先,以这样的方式准备图1所示的BGA1:提供焊料球6,焊料球6是与安装半导体芯片4的布线衬底的前表面2a相对的后表面2b上的两个或更多外部端子。
之后,测量提供在BGA1的后表面2b上的两个或更多焊料球6的平整度,并且进行检查以确定BGA1是否有缺陷。
在以上检查中,首先,在布线衬底2向上弯曲而布线衬底2的后表面2b向下的情况下(见图4),朝着突起侧的方向称为(+)方向。另一方面,在布线衬底2向下弯曲而布线衬底2的后表面2b向下的情况下(见图5),朝着突起侧的方向被称为(-)方向。为此,建立平整度的标准,使得朝着(+)方向的平整度的允许范围比朝着(-)方向的平整度的允许范围小。
现在,将解释怎样形成上述的平整度标准。
图6是示出在根据本发明的实施例检查半导体器件中常温下的平整度的标准形成方法的例子的流程图。图7是示出在图6所示的流程中的平整度测量方法的例子的截面视图。图8是示出图7所示的平整度测量方法中激光检测方法的例子的示意图。图9是示出图6所示流程中的平整度测量方法的例子的截面视图。图10是示出图6所示流程中的平整度测量方法的例子的截面视图。
首先,在图6所示的形成常温下的平整度的方法中,执行测量平整度的步骤S1。本实施例的(在常温下)平整度测量中的特征是在共面性的确定中提供(+)和(-)的方向性。
而且,(+)和(-)方向遵循JEDEC标准。即,如图4所示,在布线衬底2向上弯曲(凸)而布线衬底2的后表面(球侧)2b向下的情况下,从球表面的侧向着突起侧的方向被称为(+)方向。另一方面,如图5所示,在布线衬底2向下弯曲(凹)而布线衬底2的后表面(球侧)2b向下的情况下,从与球表面相对的侧向着突起侧的方向被称为(-)方向。
这时,基于BGA1的焊料球6的高度、最大高度的焊料球6的位置和最小高度的焊料球6的位置来确定方向(+)和(-)。例如,由图3的双点划线F环绕的四边形的外部区域被称为第一区域(外围部分)2d。而且,由双点划线F环绕的四边形的内部区域被称为第二区域(中心部分)2e。当测量平整度时,如果最大高度的焊料球6存在于第一区域2d中并且最小高度的焊料球6存在于第二区域2e中,则导致图4所示的弯曲方向,即凸方向。
另一方面,当测量平整度时,如果最大高度的焊料球6存在于第二区域2e中并且最小高度的焊料球6存在于第一区域2d中,则导致图5所示的弯曲方向,即凹方向。
确定方向(+)和(-)所使用的位置球(焊料球6)的数目可以是例如一个。但是,为了更精确地测量,优选地使用两个或更多位置球来确定。
接下来,参考图7-图10,将解释平整度的具体测量方法。
作为一个例子,将解释通过激光系统测量平整度的方法。
用激光束10a照射每个焊料球6并且测量平整度。首先,如图7所示,测量BGA1中的所有焊料球6的峰的高度。具体地,BGA1的密封体3的表面被吸收并被吸收块9保持。吸收块9被侧向移动(或来回移动等),使得所有焊料球6可被激光束10a照射,并且测量所有焊料球6的峰点高度。从激光振荡部件10振荡激光束10a。如图8所示,在施加于焊料球6之后,反射并返回的激光10a被激光接收部件11接收。
对此,通过检测反射的激光束10a的偏移量P来测量每个焊料球6的高度。
之后,如图9所示,计算用作测量平整度的作为参考平面的基准平面Q。对此,根据所有焊料球6的峰高度的测量数据来计算最小平面R,并调整到最低点球U的峰。即,计算的最小平面R平行移动以便接触最低点球U的峰以获得基准平面(参考平面)Q。
之后,计算图10所示的平整度B。对此,计算基准平面Q和最高点球V的峰点S之间的距离。该距离用作平整度B,即,常温下平整度的数据B。
而且,在本实施例中,当如图7-图10所示测量常温下(早期)平整度B时,提供图3-图5所示的方向(+)和(-)。
之后,如图6的步骤S2所示,球被移除。对此,BGA1中所有焊料球6被移除。
接下来,如步骤S3所示测量因受热产生的弯曲。
对此,图11是示出图6所示流程中的受热弯曲的测量方法的例子的示意图。图12是示出图6所示流程中计算标准值-加热峰值处的测量值的方法的例子的示意图。图13是示出图6所示流程中计算标准值-加热峰值处的测量值的方法的例子的示意图。图14是示出使用图13的示意图对于每个回流温度找到的平整度标准的例子的数据图。图15是示出通过图6所示的常温下的平整度的标准形成方法中的实际测量形成平整度标准的方法的例子的示意图。图16是示出根据图6所示的常温下的平整度的标准形成方法中的JEITA标准形成平整度标准的方法的例子的示意图。
在加热后的弯曲测量期间,获得了焊料球6被移除的BGA1中每个封装弯曲数据(常温)C和封装弯曲数据(峰值温度)D。即,测量了常温下(早期)和峰值温度下的封装弯曲的数据。此外,如图11所示,常温下的封装弯曲数据C与步骤S1中平整度测量中获得的常温下的平整度数据B是相等的。图11示出在使得峰值温度下的封装弯曲数据遵循JEDEC标准的情况下加热后弯曲的行为的数据。其行为是通过从标准值进行偏移(A-D)而得出的那一个。
对于步骤S3的封装弯曲的测量方法,例如,在图7-图10所示的激光方法中,优选地使用利用激光位移计的测量方法或使用图像的等高线观察测量方法。即,当测量被加热的样品时,为了尽可能抑制热的影响,需要以非接触的方式测量。因此,优选采取利用激光位移计的测量方法、使用干扰条纹(图像)的等高线观察测量方法(Moire方法)等。
接下来,完成在图6的步骤S4中所示的标准值A-加热峰值下的测量值。例如,在图11中,通过从[根据JEDEC标准的受热弯曲的峰值(标准值)A]减去[峰值温度下的平整度测量值D],(A-D),来计算值。
接下来,决定对于步骤S5所示的常温下的平整度的标准。在步骤S5中,通过以下计算找到值:常温下的平整度数据B+(受热弯曲的JEDEC标准的峰值(标准值)A-峰值(测量值)D),(B+(A-D))。但是,常温下的平整度数据B等于常温下的封装弯曲的数据C。因此,通过以下计算获得相同结果:常温下的封装弯曲数据C+(受热弯曲的JEDEC标准的峰值(标准值)A-峰值(测量值)D),(C+(A-D))。
如图11所示,通过(B+(A-D))获得的值是本实施例中采用的新平整度标准的允许范围T中(+)方向的上限值。
于是,对于本实施例中采用的新平整度标准的允许范围T,下限是JEDEC标准的平整度标准的下限值,而上限值是B+(A-D)。即,新平整度标准的允许范围T的下限等于JEDEC标准的下限。但是,该范围的上限比JEDEC标准的上限小。
换言之,这是平整度的(+)方向的允许范围比(-)方向的允许范围小的平整度标准。
利用该新形成的常温下的平整度标准,BGA1被检查以被确定为非缺陷或有缺陷。
接下来,参考图12和图13,将描述根据基于发生焊桥(桥)的有缺陷安装的样品的实际测量的数据计算峰值温度下的封装弯曲数据的情况。如图20所示,在温度230℃和240℃发生焊桥。使用通过测量有缺陷安装的样品获得的图12的封装弯曲数据J,检查230℃时的封装弯曲,所述有缺陷安装的样品具有所示出的共面性标准内的受热弯曲,且在安装后变得有缺陷(形成焊桥)。发现封装弯曲是0.32mm。
此外,图12示出数据,其中基于常温下的JEDEC标准的共面性标准的±0.2mm而将封装弯曲数据J分类。
图13示出利用以上封装弯曲数据J,通过对封装弯曲数据J进行偏移以使得封装弯曲数据的峰值对每个回流温度(220℃、230℃和240℃)变成0.32mm,而得到的数据。当相应地计算共面性标准的一个例子时,获得图14所示的数据(假设JEDEC标准(共面性标准)的平整度是±0.2mm)。
即,当回流温度是220℃最大时,共面性标准(平整度标准T)是:-200μm(-0.2mm)或更大+150μm(0.15mm)或更小。
类似地,当回流温度是230℃最大时,共面性标准(平整度标准T)是:-200μm(-0.2mm)或更大+100μm(0.1mm)或更小。当回流温度是240℃最大时,共面性标准(平整度标准T)是:-200μm(-0.2mm)或更大+50μm(0.05mm)或更小。
接下来,参考具体例子,将解释在检查本实施例的半导体器件中确定常温下平整度标准(平整度要求)T的方法。
检查条件是例如如下:JEDEC标准(平整度标准)的共面性标准是±200μm(0.2mm),作为要检查的主体的BGA1的凸点间距是1mm,BGA1的尺寸是35mm×35mm,等。在以上情况下,易熔性焊料被用作焊料球6的焊料。当使用无铅焊料时,JEDEC标准的共面性标准的范围变得比±200μm的范围窄。
图15示出通过实际测量的平整度标准(平整度要求)T。利用有缺陷安装的样品J的数据,在回流温度230℃时,导致形成桥的封装弯曲值(峰值:A)是0.32mm。
根据要检查的主体k的数据,常温下平整度的测量值B是-0.07mm。而且,要检查的主体k的封装弯曲数据(峰值温度:D)是0.15mm。
于是,B+(A-D)的计算将如下:B+(A-D)=-0.07mm+(0.32mm-0.15mm)=0.1mm。
JEDEC标准的平整度标准是±200μm(0.2mm)。于是,通过实际测量,230℃最大下的常温平整度标准是T=-0.2mm或更大+0.1mm或更小。
而且,图16示出通过受热弯曲标准(平整度要求)T的平整度标准T,并且JEITA标准的受热弯曲标准的峰值A是0.22mm。
而且,利用要检查的主体L的数据,常温下平整度的测量值B是-0.07mm,并且要检查的主体L的封装弯曲数据(峰值温度:D)是0.15mm。
当相应地计算B+(A-D)时,B+(A-D)=-0.07mm+(0.22mm-0.15mm)=0。
因为JEDEC标准的平整度标准是±200μm(0.2mm),所以通过在230℃最大下的受热弯曲标准的常温下的平整度标准T是T=-0.2mm或更大和0mm或更小。
图15和图16的具体例子都示出平整度的(+)方向的允许范围比(-)方向的允许范围小的平整度标准T。
根据本实施例的半导体器件的检查方法,通过利用其中平整度的(+)方向的允许范围比(-)方向的允许范围小的常温下平整度标准T检查BGA1的平整度,可减少当热应力施加于BGA1时(在加热期间)由封装弯曲引起的有缺陷安装。
即,在BGA1发货之后,即使当用户等正在将BGA1安装在安装衬底7上时施加了热应力,也可减少由封装弯曲引起的有缺陷安装。
因此,可以提高BGA1的可靠性。
此外,通过使用本实施例的平整度标准T检查BGA1,可执行更好地考虑安装状态的BGA1的平整度管理。
而且,在平整度标准T的确定期间,在测量常温下平整度中,当确定方向(+)和(-)时,衬底中的区域被分类。通过根据最大高度的焊料球6的位置和最小高度的焊料球6的位置进行确定,变得可能简单地确定它是(+)方向的弯曲还是(-)方向的弯曲。
而且,通过使用本发明的平整度标准T检查BGA1,即使当布线衬底2向上弯曲而其后表面2b朝下时,在测量常温下平整度期间,非缺陷的和有缺陷的产品被高精度地区分,这提高了BGA1的安装可靠性。
而且,通过使用本实施例的平整度标准T检查BGA1,即使BGA1是树脂密封体3形成在布线衬底2的前表面2a上的双金属结构,也可以减少封装弯曲引起的BGA1的有缺陷安装。
而且,通过使用本实施例的平整度标准T检查BGA1,即使BGA1具有布线衬底2的热膨胀系数(α)与密封体3的热膨胀系数(α)不同的结构,也可以类似地减少封装弯曲引起的BGA1的有缺陷安装。
而且,通过使用本实施例的平整度标准T检查BGA1,即使当通过对于焊料球6使用无铅焊料,焊料的熔点变得更高时,也可以类似地减少封装弯曲引起的BGA1的有缺陷安装。
虽然以上基于发明者所做的本发明的实施例提供了具体描述,但毋庸赘言,本发明不限于以上实施例,且可以不背离其精神作出多种修改。
例如,在以上实施例中描述了半导体器件是BGA1的情况。但是,只要它是具有安装在布线衬底上的半导体芯片4的半导体器件,它可以是任何给定的半导体器件,无论封装尺寸和管脚数量如何。
在以上实施例中,在常温下平整度的标准确定的常温下平整度测量(步骤S1)中,当确定封装弯曲的方向是(+)方向还是(-)方向时,描述了一种情况,其中布线衬底2的后表面2b的外围部分被称为第一区域2d且中心部分被称为第二区域2e。但是,中心部分可被设置为第一区域2d且外围部分可被设置为第二区域。
因此,本发明适合检查具有衬底的电子设备。

Claims (11)

1.一种检查具有安装在布线衬底上的半导体芯片的半导体器件的方法,包括步骤:
(a)提供半导体器件,其中在与其上安装半导体芯片的布线衬底的前表面相对的后表面上提供多个外部端子;以及
(b)测量所述外部端子的平整度以及确定所述半导体器件是有缺陷的还是非缺陷的,
其中,在步骤(b)中,在布线衬底向上弯曲而布线衬底的后表面朝下的情况下,朝着突起侧的方向被称为“(+)方向”,而在布线衬底向下弯曲而布线衬底的后表面朝下的情况下,朝着突起侧的方向被称为“(-)方向”,形成平整度标准,在所述平整度标准中(+)方向的平整度的允许范围比(-)方向的平整度的允许范围小,以及利用所述平整度标准检查所述半导体。
2.根据权利要求1所述的检查半导体器件的方法,其中,在步骤(b)中,用激光束照射每个外部端子以测量平整度。
3.根据权利要求2所述的检查半导体器件的方法,其中所述外部端子是焊料球。
4.根据权利要求3所述的检查半导体器件的方法,其中(+)方向和(-)方向的确定是基于最大高度的焊料球的位置和最小高度的焊料球的位置做出的。
5.根据权利要求4所述的检查半导体器件的方法,
其中所述布线衬底的后表面被分为中心部分和中心部分外部的外围部分,
其中检测在每个部分最大高度的焊料球或最小高度的焊料球的存在,以及
其中根据检测结果确定布线衬底是以向上的方式还是以向下的方式弯曲。
6.根据权利要求4所述的检查半导体器件的方法,其中所述布线衬底是树脂衬底。
7.根据权利要求6所述的检查半导体器件的方法,其中所述布线衬底是以向上的方式弯曲而后表面朝下。
8.根据权利要求7所述的检查半导体器件的方法,其中(+)方向的平整度的允许范围的上限值表示为B+(A-D),其中常温下半导体器件的平整度的测量值是B,峰值温度下半导体器件的平整度的测量值是D,并且在加热峰值下的半导体器件的标准值是A。
9.根据权利要求8所述的检查半导体器件的方法,其中树脂密封体形成在所述布线衬底的前表面上。
10.根据权利要求9所述的检查半导体器件的方法,其中所述密封体包含环氧树脂。
11.根据权利要求10所述的检查半导体器件的方法,其中布线衬底的热膨胀系数与密封体的热膨胀系数不同。
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Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9279673B2 (en) 2013-03-18 2016-03-08 Stats Chippac, Ltd. Semiconductor device and method of calibrating warpage testing system to accurately measure semiconductor package warpage
JP5576543B1 (ja) * 2013-09-12 2014-08-20 太陽誘電株式会社 回路モジュール
CN103575721B (zh) * 2013-11-07 2016-04-13 无锡英普林纳米科技有限公司 一种多层结构表面增强拉曼散射基底及其制备方法
CN105719981B (zh) * 2014-12-04 2018-09-07 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN107263984B (zh) * 2016-03-31 2021-01-12 日铁化学材料株式会社 聚酰亚胺树脂层叠体与其制造方法以及带有功能层的聚酰亚胺膜
JP6719113B2 (ja) * 2016-06-27 2020-07-08 株式会社 コアーズ 平坦基準面の測定方法及び平坦度測定装置
JP6306230B1 (ja) * 2017-02-09 2018-04-04 Ckd株式会社 半田印刷検査装置、半田印刷検査方法、及び、基板の製造方法
CN106839956A (zh) * 2017-03-21 2017-06-13 杭州市特种设备检测研究院 起重机主梁腹板局部翘曲度检测装置
US11127612B2 (en) * 2018-04-25 2021-09-21 Micron Technology, Inc. Testing semiconductor devices based on warpage and associated methods
CN109300809B (zh) * 2018-09-28 2021-10-26 上海微松工业自动化有限公司 一种晶圆植球封装系统
CN109285807B (zh) * 2018-09-28 2023-01-20 上海微松工业自动化有限公司 一种晶圆平整固定设备
KR102620864B1 (ko) * 2018-11-23 2024-01-04 에스케이하이닉스 주식회사 반도체 패키지 및 제조 방법
US10971409B2 (en) * 2018-12-27 2021-04-06 Micron Technology, Inc. Methods and systems for measuring semiconductor devices
JP6781969B1 (ja) * 2019-08-18 2020-11-11 進 中谷 測定装置及び測定方法
JP6781963B1 (ja) * 2019-11-14 2020-11-11 進 中谷 測定装置及び測定方法
KR102228802B1 (ko) * 2019-11-22 2021-03-17 (주)제이스텍 디스플레이 패널 pcb 본딩 공정 시 간섭무늬를 이용한 본딩불량 검사 방법
JP6903243B2 (ja) * 2020-09-07 2021-07-14 進 中谷 測定装置及び測定方法
CN214407428U (zh) * 2021-01-27 2021-10-15 京东方科技集团股份有限公司 平面度检测设备及系统
CN112964183B (zh) * 2021-03-12 2022-04-12 四川涪盛科技有限公司 弧高测量方法
CN113945188B (zh) * 2021-09-18 2023-08-08 番禺得意精密电子工业有限公司 分析连接器焊接面在回流焊过程中翘曲的方法及系统

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1271699C (zh) * 1999-08-19 2006-08-23 富士通株式会社 测试具有许多半导体器件的晶片的探针卡及其制作方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07117400B2 (ja) * 1989-12-08 1995-12-18 株式会社セルテックシステムズ 板の平坦度測定装置
JP2870142B2 (ja) * 1990-07-17 1999-03-10 日本電気株式会社 コプラナリティ測定方法及びその装置
US5309223A (en) * 1991-06-25 1994-05-03 Cyberoptics Corporation Laser-based semiconductor lead measurement system
US5452080A (en) * 1993-06-04 1995-09-19 Sony Corporation Image inspection apparatus and method
US5563703A (en) * 1994-06-20 1996-10-08 Motorola, Inc. Lead coplanarity inspection apparatus and method thereof
JPH10125847A (ja) * 1996-10-23 1998-05-15 Ricoh Co Ltd 半導体装置及び半導体装置実装基板
US5991434A (en) * 1996-11-12 1999-11-23 St. Onge; James W. IC lead inspection system configurable for different camera positions
JP4191295B2 (ja) * 1998-12-01 2008-12-03 クボテック株式会社 半導体パッケージの検査装置
JP4315536B2 (ja) * 1999-08-24 2009-08-19 Juki株式会社 電子部品実装方法及び装置
JP2002139453A (ja) * 2000-11-06 2002-05-17 Matsushita Electric Ind Co Ltd 実装検査装置および実装検査方法
JP4803568B2 (ja) * 2001-03-30 2011-10-26 ルネサスエレクトロニクス株式会社 半導体集積回路の検査装置および検査方法
JP4557471B2 (ja) * 2001-08-24 2010-10-06 株式会社リコー 半導体装置実装体の平坦度検査方法及び装置
JP2003100815A (ja) * 2001-09-26 2003-04-04 Seiko Epson Corp 半導体チップの実装構造における合金接合部の評価方法およびこれを用いた半導体チップの実装方法
JP3745329B2 (ja) * 2002-10-15 2006-02-15 株式会社ルネサステクノロジ 半導体装置の製造方法
JP3794498B2 (ja) * 2005-05-06 2006-07-05 株式会社ルネサステクノロジ 半導体装置の実装方法
JP4817892B2 (ja) * 2005-06-28 2011-11-16 富士通セミコンダクター株式会社 半導体装置
JP2007042762A (ja) * 2005-08-02 2007-02-15 Matsushita Electric Ind Co Ltd 半導体装置およびその実装体
JP2007221074A (ja) * 2006-02-20 2007-08-30 Juki Corp 部品実装装置のコプラナリティ検査装置
JP5050995B2 (ja) * 2008-05-16 2012-10-17 パナソニック株式会社 バンプ付き電子部品の実装装置および実装方法
JP2010141010A (ja) * 2008-12-10 2010-06-24 Renesas Technology Corp 半導体装置の製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1271699C (zh) * 1999-08-19 2006-08-23 富士通株式会社 测试具有许多半导体器件的晶片的探针卡及其制作方法

Also Published As

Publication number Publication date
US20120081702A1 (en) 2012-04-05
TW201225195A (en) 2012-06-16
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US8605277B2 (en) 2013-12-10
CN102446785A (zh) 2012-05-09
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