CN102422537A - 用于增强模式和耗尽模式宽带隙半导体jfet的栅驱动器 - Google Patents

用于增强模式和耗尽模式宽带隙半导体jfet的栅驱动器 Download PDF

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Abstract

提供一种用于驱动结型场效应晶体管(JFET)的DC耦合的双极栅驱动器电路。JFET可以是诸如SiC JFET的宽带隙结型场效应晶体管(JFET)。驱动器包括第一导通电路、第二导通电路和下拉电路。驱动器被配置为接收输入的脉宽调制(PWM)控制信号并生成用于驱动JFET的栅极的输出驱动器信号。

Description

用于增强模式和耗尽模式宽带隙半导体JFET的栅驱动器
本申请要求2009年5月11日提交的美国临时专利申请No.61/177,014的优先权，在此通过引用将其全部内容并入本文。
技术领域
本发明总体上涉及栅驱动器和包括栅驱动器的集成电路，并且更具体地涉及针对增强模式和耗尽模式宽带隙半导体结型场效应晶体管(JFET)的基于n沟道JFET的栅驱动器。
背景技术
宽带隙结型场效应晶体管(JFET)的一个应用是在高电压、高频率功率电子装置中。宽带隙JFET的特殊器件特性使这些器件能够在许多应用中替代高电压的绝缘栅双极晶体管(IGBT)。开关能量损耗是当选择用于新设计的器件时比较的功率半导体开关的主要特征之一。转变速度最终由器件限制。但是，栅驱动器的性能可以显著地影响该速度。
栅驱动器的主要功能是移交/去除器件的内部栅极-源极和密勒电容所需要的必要栅电荷，以使器件在多个状态之间转变。栅驱动器能够执行该任务越快，器件从截止状态到导通状态和从导通状态到截止状态的转变越块。因此，在实际系统应用中为了获得器件的最大性能，使用适当设计的栅驱动器是重要的。
JFET的栅结构提出两个不同的要求以驱动该器件进入导电状态。这些要求类似于金属氧化物半导体场效应晶体管(MOSFET)和双极结型晶体管(BJT)的组合。首先，类似于MOSFET，为了对栅电容快速充电，推荐高峰值瞬时电流。第二，类似于BJT，需要小的DC栅电流以维持导电。
针对宽带隙JFET，在大多数应用中，可以使用AC耦合的、类似BJT的RC驱动器。在图1中描述该类型的驱动器。该驱动器方案已经证明可以提供特殊的开关性能，但经受占空因数和开关频率的限制。RC驱动器由连接在半导体开关的栅/基极和脉宽调制(PWM)IC或其它脉冲生成电路的输出之间的并联电阻器和旁路电容器组成。
RC驱动器能够电平移位、设置DC电流限制，以及针对快速导通提供多数功率半导体所要求的高峰值电流。为了持续地维持最大开关速度，RC驱动器的旁路电容器必须在下一开关事件之前被完全放电。放电的时间取决于RC驱动器的RC时间常数。因此，应用的最大开关频率和占空因数由RC驱动器的RC时间常数限制。
因此，仍存在针对宽带隙JFET的改善的栅驱动器的需要，并且特别是对可以克服RC驱动器的限制的有源的、DC耦合的驱动器的需要。
发明内容
提供一种用于驱动具有栅极、源极和漏极的结型场效应晶体管(JFET)的双级栅驱动器电路，该双级栅驱动器电路包括：
输入端，该输入端用于提供控制脉冲信号Vin；
三个电阻器R1、R2和R3，各电阻器均具有第一端子和第二端子，并通过第二端子电耦合到所述JFET的栅极；
第一导通电路，该第一导通电路电耦合在输入端和电阻器R2的第一端子之间；
第二导通电路，该第二导通电路电耦合在输入端和电阻器R1的第一端子之间；和
下拉电路，该下拉电路电耦合在输入端和电阻器R3的第一端子之间。
还提供一种用于驱动具有栅极、源极和漏极的结型场效应晶体管(JFET)的双级栅驱动器电路，该双级栅驱动器电路包括：
输入端，该输入端用于提供控制脉冲信号Vin；
第一导通电路；
第二导通电路；以及
下拉电路，
其中，第一导通电路、第二导通电路和下拉电路并联地电耦合在输入端和JFET的栅极之间。
在此阐述本教导的这些和其它特征。
附图说明
附图示出了本发明的一个或更多个实施方式，并且与说明书一起用于解释本发明的原理。只要可能，在全部附图中用相同的附图标记表示实施方式的相同或者类似元件。
图1是AC耦合的RC栅驱动器的电路图。
图2是建模为与pn二极管并联的电容的VJFET的示意图。
图3是针对宽带隙JFET的DC耦合的双级栅驱动器的电路图。
图4是具有对脉冲生成器电路的反馈的针对宽带隙JFET的DC耦合的双级栅驱动器的电路图。
图5是根据另一个实施方式的针对宽带隙JFET的DC耦合的双级栅驱动器的电路图。
图6是根据另一实施方式的具有对脉冲生成器电路的反馈的针对宽带隙JFET的DC耦合的双级栅驱动器的电路图。
图7是示出在时段t1期间处于操作中的栅驱动器的一部分的电路图。
图8是示出在时段t2期间处于操作中的栅驱动器的一部分的电路图。
图9是示出在时段t3期间处于操作中的栅驱动器的一部分的电路图。
图10A到图10F示出针对双级JFET栅驱动器的操作波形。
图11A是用于驱动增强模式(EM)SiC JFET的双驱动器IC的电路图。
图11B是针对图11A的器件的波形。
图12A是针对单个器件测试的开关能量测试电路的电路图。
图12B是针对桥配置测试的开关能量测试电路的电路图。
图13示出在图12A的单个开关测试电路中的针对AC耦合驱动的操作波形。
图14A和图14B示出使用图12B的测试电路在完全相位管脚中测试的针对SiCJFET(SJEP120R125)的开关能量测量值。
图15A和图15B是示出针对两个SiC JFET(SJEP120R125和SJEP120R063)在25℃和150℃的结温度的开关能量-负载电流的曲线图。
图16A是将双驱动器电路用于驱动增强模式(EM)SiC JFET的实施方式的示意图。
图16B到图16E例示在图16A中描述的实施方式的实验结果。
图17A是将IC驱动器和晶体管驱动器用于驱动增强型模式(EM)SiC JFET的实施方式的示意图。
图17B到图17E示出在图17A中描述的实施方式的实验结果。
图18A是将IC驱动器和晶体管驱动器用于驱动增强模式(EM)SiC JFET的另选实施方式的示意图。
图18B到图18C示出在图18A中描述的实施方式的实验结果。
具体实施方式
现在详细地描述本发明的各种实施方式。参照附图，贯穿全部视图，相似的标号指示相似的组件。如在本文说明书中和贯穿随后的权利要求中所使用的，单数形式“一”以及“该/所述”的含义包括复数形式，除非上下文另行清楚地指出。另外，如在本文说明书中和贯穿随后的权利要求中所使用的，“在……里(in)”的含义包括“在……里(in)”和“在……上(on)”，除非上下文另行清楚地指出。
结合附图来描述本发明的实施方式。
JFET的转变速度最终由器件限制。但是，栅驱动器的性能可以显著地影响该速度。如上面阐述的，栅驱动器必须满足两个主要要求：动态栅电荷的移交/去除；和导电期间的DC栅电压和作为结果的栅极-源极电流的可持续性。栅驱动器快速移交/去除器件的内部栅极-源极和密勒电容所需要的必要栅电荷的能力是影响器件在多个状态之间转变所需要的时间的主要因素。栅驱动器还应该设计为在导电期间有效地维持最小RDS(ON)所要求的稳定状态的DC栅电压和栅电流。
利用简单RC网络，AC(电容器)耦合的栅驱动器电路将JFET的栅极连接到标准COTS MOSFET/IGBT栅驱动器IC的输出，以允许在应用领域中利用常关SiC JFET来对MOSFET或IGBT进行插入替换。尽管AC耦合的驱动器已经证明是驱动增强模式(EM)SiC JFET的有效方式，但它可经受占空因数和开关频率限制。
图1提供AC耦合的驱动的示意图。该特定的栅驱动器使用限流电阻器RCL，以通过降低栅驱动器IC的高电平输出和在指定的IGFWD处的要求的SiC JFET的栅极-源极电压之间的电势差而设置“导通”状态中的DC操作点。旁路电容器用于针对快速导通和截止快速地移交/去除动态栅电荷。在某种意义上，电容器表现为过驱动JFET的栅极，这通过在端子处测试的栅极-源极电压的过冲而可看到。利用通过低电阻电阻器连接到栅极的+15V的最大驱动器IC电压对栅极过驱动＜200ns的持续时间是可接受的，并针对快速导通而推荐。随着器件在阻挡状态和导电状态之间转变，来自栅驱动的高峰值电流正在移交输入电容要求的电荷，并且不流过栅极-源极二极管。当输入电容完全充电时，稳定状态状况将由限流电阻器调整。可以包括与旁路电容器串联的附加的低电阻电阻器(通常为1-5欧姆)，以抑制任何观察到的栅振铃(ringing)。
可以以单极或双极驱动电压来使用该类型的驱动器。如果以单极驱动电压来使用，则旁路电容器将在截止时提供一些负的栅偏压以帮助降低截止时间，并在有限的持续时间提供一定程度的噪声抗扰度。由于MOSFET和IGBT通常通过栅电阻器连接到驱动器IC，所以在大多数功率开关结构中，简单改变电阻值和加入旁路电容器是将标准MOSFET/IGBT驱动转换为SiC JFET驱动的全部要求。
基于SiC JFET的Qg及其独立的PWM/驱动器IC供电轨电压来选择适当的CBP值。寄生电路效应可以影响CBP的选择，所以一个特定CBP的值不一定适合于全部的应用。相反，向用户建议经验评估的CBP值范围作为起点，该CBP值范围由下面的表达式限定：
2 * Q g V DD - V GS ≤ C BP ≤ 4 * Q g V DD - V GS
RCL用于限制从PWM/驱动器IC经过SiC JFET的栅极-源极二极管流动的持续电流，因而设置栅极-源极电压。为了避免在稳定状态导电期间对JFET的栅极过驱动，推荐施加不超过+3.0V的正栅极-源极偏压。RCL的选择要求下面的信息：
a、VO＝PWM/驱动器IC的正输出电压
b、VGS＝希望的JFET栅极-源极电压
c、IGFWD＝在希望的栅极-源极电压处的栅极-源极二极管电流。可以从数据表的图X来估计IGFWD。
接着使用下面的表达式来计算RCL：
R CL = V O - V gs I GFWD ( Vgs )
为了持续地获得可能的最快开关性能，RC网络的旁路电容器必须在下一个开关事件之前完全放电。该电容器的大小取决于应用和驱动器IC的规格。任何特定的值可能需要比针对开关频率和占空因数的特定组合可用的时间更多的时间来放电。尽管该电容器未完全放电不导致任何操作问题，但是由于在下一导通事件处驱动器IC的输出和电容器电压之间的电压差越小，将导致导通转变越慢。因此，可在更宽范围的开关频率和占空因数操作的附加的DC耦合的栅驱动器设计是必需的。
该JFET器件的栅极-源极和栅极漏极结构可以如图2所示建模为与pn二极管并联的电容。该器件的等效模型是唯一的，并且代表MOSFET的一些特征和BJT的一些特征。功率JFET针对栅驱动器提出两个主要要求：快速移交/去除动态电荷以对总的栅电容进行充电/放电；和所要求的栅极-源极二极管的稳定状态电压/电流要求在导电状态持续时间内的可维持性。
高频率应用针对最佳性能需要不依赖于RC时间常数的驱动器。已经特别针对JFET来开发了双级、DC耦合的驱动器设计。图3示出根据一个实施方式的双级、DC耦合的驱动器。图4、图5和图6描绘双级栅驱动器的其它实施方式。该驱动器可以施加高峰值电流脉冲以针对快速导通尽可能快地提供要求的动态电荷，并且还维持稳定状态DC栅电压/电流以维持导电。该驱动器可以用于在导通瞬间对栅极过驱动。所开发的双级驱动器允许精确控制过驱动状况以及稳定状态状况。
图3中示出的电路接收单个PWM控制信号并生成与原始控制信号同步的第二脉宽调制(PWM)信号。所生成的脉冲驱动第一导通级，第一导通级提供高峰值电流源以快速地对器件的栅极和密勒(或栅极-漏极)电容充电。第二控制脉冲的脉宽持续到器件的密勒电容完全充电并且漏极-源极电压完全崩溃为止。第二控制脉冲可以由开环和闭环电路生成。
与原始控制信号同步的第二PWM信号具有短得多的脉宽。所生成的脉冲驱动第一导通级，第一导通级控制动态栅电荷的移交。第一级的开关S1连接高峰值电流源以在导通时快速地对器件的栅极和密勒电容充电。原始控制脉冲施加到第二导通级，在第二导通级处，开关S2提供维持导电所需的必要的稳定状态DC栅电流。限流电阻器R1取适当大小以设置正向栅电流IGFWD并且将电压从正的轨电压步降为JFET的栅极所需的电压。R1按照与AC耦合的RC驱动电路中的限流电阻器使用的相同方式取大小。用户提供的PWM脉冲的补充控制截止级，该截止级通过低电阻下拉电阻器R3拉低JFET栅极。该驱动器方式可以按照多种方式实现，如使用分立晶体管、多个驱动器IC或单个双驱动器IC。所选择的方法将取决于所需的驱动器电压、转变时间和希望的峰值电流供应。
原始控制脉冲被施加到第二导通级，第二导通级提供为了维持导电所需的必要的稳定状态DC栅电流。限流电阻器适当地取大小以设置正向栅电流并且将电压从正的轨电压步降为JFET的栅极所需的电压。当用户输入的PWM信号转变为指示JFET的希望的toff持续时间的逻辑状态时，下拉电路通过小的下拉电阻器将栅极拉到开关共用或负的电压。
根据使用的晶体管技术(即，FET或双极)，反相电路对于驱动下拉电路可以不是必需的。图4示出具有对脉冲生成器电路的反馈的针对宽带隙JFET的DC耦合的双级栅驱动器。图5是根据另一实施方式的针对宽带隙JFET的DC耦合的双级栅驱动器的电路图。图6是根据另一实施方式的具有对脉冲生成器电路的反馈的针对宽带隙JFET的DC耦合的双级栅驱动器的电路图。如图4至图6所示，双级栅驱动器分为3个部分。
图10A至图10F提供描述完整栅驱动器操作的相应波形。在时段t1期间，第一导通电路是活动的。图10A中示出的用户输入Vin被接收，并且脉冲生成器电路导出图10B示出的第二控制脉冲Vc2。Vc2驱动通过小的阻尼电阻器R2将JFET的栅极连接到高峰值电流源的开关。在图1F示出的针对栅电流(IG)的波形例示在t1期间栅电流为高，并且为≤1A。在图10E示出的漏极-源极电压VDS崩溃后，第一导通电路截止。
在优选实施方式的情况下，可以手动调整时间t1的持续时间，或者基于来自JFET的反馈自动调整时间t1的持续时间。在t1的开始处，第二导通电路也导通。但是，与第一导通级的贡献相比，驱动器的该级的小电流贡献是最小的。在第一导通电路被去激活后，第二导通电路在导电时段的其余时间调节DC栅电流(≤1A)。从图10F可以看出，在t2的开始处，IG降低到小得多的值。通过用户输入电压确定t2时段的结束。在t2时段的结束栅下拉电路激活，开始时段t3。在该时段期间，JFET转变为阻挡状态并保持阻挡，直到接收到下一个输入脉冲为止。在t3期间，针对阻挡状态持续时间，下拉电路将器件的栅极保持为开关共用或为负的电压。
图7是示出在时段t1期间处于操作中的栅驱动器的一部分的电路图。图8是示出在时段t2期间处于操作中的栅驱动器的一部分的电路图。图9是示出在时段t3期间处于操作中的栅驱动器的一部分的电路图。
示例性实施方式
提供了一种电路，该电路包括：
宽带隙结型场效应晶体管(JFET)；和
DC耦合的、双级驱动器，其中该驱动器包括：
第一导通电路；
第二导通电路；以及
下拉电路，
其中，该驱动器被配置为接收输入的脉宽调制(PWM)控制信号并生成用于驱动该宽带隙JFET的栅极的输出驱动器信号。
用户输入控制脉冲的周期可以等于指示JFET处于导电的时间的脉冲持续时间ton与指示JFET要阻挡的时间的脉冲持续时间toff的和。
第一导通电路可包括脉冲生成器电路和高峰值电流源。脉冲生成器电路可接收用户输入的PWM控制信号并生成第二控制脉冲。输出可与用户输入的脉冲同步，但具有用户输入的脉冲的脉宽的≤15％。第一导通电路可以连接到正的轨电压+V1。脉宽可以是可调的。例如，可以手动调整脉宽或基于来自JFET的反馈而自动调整脉宽。
第一导通电路可以通过低值(如，＜10欧姆)阻尼电阻器将宽带隙JFET的栅极连接到高峰值电流源。
第一导通电路可在用户输入控制脉冲的ton持续时间的≤15％期间是活动的，如利用脉冲生成器电路确定的。
第二导通电路可以通过限流电阻器(如，＜2000欧姆)将晶体管的栅极连接到正的电压轨+V2。第二导通电路可在用户输入控制脉冲的全部ton持续时间内是活动的。
下拉电路可以通过低阻尼电阻器(如，＜100欧姆)将晶体管的栅极连接到电路共用或负的电压-V3。下拉电路可以包括反相电路。下拉电路可在用户输入的电压的toff持续时间内是活动的。
正的轨电压+V1和+V2可以是单独的正电压，或连接到同一个正的电压轨。
实验
使用双驱动器IC来驱动增强模式(EM)SiC JFET。图11A中描述该方式。在该电路中，驱动器A控制动态充电状况，并且驱动器B控制稳定状态栅状况。对驱动器A的输入的脉宽可限制为≤200ns。由于驱动器A的用途是移交高峰值电流以便对器件输入电容充电，它的脉宽应该不比器件的导通时间超出大于100ns。另外，在导通瞬间提供的高峰值电流被内部地分配，从而它将电荷移交到输入电容，而不仅流过栅极-源极二极管。这导致在精确受限的时间将栅电压过冲大于+3V。然而，当输入电容完全充电并且漏电压完全崩溃时，栅电压将继续升高，允许高电流流到栅极-源极二极管，直到驱动器A截止为止。推荐的是，转变时段的结束和使驱动器A截止的时间之间的时间差尽可能最小化。在导电时段期间对于驱动器A保持活动的任何持续时间，过多的功率损耗将被栅极消耗，如果该持续时间比100ns更长可导致损坏栅极。
图11B呈现使用图11A中描绘的双驱动电路驱动SiC JFET的一些实验结果。所使用的SiC JFET是由SemiSouth Laboratories，Inc制造的SJEP120R125。提供+15V和-10V的栅驱动电压，并且设置了相应大小的电阻器(即，R1＝R3＝5欧姆，R2＝135欧姆)。驱动器A脉宽设置为100ns。
图11B示出在导通转变期间，在VGS＝+6V，IGS(PK)＝2A。当驱动器A截止并且驱动器B进行控制时，在VGS＝+3V并且IGS＝100mA处测量稳定状态状况。
开关能耗是在比较针对新的设计的不同半导体晶体管中使用的主要性能因素之一。针对高开关频率应用，使该数字最小化是优先的，因为该类型的损耗可以变为总器件功耗的显著部分。根据与MOSFET/IGBT相同的标准来测量常关SiC JFET。使用标准、双脉冲箝位电感负载测试电路来观察导通和截止两者期间的能量损耗。还基于不同的驱动电压推荐(即，单极或双极驱动)以及开关配置(即，单器件或桥接配置)进行测量。还在升高的温度处进行测量，示出随着结温度提高，开关能量中存在很小的变化。
对于单器件应用，例如升降压型转换器，单极驱动电压通常对于驱动EM SiCJFET是足够的。在这些类型的电路中，在主功率晶体管和飞轮二极管(free-wheelingdiode)之间传递电流。尽管每个应用/设计可以提出不同的状况组，但实验结果迄今已经证明负轨的使用在单开关应用中通常是不需要的。利用旁路电容器，AC耦合的、RC驱动器的使用还证明对于大多数的单开关应用是足够的，该旁路电容器在截止时(基于RC时间常数的负偏压的持续时间)提供一些负偏压以帮助快速截止，并在有限的时间量中提供一定程度的噪声抗扰度。在各种状况下观察SiC JFET(即，SJEP120R125)的开关损耗。使用图12A示出的测试电路评价与该AC耦合、RC驱动器接口结合的+15V单极驱动器IC以及+15V/-10V双极驱动器。调整占空因数以观察当允许旁路电容器完全放电或部分放电时开关损耗中的差别。表1列出针对每个情况的得到的导通损耗。如希望的，当不允许在下一个开关事件之前将旁路电容器完全放电时，导通能量损耗可以更大高达2x以上。基于特定应用的需要，这些结果可以或不可以是充分的，并可以要求使用具有适度的负轨的双级驱动器以实现更高的开关频率或更高的占空因数。
使用如图12B中示出的桥接配置，修改用于基于状况监测开关能量的测试电路以反映在应用中经历的状况。对于这些应用，直通可能是实际的问题，因而必须评价噪声抗扰度。针对截止推荐负驱动电压以帮助提高噪声抗扰度并防止由“密勒效应”引起的直通。类似于MOSFET和IGBT，存在用于防止栅电压上的正尖峰达到器件的阈值电压的三种通常方式：
a、在截止期间在栅极上的负驱动电压；
b、在栅极-源极端子处紧密连接的电容钳；
c、限制开关期间的dV/dt。
如果要求尽可能最低的开关损耗，作为第一个方式，推荐通过添加或增加负电压的量来增大截止电压和阈值电压之间的电压差。这是容易的解决方案并且是不影响高或低侧器件的开关性能的唯一方案。但是，如对于所有的场控制功率器件，对可向SiC JFET的栅极施加的负电压的量存在限制。如果在施加最大负电压后，正的栅尖峰仍然明显，则必须采用另一个方式。在每个器件的栅极-源极端子上紧紧地连接的电容钳将提供次级源以拉动必要位移电流。这将降低在栅极处的正尖峰；然而，该方法将要求栅驱动器在每个导通开关事件期间移交更多的栅电荷。将观察到栅驱动功率的适度增加以及有可能的更慢的导通速度。最后的选项是通过调整栅驱动的串联栅电阻向下调整dV/dt。这将通过两个开关两者的密勒电容来降低峰值电流，并通过阻挡开关来降低直通的概率。与可能的最大值相比，该第三选项将明显导致更慢的开关；因此，设计者必须针对每个特定应用进行折衷。
图14A和图14B示出使用图12B的测试电路在全相位支路中测试的针对SiCJFET(SJEP120R125)的开关能量测量值。
表1包括使用DC耦合的栅驱动器、使用图12B描述的测试装置观察的开关损耗。
表1：SJEP120R125的开关能量损耗(条件：VDS＝600V，ID＝12A)
图15A和图15B示出两个SiC JFET(即，SJEP120R125和SJEP120R063，都由SemiSouth Laboratories，Inc制造)的测量的开关能量损耗作为负载电流和结温度的函数。如图所示，在25℃和150℃结温度之间总开关能量中存在约10％的增加。
即使增强模式SiC JFET是新的器件技术，对于其它类型的高频功率晶体管有效的许多相同设计和布图技巧对于SiC JFET设计仍是适用的。当创建用于功率转换器的PCB布图时必须总是加以小心，从而不引入额外的耦合电容，不靠近开关IC和磁性组件安装器件，当将器件并联时，使用对称布图，并获得足够的冷却/散热。
可由通过器件的密勒电容反馈高频噪声或者由信号和功率地的不适当分离引起的地反弹引起栅振铃。布图应该设计为，通过在单个点进行二者之间的公共连接，适当地分离功率地和信号地。而且，适当使用地平面可以帮助将栅极从漏极以及其它高频电路连接屏蔽开。还可以使用尽可能密切地连接到SiC JFET的栅极端子的铁氧体珠子以降低在栅极处的电压尖峰。小的、低电阻外部栅电阻器也可以是足够的，如在本文件中提出的设计示例中所使用的。在主DC电压总线上直接连接的串联R-C缓冲器的使用已经证明通过密勒电容来降低高频噪声反馈的量。最后，栅驱动器和栅截止组件应该始终尽可能紧密地连接到器件的栅极端子以降低对栅噪声的全部上述贡献要素。
可以评价应用的规格以确定最佳的栅驱动器方式。双驱动器IC的使用是最简单的方式。然而，可以使用两个单独的驱动器IC来实现希望的峰值电流级别。过驱动脉冲的导出应该是精确的，并紧密匹配晶体管的导通速度以使不必要的栅功率消耗最小化。
如对于任意的低阈值器件，噪声抗扰度是一个重要的方面。当在桥接或串联配置中使用EM SiC JFET时，推荐负的截止电压。如对于MOSFET/IGBT，JFET也可以经历由于“密勒效应”导致的误触发。然而，通过增加截止电压和栅阈值电压之间的电压差，该不利的影响可以最小化。如果正的栅电压尖峰仍是问题，则推荐在栅极-源极端子上添加的小的电容钳以限制相对的JFET的栅极上的高dV/dt的影响。
附加实施方式
还提供了一种电路，该电路包括：宽带隙结型场效应晶体管(JFET)和DC耦合的双级驱动器。该驱动器包括：上导通驱动器(U9)电路；下导通驱动器(U11)电路；和逻辑门U12，该逻辑门U12用于从它的输入端接收信号并生成针对上导通驱动器(U9)的短暂的“导通”脉冲。上驱动器和下驱动器被配置为接收输入的脉宽调制(PWM)控制信号并生成用于驱动宽带隙JFET的栅极的输出驱动器信号VG。
根据此实施方式，上导通驱动器包括导通驱动器U9、第一电阻器(5)和第一二极管D1，其中导通驱动器U9的输出耦合到第一电阻器的第一端子，第一电阻器的第二端子耦合到第一二极管D1的阳极端子，并且第一二极管D1的阴极形成上驱动器电路的输出。下导通驱动器包括导通驱动器U11、具有第一端子和第二端子的第二电阻器(100)、具有阳极和阴极的第二二极管D2以及具有第一端子和第二端子的第三电阻器。导通驱动器U11的输出耦合到第二电阻器的第一端子和第二二极管D2的阴极。第二二极管D2的阳极耦合到第三电阻器的第一端子。第三电阻器的第二端子耦合到第三电阻器的第二端子，以形成下驱动器电路的输出。上驱动器电路的输出和下驱动器电路的输出连接在一起以形成对宽带隙结型场效应晶体管JFET的输入。
使用双驱动器电路来驱动增强模式(EM)SiC JFET。图16A描述该方式。在该电路中，逻辑门U12的输出连接到上导通驱动器U9的输入和下导通驱动器U11的输入。
图16B示出逻辑门U12的输入VA和逻辑门U12的输出VB的空载时间。上导通驱动器U9的输出的波形在图16C中示出为V1，并且下导通驱动器U11的输出的波形在图16C中示出为V2。
图16C示出上导通驱动器U9造成与下导通驱动器U11的输出相比的额外的时间延迟。该延迟远远在来自下导通驱动器U11的“维持导通”脉冲之后。为了降低时间延迟可采用的一个有效方式包括在下导通驱动器U11的输入处添加1.5K电阻器和120pF电容器的RC延迟电路，以将V1和V2对准，如图16D所示。RC延迟电路的电阻值和电容值的可以选择为使得上导通驱动器U9的输出和下导通驱动器U11的输出将同时变高。
在图16D中，上导通驱动器U9的输出和下导通驱动器U11的输出示出为同时变高。当如图16D所示不使用第三电阻器(示出6.8欧姆)和第二二极管D2时，观察到慢的截止。为了加速截止，使用第三电阻器(示出为6.8欧姆)和第二二极管D2以产生更快的截止。图16E示出添加加速电路的效果。
还提供了一种电路，该电路包括：宽带隙结型场效应晶体管(JFET)和DC耦合的双级驱动器。根据此实施方式，该驱动器包括：逻辑电路，该逻辑电路用于接收脉宽调制(PWM)控制信号并生成使能信号和反相PWM信号；IC驱动器(509)电路，该IC驱动器(509)电路具有从逻辑电路(LOGIC)输入的PWM输入信号和使能信号；和晶体管驱动器电路，该晶体管驱动器电路具有反相的PWM信号的输入。IC驱动器(509)电路和晶体管驱动器电路被配置为接收输入的脉宽调制(PWM)控制信号并生成用于驱动宽带隙JFET的栅的输出驱动器信号VG。
根据此实施方式的逻辑电路(LOGIC)包括：第一或非门、第二或非门、具有第一端子和第二端子的第一电容器、具有阳极和阴极的第二二极管(1N914)、具有第一端子和第二端子的第四电阻器500、第三或非门以及第四或非门。第一、第二、第三和第四或非门中的每一个均具有第一输入、第二输入和输出。详细的电路布图在图17A中描述。
IC驱动器(509)电路包括509驱动器IC和第一电阻器1。509驱动器IC具有正电源、负电源、接收PWM控制信号的输入端子、用于接收使能信号的输入端以及输出端。用于接收使能信号的输入端从逻辑电路(LOGIC)的输出接收使能信号。输入端子接收PWM控制信号。509驱动器IC的输出耦合到第一电阻器的第一端子，并且第一电阻器的第二端子耦合到JFET的栅极端子。
晶体管驱动器电路包括：具有阳极和阴极的齐纳二极管D1、具有第一端子和第二端子的第二电阻器100、具有基极端子、发射极端子和集电极端子的晶体管(2N3906)以及具有第一端子和第二端子的第三电阻器15。齐纳二极管D1的阳极形成晶体管驱动器电路的输入端。齐纳二极管D1的阴极连接到第二电阻器100的第一端子。第二电阻器100的第二端子连接到晶体管的基极端子。晶体管的发射极端子连接到晶体管驱动器的正电源。晶体管的集电极端子连接到第三电阻器的第一端子。第三电阻器的第二端子连接到IC驱动器(509)电路的输出和JFET的栅极端子。
IC驱动器(509)电路的输出和晶体管驱动器电路的输出连接在一起以形成对宽带隙结型场效应晶体管(JFET)的输入。
如上面阐述的驱动器结构用于驱动增强模式(EM)SiC JFET。图17A描述该方法。在该电路中，逻辑电路(LOGIC)的输出连接到IC驱动器电路的使能信号输入，并且逻辑电路(LOGIC)的PWM信号输出的反相信号连接到晶体管驱动器电路的输入端。图17B示出JFET的栅极端子和源极端子之间的电压的双脉冲波形，以及流入JFET的栅极的电流。图17C示出JFET的栅极端子和源极端子之间的导通电压和流入JFET的栅极的导通脉冲电流，示出电流的峰值在5.5A。因此，应该针对导通和截止二者包括诸如IC驱动器的至少一个高电流驱动器。当在放大的时间标度上观察时，示出导通和截止沿处的波纹效应。图17D示出流入JFET的栅极的双脉冲电流。它示出导通和截止沿是迅速和整齐的。可以利用从较低功率的电源供电的较低电流的晶体管提供“停留”电流。这样的结构用于对组件经济化，并降低相关联的栅电阻器中的损耗。图17E示出JFET的栅极端子和源极端子之间的导通电压，以及流入JFET的栅极的导通脉冲电流。当在放大的时间标度上观察时，示出导通和截止沿处的波纹效应。
图18A示出另一个类似的双级驱动器电路。仅进一步添加并修改JFET周围的组件。图18B示出JFET的栅极端子和源极端子之间的导通电压，以及流入JFET的栅极端子的截止电流。图18C示出JFET的栅极端子和源极端子之间的截止电压和流入JFET的栅极端子的截止电流。截止波形示出明显的波纹。尽管不希望由理论束缚，但认为这样的波纹的原因可能是与由于逻辑电路的“空中布线(sky-wiring)”导致的逻辑电路的高dV/dT误触发有关。
对本发明示例性实施方式的前述描述是仅为了例示和描述的目的而提供的，其并非旨在穷举或者将本发明限于所公开的确切形式。根据上面的教导，许多修改和变体是可能的。
选择并描述这些实施方式是为了说明本发明的原理及其实际应用，从而使得本领域其它技术人员能够利用本发明和各种实施方式以及适用于所构想特定用途的各种变型。在不偏离它的精神和范围的情况下，另选实施方式将对本发明所属于领域中的技术人员变得明显。因此，本发明的范围由所附的权利要求限定，而非由前面的描述和本文描述的示例性实施方式限定。
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Claims (30)

1.一种用于驱动具有栅极、源极和漏极的结型场效应晶体管(JFET)的双级栅驱动器电路，所述双级栅驱动器电路包括：
输入端，该输入端用于提供控制脉冲信号Vin；
三个电阻器R1、R2和R3，各电阻器均具有第一端子和第二端子，并通过所述第二端子电耦合到所述JFET的栅极；
第一导通电路，该第一导通电路电耦合在所述输入端和所述电阻器R2的所述第一端子之间；
第二导通电路，该第二导通电路电耦合在所述输入端和所述电阻器R1的所述第一端子之间；和
下拉电路，该下拉电路电耦合在所述输入端和所述电阻器R3的所述第一端子之间。
2.根据权利要求1所述的双级栅驱动器电路，其中，所述控制脉冲信号Vin被配置为具有脉冲持续时间ton和脉冲截止持续时间toff，从而在所述脉冲持续时间ton，所述JFET处于导电状态，并且在脉冲截止持续时间toff所述JFET处于阻挡状态。
3.根据权利要求2所述的双级栅驱动器电路，其中，所述第一导通电路包括：
开关S1，该开关S1具有栅极、电耦合到所述电阻器R2的所述第一端子的源极以及电耦合到用于提供正电压+V1的第一电流源的漏极；和
脉冲生成器，该脉冲生成器电耦合在所述输入端和所述开关S1的栅极之间。
4.根据权利要求3所述的双级栅驱动器电路，其中，所述第二导通电路包括开关S2，该开关S2具有电耦合到所述输入端的栅极、电耦合到所述电阻器R1的所述第一端子的源极以及电耦合到用于提供正电压+V2的第二电流源的漏极。
5.根据权利要求4所述的双级栅驱动器电路，其中，所述第一电流源和所述第二电流源对应于单个电流源或两个不同的电流源。
6.根据权利要求4所述的双级栅驱动器电路，其中，所述下拉电路包括开关S3，该开关S3具有电耦合到所述输入端的栅极、电耦合到用于提供负电压-V3的第三电流源的源极以及电耦合到所述电阻器R3的所述第一端子的漏极。
7.根据权利要求6所述的双级栅驱动器电路，其中，所述下拉电路还包括反相器，该反相器电耦合在所述输入端和所述开关S3的栅极之间。
8.根据权利要求7所述的双级栅驱动器电路，其中，当所述控制脉冲信号Vin被提供时：
所述脉冲生成器响应性地生成具有脉冲持续时间t1的相应的控制脉冲信号Vc2，所述控制脉冲信号Vc2使所述开关S1在脉冲持续时间t1中导通；
所述控制脉冲信号Vin分别使所述开关S2在所述脉冲持续时间ton中导通并使所述开关S2在所述脉冲持续时间toff中截止；和
所述控制脉冲信号Vin分别使所述开关S3在所述脉冲持续时间ton中截止并使所述开关S3在所述脉冲持续时间ton中导通。
9.根据权利要求8所述的双级栅驱动器电路，其中，所生成的控制脉冲信号Vc2与所述控制脉冲信号同步，并且其中所生成的控制脉冲信号Vc2的脉冲持续时间t1等于或小于所述控制脉冲信号Vin的脉冲持续时间ton的15％。
10.根据权利要求9所述的双级栅驱动器电路，其中，所生成的控制脉冲信号Vc2的脉冲持续时间t1能够手动调整。
11.根据权利要求9所述的双级栅驱动器电路，其中，所生成的控制脉冲信号Vc2的脉冲持续时间t1能够根据来自所述JFET的反馈信号VFB自动调整。
12.一种用于驱动具有栅极、源极和漏极的结型场效应晶体管(JFET)的双级栅驱动器电路，所述双级栅驱动器电路包括：
输入端，该输入端用于提供控制脉冲信号Vin；
第一导通电路；
第二导通电路；以及
下拉电路，
其中，所述第一导通电路、所述第二导通电路和所述下拉电路并联地电耦合在所述输入端和所述JFET的栅极之间。
13.根据权利要求12所述的双级栅驱动器电路，其中，所述控制脉冲信号Vin被配置为具有脉冲持续时间ton和脉冲截止持续时间toff，从而在所述脉冲持续时间ton中所述JFET处于导电状态，并且在脉冲截止持续时间toff中所述JFET处于阻挡状态。
14.根据权利要求13所述的双级栅驱动器电路，其中，所述第一导通电路包括：
开关S1，该开关S1具有栅极、通过电阻器R2电耦合到所述JFET的栅极的源极以及电耦合到用于提供正电压+V1的第一电流源的漏极；和
脉冲生成器，该脉冲生成器电耦合在所述输入端和所述开关S1的栅极之间。
15.根据权利要求14所述的双级栅驱动器电路，其中，所述脉冲生成器被配置为使得当所述控制脉冲信号Vin被提供时，所述脉冲生成器响应性地生成与所述控制脉冲信号Vin同步的相应的控制脉冲信号Vc2。
16.根据权利要求15所述的双级栅驱动器电路，其中，所生成的控制脉冲信号Vc2具有脉冲持续时间t1，该脉冲持续时间t1等于或小于所述控制脉冲信号Vin的脉冲持续时间ton的15％。
17.根据权利要求16所述的双级栅驱动器电路，其中，所生成的控制脉冲信号Vc2的脉冲持续时间t1能够手动调整。
18.根据权利要求16所述的双级栅驱动器电路，其中，所生成的控制脉冲信号Vc2的脉冲持续时间t1能够根据来自所述JFET的反馈信号VFB自动调整。
19.根据权利要求14所述的双级栅驱动器电路，其中，所述第二导通电路包括开关S2，该开关S2具有电耦合到所述输入端的栅极、通过电阻器R1电耦合到所述JFET的栅极的源极以及电耦合到用于提供正电压+V2的第二电流源的漏极。
20.根据权利要求19所述的双级栅驱动器电路，其中，所述下拉电路包括：
开关S3，该开关S3具有栅极、电耦合到用于提供负电压-V3的第三电流源的源极以及通过电阻器R3电耦合到所述JFET的栅极的漏极；和
反相器，该反相器电耦合在所述输入端和所述开关S3的栅极之间。
21.根据权利要求13所述的双级栅驱动器电路，其中，所述第一导通电路通过所述电阻器R2电耦合在第一电流源和所述JFET的栅极之间，其中所述第一电流源被设置为提供正电压+V1。
22.根据权利要求21所述的双级栅驱动器电路，其中，在操作中，当所述控制脉冲信号Vin处于所述脉冲持续时间ton时，所述第一导通电路在等于或小于所述控制脉冲信号Vin的脉冲持续时间ton的15％的持续时间t1中导通，并且当所述控制脉冲信号Vin处于所述脉冲截止持续时间toff时，所述第一导通电路在所述脉冲截止持续时间toff中截止。
23.根据权利要求22所述的双级栅驱动器电路，其中，所述第二导通电路通过电阻器R1电耦合在第二电流源和所述JFET的栅极之间，其中R1＞R1，并且其中所述第二电流源被设置为提供正电压+V2。
24.根据权利要求23所述的双级栅驱动器电路，其中，所述第一电流源和所述第二电流源对应于单个电流源或两个不同的电流源。
25.根据权利要求23所述的双级栅驱动器电路，其中，在操作中，当所述控制脉冲信号Vin处于所述脉冲持续时间ton时，所述第二导通电路在所述脉冲持续时间ton中导通，并且当所述控制脉冲信号Vin处于所述脉冲截止持续时间toff时，所述第二导通电路在所述脉冲截止持续时间toff中截止。
26.根据权利要求23所述的双级栅驱动器电路，其中，所述下拉电路通过电阻器R3电耦合在第三电流源和所述JFET的栅极之间，其中所述第三电流源被设置为提供负电压-V3。
27.根据权利要求26所述的双级栅驱动器电路，其中，所述下拉电路包括电耦合在所述输入端和所述电阻器R3之间的反相器。
28.根据权利要求27所述的双级栅驱动器电路，其中，当所述控制脉冲信号Vin处于所述脉冲持续时间ton时，所述下拉电路在所述脉冲持续时间ton中截止，并且其中当所述控制脉冲信号Vin处于所述脉冲截止持续时间toff时，所述下拉电路在所述脉冲截止持续时间toff中导通。
29.根据权利要求1所述的双级栅驱动器电路，其中，所述JFET是宽带隙JFET或SiC JFET。
30.根据权利要求12所述的双级栅驱动器电路，其中，所述JFET是宽带隙JFET或SiC JFET。
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